KR20070069345A - Delay locked loop circuit in semiconductor memory device - Google Patents

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KR20070069345A KR1020050131343A KR20050131343A KR20070069345A KR 20070069345 A KR20070069345 A KR 20070069345A KR 1020050131343 A KR1020050131343 A KR 1020050131343A KR 20050131343 A KR20050131343 A KR 20050131343A KR 20070069345 A KR20070069345 A KR 20070069345A
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김대석
유민영
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주식회사 하이닉스반도체
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Abstract

A delay locked loop circuit in a semiconductor memory device is provided to stably output final output data by tuning a delay time in a DLL(Delay Locked Loop) unit according to PVT(Process Voltage Temperature) conditions. A delay locked loop circuit in a semiconductor memory device includes an input clock buffer(110), a delay line unit(120), output buffers(150,160), a delay compensator(130), and a phase comparator(140). The input clock buffer receives a clock signal from the outside and generates an internal clock. The delay line unit receives the internal clock and outputs a delayed version of the internal clock. The output buffers receive output clocks from the delay line unit and output the result as external data. The delay compensator detects the variation in PVT and generates a compensation clock for variably compensating for the delay times of the I/O buffers. The phase comparator compares the comparison clock with the internal clock and controls the delay time of the delay line unit.

Description

반도체 메모리 소자의 지연 고정 루프 회로{Delay Locked Loop circuit in semiconductor memory device}Delay locked loop circuit in semiconductor memory device

도 1은 본 발명에 따른 반도체 메모리 소자의 지연 고정 루프 회로를 나타내는 블록도이다.1 is a block diagram illustrating a delay locked loop circuit of a semiconductor memory device according to the present invention.

도 2는 도 1의 보상 지연부의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the compensation delay unit of FIG. 1.

도 3은 본 발명의 제 1 실시예에 따른 도 2의 전압 검출기의 상세 회로도이다.3 is a detailed circuit diagram of the voltage detector of FIG. 2 according to the first embodiment of the present invention.

도 4는 본 발명의 제 2 실시예에 따른 도 2의 전압 검출기의 상세 회로도이다.4 is a detailed circuit diagram of the voltage detector of FIG. 2 according to the second embodiment of the present invention.

도 5는 도 3 및 도 4의 동작을 설명하기 위한 PVT 조건에 따른 전압의 변화를 나타내는 그래프이다.5 is a graph illustrating a change in voltage according to PVT conditions for explaining the operation of FIGS. 3 and 4.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

110 : 입력 클럭 버퍼 120 : 지연 라인부110: input clock buffer 120: delay line portion

130 : 보상 지연부 140 : 위상 비교기130: compensation delay unit 140: phase comparator

150 : 출력 클럭 버퍼 160 : 데이터 출력 버퍼150: output clock buffer 160: data output buffer

131 내지 134 : 단위 지연부 135 : 미세 지연 조정부131 to 134: unit delay unit 135: fine delay adjustment unit

136 : 전압 검출기136: voltage detector

본 발명은 반도체 메모리 소자의 지연 고정 루프 회로에 관한 것으로, 특히보상 지연부의 PVT조건에 의해 발생할 수 있는 클럭 신호의 오류를 방지하는 반도체 메모리 소자의 지연 고정 루프 회로에 관한 것이다.The present invention relates to a delay locked loop circuit of a semiconductor memory device, and more particularly, to a delay locked loop circuit of a semiconductor memory device which prevents an error of a clock signal that may occur due to a PVT condition of a compensation delay unit.

일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 딜레이 록 루프 회로(Delay Locked Loop; 이하, DLL)가 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.In general, a clock is used as a reference for timing operation in a system or a circuit, and may be used to ensure faster operation without an error. When a clock input from the outside is used internally, a time delay (clock skew) is caused by an internal circuit, and a delay lock loop is performed to compensate for this time delay so that the internal clock has the same phase as the external clock. A circuit (Delay Locked Loop, hereinafter, DLL) is used. That is, the DLL synchronizes the timing of the data sensed using the external clock through the data output buffer with the timing of the external clock.

종래 기술에 따른 반도체 메모리 소자의 지연 고정 루프 회로는 외부 클럭이 입력 클럭 버퍼와 출력 클럭 버퍼를 거치면서 지연되는 시간을 보상해 주기 위해 보상 지연부를 사용한다. 이때 보상 지연부에서 출력되는 입력 클럭 버퍼와 출력 클럭 버퍼의 지연 시간을 보상하기 위한 수치는 공정전압온도(Process Voltage Temperature; 이하 'PVT') 조건에 따라 변동되어 출력되는 데이터 값에서 부정확한 데이터를 가져오게 된다.The delay lock loop circuit of the semiconductor memory device according to the related art uses a compensation delay unit to compensate for a delay time when an external clock passes through an input clock buffer and an output clock buffer. At this time, the value for compensating the delay time of the input clock buffer and the output clock buffer output from the compensation delay unit is changed according to the process voltage temperature (hereinafter, 'PVT') condition, and the incorrect data is output from the output data value. Will be imported.

본 발명은 지연 고정 루프 회로의 입력 버퍼와 출력 버퍼의 지연 시간을 보상해 주기 위한 보상 지연부에 전압 검출기를 구비하여 PVT 조건에 따라 변동하는 전압값을 검출하여 검출 신호를 이용하여 보상 지연부의 캐패시턴스 양을 제어함으로써, 보상 지연부의 지연 시간을 PVT 조건에 따라 미세 조정 가능하게 하여 최종적으로 출력되는 데이터를 안정적으로 출력하는 반도체 메모리 소자의 지연 고정 루프 회로를 개시하는 데 있다.The present invention includes a voltage detector in a compensation delay unit for compensating the delay time of an input buffer and an output buffer of a delay locked loop circuit, and detects a voltage value that varies according to PVT conditions and uses a detection signal to detect a capacitance of a compensation delay unit. By controlling the amount, it is possible to disclose a delay locked loop circuit of a semiconductor memory device which makes it possible to finely adjust the delay time of the compensation delay unit according to PVT conditions and stably output the finally output data.

본 발명에 따른 반도체 메모리 소자의 지연 고정 루프 회로는 외부에서 입력되는 클럭 신호를 인가받아 내부 클럭을 생성하는 입력 클럭 버퍼와, 상기 내부 클럭을 인가받아 설정 시간만큼 지연시켜 출력 클럭을 생성하는 지연 라인부와, 상기 출력 클럭을 인가받아 외부 데이터로 출력하는 출력 버퍼와, PVT 변동을 감지하여 상기 입력 클럭 버퍼의 지연 시간 및 상기 출력 버퍼의 지연 시간을 가변적으로 보상하는 보상 클럭을 생성하는 보상 지연부, 및 상기 보상 클럭과 상기 내부 클럭을 비교하여 상기 지연 라인부의 지연 시간을 제어하는 위상 비교기를 포함한다.The delay locked loop circuit of the semiconductor memory device according to the present invention is an input clock buffer for generating an internal clock by receiving an external clock signal and a delay line for generating an output clock by delaying the internal clock by a predetermined time. A compensation delay unit configured to generate an output buffer receiving the output clock and outputting the external data, and generating a compensation clock that senses a PVT variation and variably compensates the delay time of the input clock buffer and the delay time of the output buffer. And a phase comparator for controlling the delay time of the delay line unit by comparing the compensation clock with the internal clock.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 1은 본 발명에 따른 반도체 메모리 소자의 지연 고정 루프 회로를 나타내는 블록도이다.1 is a block diagram illustrating a delay locked loop circuit of a semiconductor memory device according to the present invention.

도 1을 참조하면, 본 발명에 따른 반도체 메모리 소자의 지연 고정 루프 회로는 외부 클럭 신호(Ext.Clok)를 입력하여 외부 클럭 신호의 라이징 에지 및 폴링 에지에 동기되어 발생하는 내부 클럭(CLKIN)을 생성하기 위한 입력 클럭 버퍼(110)와, 내부 클럭(CLKIN)을 입력받아 클럭의 지연 시간을 조절하는 지연 라인부(120)와, 지연 라인부(120)로부터 출력되는 클럭(CLKOUT)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 입력 클럭 버퍼(110)와 출력 클럭 버퍼(150) 및 데이터 출력 버퍼의 지연 시간을 보상하는 보상 지연부(130)과, 보상 지연부(130)의 출력(FBCLK)과 내부 클럭(CLKIN)의 위상을 비교하여 제어 신호(CTRL)를 출력하는 위상 비교기(140)와, 지연 라인부(120)의 출력 신호(CLKOUT)를 버퍼링하는 출력 클럭 버퍼(150), 및 출력 클럭 버퍼(150)의 출력을 버퍼링하여 외부 데이터(Ext.Data)를 생성하여 출력하는 데이터 출력 버퍼(160)를 포함한다. 보상 지연부(130)은 PVT 조건에 따라 변하는 클럭의 지연 시간을 미세 조정할 수 있도록 전압 검출기와 미세 조정부를 포함하고 있다.Referring to FIG. 1, a delay locked loop circuit of a semiconductor memory device according to an exemplary embodiment may input an external clock signal Ext.Clok to receive an internal clock CLKIN generated in synchronization with a rising edge and a falling edge of an external clock signal. The input clock buffer 110 for generation, the delay line unit 120 that receives the internal clock CLKIN and adjusts the delay time of the clock, and the clock CLKOUT output from the delay line unit 120 is an actual clock. Compensation delay unit 130 to compensate the delay time of the input clock buffer 110, output clock buffer 150 and the data output buffer to pass through the same delay condition as the path, and the output of the compensation delay unit 130 (FBCLK) Phase comparator 140 for comparing the phase of the internal clock CLKIN and outputting a control signal CTRL, an output clock buffer 150 for buffering the output signal CLKOUT of the delay line unit 120, and an output. Buffer the output of clock buffer 150 to Generating a foundation (Ext.Data) to a data output buffer 160 for output. The compensation delay unit 130 includes a voltage detector and a fine adjustment unit to finely adjust the delay time of the clock that changes according to the PVT condition.

도 2는 도 1의 보상 지연부(130)의 상세 회로도이다.2 is a detailed circuit diagram of the compensation delay unit 130 of FIG. 1.

도 2를 참조하면, 본 발명에 따른 보상 지연부(130)는 입력 클럭 버퍼(도 1의 110)와 출력 클럭 버퍼(도 1의 150) 및 데이터 출력 버퍼(도 1의 160)의 지연 시간(d1 + d2)를 보상하기 위한 다수개의 직렬 연결된 단위 지연부(131 내지 134)와 PVT 조건을 검출하기 위한 전압 검출기(136) 및 전압 검출기의 출력 신호에 응답하여 지연 시간을 미세 조정하는 미세 조정부(135)를 포함한다.Referring to FIG. 2, the compensation delay unit 130 according to the present invention includes a delay time between an input clock buffer 110 (see FIG. 1), an output clock buffer 150 (FIG. 1), and a data output buffer 160 (FIG. 1). a plurality of series-connected unit delay units 131 to 134 for compensating d1 + d2, a voltage detector 136 for detecting PVT conditions, and a fine adjustment unit for fine-adjusting the delay time in response to an output signal of the voltage detector ( 135).

다수개의 단위 지연부(131 내지 134) 각각은 저항과 캐패시터를 포함하여 구성되어 있다.Each of the plurality of unit delay units 131 to 134 includes a resistor and a capacitor.

미세 조정부(135)는 직렬 연결된 다수개의 단위 지연부(131 내지 134)의 사이 예를 들어 제 2 단위 지연부(132)와 제 3 단위 지연부(133) 사이에 연결될 수도 있고, 다른 단위 지연부 사이에 연결되어도 무방하다. 미세 조정부(135)는 전압 검출기(136)의 신호에 따라 턴온되는 트랜지스터와 트랜지스터의 턴온 동작에 따라 접지 전원(Vss)과 지연 시간을 주기 위한 캐패시터와 제 2 단위 지연부(132)와 제 3 단위 지연부(133) 사이에 연결된 캐패시터를 포함한다.The fine adjusting unit 135 may be connected between the plurality of unit delay units 131 to 134 connected in series, for example, between the second unit delay unit 132 and the third unit delay unit 133. It may be connected between. The fine adjustment unit 135 includes a capacitor, a second unit delay unit 132, and a third unit to give a delay time to the ground power supply Vss according to the transistor turned on according to the signal of the voltage detector 136 and the transistor's turn-on operation. And a capacitor connected between the delay units 133.

도 3은 본 발명의 제 1 실시예에 따른 도 2의 전압 검출기(136)의 상세 회로도이다.3 is a detailed circuit diagram of the voltage detector 136 of FIG. 2 according to the first embodiment of the present invention.

도 3을 참조하면, 본 발명의 제 1 실시예에 따른 전압 검출기(136)는 구동 전압을 공급하는 PMOS 트렌지스터(P11 및 P12)와, 출력 클럭(CLKOUT)과 비교 전압(Vref)을 차동 입력하는 NMOS 트랜지스터(N11 및 N12), 및 전압 검출기(136)를 인에이블시키는 NMOS 트랜지스터(N13)및 노드(NA)의 전위를 버퍼링하여 제어 신호(cs)로 출력하는 인버터(IV11 및 IV12)를 포함한다. PMOS 트랜지스터(P11 및 P12) 는 전원 전압(Vdd)과 노드(NA 및 NB) 사이에 각각 커런트 밀러 구조로 연결된다. PMOS 트랜지스터(P11)는 노드(NA)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(NA)를 연결하거나 분리한다. PMOS 트랜지스터(P12)는 노드(NA)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(NB)를 연결하거나 분리한다. NMOS 트랜지스터(N11)는 노드(NA)와 노드(NC) 사이에 연결된다. NMOS 트랜지스터(N11)는 출력 클럭(CLKOUT)에 따라 턴온/턴오프되어 노드(NA)와 노드(NC)를 연결하거나 분리한다. NMOS 트랜지스터(N12)는 노드(NB)와 노드(NC) 사이에 연결된다. NMOS 트랜지스터(N12)는 비교 전압(Vref)에 따라 턴온/턴오프되어 노드(NB)와 노드(NC)를 연결하거나 분리한다. NMOS 트랜지스터(N13)는 노드(NC)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N13)는 인에이블 신호(En)에 의해 턴온되어 노드(NC)와 접지 전원(Vss)를 연결한다. 인버터(IV11 및IV12)는 노드(NA)에 직렬 연결되어 노드(NA)의 전위를 버퍼링하여 제어 신호(cs)로 출력한다. Referring to FIG. 3, the voltage detector 136 according to the first embodiment of the present invention differentially inputs PMOS transistors P11 and P12 for supplying a driving voltage, an output clock CLKOUT, and a comparison voltage Vref. NMOS transistors N11 and N12, an NMOS transistor N13 for enabling the voltage detector 136, and inverters IV11 and IV12 for buffering the potentials of the node NA and outputting them as a control signal cs. . The PMOS transistors P11 and P12 are connected in a current miller structure between the power supply voltage Vdd and the nodes NA and NB, respectively. The PMOS transistor P11 is turned on / off according to the potential of the node NA to connect or disconnect the power supply voltage Vdd and the node NA. The PMOS transistor P12 is turned on / off according to the potential of the node NA to connect or disconnect the power supply voltage Vdd and the node NB. The NMOS transistor N11 is connected between the node NA and the node NC. The NMOS transistor N11 is turned on / off according to the output clock CLKOUT to connect or disconnect the node NA and the node NC. The NMOS transistor N12 is connected between the node NB and the node NC. The NMOS transistor N12 is turned on / off according to the comparison voltage Vref to connect or disconnect the node NB and the node NC. The NMOS transistor N13 is connected between the node NC and the ground power supply Vss. The NMOS transistor N13 is turned on by the enable signal En to connect the node NC to the ground power source Vss. Inverters IV11 and IV12 are connected in series with node NA to buffer the potential of node NA and output it as a control signal cs.

도 4는 본 발명의 제 2 실시예에 따른 도 2의 전압 검출기(136)의 상세 회로도이다.4 is a detailed circuit diagram of the voltage detector 136 of FIG. 2 according to the second embodiment of the present invention.

도 4를 참조하면, 본 발명의 제 2 실시예에 따른 전압 검출기(136)는 구동 전압을 공급하는 PMOS 트렌지스터(P21 및 P22)와, 출력 클럭(CLKOUT)과 비교 전압(Vref)을 차동 입력하는 NMOS 트랜지스터(N21 및 N22), 및 전압 검출기(136)를 인에이블시키는 NMOS 트랜지스터(N23)및 노드(NA)의 전위를 버퍼링하여 제어 신호(cs)로 출력하는 인버터(IV21 및 IV22)를 포함한다. PMOS 트랜지스터(P21 및 P22)는 전원 전압(Vdd)과 노드(NA 및 NB) 사이에 각각 커런트 밀러 구조로 연결된다. PMOS 트랜지스터(P21)는 노드(NB)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(NA)를 연결하거나 분리한다. PMOS 트랜지스터(P22)는 노드(NB)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(NB)를 연결하거나 분리한다. NMOS 트랜지스터(N21)는 노드(NA)와 노드(NC) 사이에 연결된다. NMOS 트랜지스터(N21)는 출력 클럭(CLKOUT)에 따라 턴온/턴오프되어 노드(NA)와 노드(NC)를 연결하거나 분리한다. NMOS 트랜지스터(N22)는 노드(NB)와 노드(NC) 사이에 연결된다. NMOS 트랜지스터(N22)는 비교 전압(Vref)에 따라 턴온/턴오프되어 노드(NB)와 노드(NC)를 연결하거나 분리한다. NMOS 트랜지스터(N23)는 노드(NC)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N13)는 인에이블 신호(En)에 의해 턴온되어 노드(NC)와 접지 전원(Vss)를 연결한다.Referring to FIG. 4, the voltage detector 136 according to the second embodiment of the present invention differentially inputs PMOS transistors P21 and P22 for supplying a driving voltage, an output clock CLKOUT, and a comparison voltage Vref. NMOS transistors N21 and N22, NMOS transistor N23 for enabling the voltage detector 136, and inverters IV21 and IV22 for buffering the potentials of the node NA and outputting them as control signals cs. . The PMOS transistors P21 and P22 are connected in a current miller structure between the power supply voltage Vdd and the nodes NA and NB, respectively. The PMOS transistor P21 is turned on / off according to the potential of the node NB to connect or disconnect the power supply voltage Vdd and the node NA. The PMOS transistor P22 is turned on / off according to the potential of the node NB to connect or disconnect the power supply voltage Vdd and the node NB. The NMOS transistor N21 is connected between the node NA and the node NC. The NMOS transistor N21 is turned on / off according to the output clock CLKOUT to connect or disconnect the node NA and the node NC. The NMOS transistor N22 is connected between the node NB and the node NC. The NMOS transistor N22 is turned on / off according to the comparison voltage Vref to connect or disconnect the node NB and the node NC. The NMOS transistor N23 is connected between the node NC and the ground power supply Vss. The NMOS transistor N13 is turned on by the enable signal En to connect the node NC to the ground power source Vss.

도 5는 본 발명의 제 1 실시예 및 제 2 실시예의 동작을 설명하기 위한 PVT 조건에 따른 전압의 변화를 나타내는 그래프이다.5 is a graph showing a change in voltage according to PVT conditions for explaining the operation of the first and second embodiments of the present invention.

도 1 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 소자의 지연 고정 루프 회로의 동작을 설명하면 다음과 같다.An operation of the delay locked loop circuit of the semiconductor memory device according to the present invention will be described with reference to FIGS. 1 to 5 as follows.

입력 클럭 버퍼(110)는 외부로부터 입력된 외부 클럭(Ext.Clock)을 내부 클럭(CLKIN)으로 버퍼링한다. 내부 클럭(CLKIN)은 지연 라인부(120) 및 위상 검출기(140)로 출력된다. 이때의 지연 시간을 d1 이라 가정한다. The input clock buffer 110 buffers the external clock Ext.Clock input from the outside to the internal clock CLKIN. The internal clock CLKIN is output to the delay line unit 120 and the phase detector 140. Assume that the delay time at this time is d1.

지연 라인부(120)는 설정된 시간(tCC) 만큼 내부 클럭(CLKIN)을 지연 시켜 출력 클럭(CLKOUT)을 생성한다.The delay line unit 120 generates the output clock CLKOUT by delaying the internal clock CLKIN by a predetermined time tCC.

출력 클럭(CLKOUT)은 출력 클럭 버퍼(150)와 데이터 출력 버퍼(160)을 거쳐 외부 데이터(Ext.Data)로 출력되는데, 이때 출력 클럭 버퍼(150)와 데이터 출력 버퍼(160)에서 지연되는 시간을 d2 이라 가정한다. 이와 동시에 보상 지연부(130)에서 입력 클럭 버퍼(110)의 지연 시간(d1)와 출력 클럭 버퍼(150)와 데이터 출력 버퍼(160)의 지연 시간(d2)을 보상하기 위한 보상 클럭(FBCLK)을 생성하여 위상 비교기(140)으로 출력한다.The output clock CLKOUT is output as an external data Ext.Data through the output clock buffer 150 and the data output buffer 160, at which time the output clock buffer 150 and the data output buffer 160 are delayed. Assume that d2 is d2. At the same time, the compensation delay unit 130 compensates for the delay time d1 of the input clock buffer 110 and the delay time d2 of the output clock buffer 150 and the data output buffer 160. Is generated and output to the phase comparator 140.

보상 지연부(130)의 동작을 본 발명에 따른 제 1 실시예로 상세히 설명하면 다음과 같다.The operation of the compensation delay unit 130 will be described in detail with reference to the first embodiment of the present invention.

지연 라인부(120)에서 출력된 출력 클럭(CLKOUT)는 보상 지연부(130)의 제 1 단위 지연부(131)에 입력되어 캐패시터 용량만큼의 지연 시간을 갖고 제 2 단위 지연부(132)로 출력되고 제 2 단위 지연부(132)의 캐패시터 용량만큼 다시 지연 시간을 갖는다. 이러한 방식으로 제 1 단위 지연부(131) 내지 제 4 단위 지연부(134)의 캐패시터를 거치면서 설정된 시간(d1+d2) 만큼 지연된다. 지연 시간은 단위 지연부의 갯 수를 조정하여 설정할 수 있다. 이때 반도체 메모리 소자의 PVT특성에 따라 지연 시간이 변동될 수 있다. 만약 PVT의 변동에 따라 반도체 소자의 전압이 하강하여 버퍼의 구동 속도가 느려져 실제 지연 시간(d1+d2)이 설정치보다 길어지게 되고, 전압 검출기(136)에서 하이 레벨의 제어 신호(cs)가 출력된다. 하이 레벨의 제어 신호(cs)에 의해 미세 조정부(135)의 트랜지스터(NMOS 트랜지스터)는 턴온되어 보상 지연부(130)의 지연 시간은 미세 조정부(135)의 지연 시간이 더해진 지연 시간을 갖고 출력된다. 즉 도 6의 A' 영역의 곡선이 우측으로 이동하게 된다.The output clock CLKOUT output from the delay line unit 120 is input to the first unit delay unit 131 of the compensation delay unit 130 to have a delay time equal to the capacitor capacity, and to the second unit delay unit 132. It is output and has a delay time again by the capacitor capacity of the second unit delay unit 132. In this manner, a delay of the first unit delay unit 131 to the fourth unit delay unit 134 is delayed by a predetermined time d1 + d2. The delay time can be set by adjusting the number of unit delay units. In this case, the delay time may vary according to the PVT characteristics of the semiconductor memory device. If the voltage of the semiconductor device decreases as the PVT fluctuates, the driving speed of the buffer becomes slow, and the actual delay time d1 + d2 becomes longer than the set value, and the high level control signal cs is output from the voltage detector 136. do. The transistor (NMOS transistor) of the fine adjustment unit 135 is turned on by the high level control signal cs so that the delay time of the compensation delay unit 130 is output with the delay time plus the delay time of the fine adjustment unit 135. . That is, the curve of the region A ′ of FIG. 6 is moved to the right.

이때의 전압 검출기(136) 동작을 도 3을 참조하여 설명하면 다음과 같다.The operation of the voltage detector 136 at this time will be described with reference to FIG. 3.

인에이블 신호(En)가 제 3 NMOS 트랜지스터(N13)에 인가되어 제 3 NMOS 트랜지스터(N13)가 턴온된다. 따라서 노드(NC)는 접지 전원과 연결된다. 노드(NA)의 초기 전위에 따라 제 1 PMOS 트랜지스터(PM11) 및 제 2 PMOS 트랜지스터(PM12)가 턴온되어 노드(NA) 및 노드(NC)에 인가되는 공급 전원(Vdd)의 전류량을 조절한다. 출력 클럭(CLKOUT)은 제 1 NMOS 트랜지스터(N11)에 인가되어 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 기준 전압(Vref)은 제 2 NMOS 트랜지스터(N12)에 인가되어 노드(NB)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 이때 설정된 기준 전압(Vref)보다 출력 클럭(CLKOUT)의 전위가 낮으므로 노드(NA)와 노드(NC) 사이에 흐르는 전류량이 노드(NB)와 노드(NC) 사이에 흐르는 전류량보다 적게 된다. 이로 인하여 노드(NA)의 전위가 높아져 공급되는 전원 전압(Vdd)의 전류량이 적어진다. 따라서, 노드(NB)의 전위는 점차 내려간다. 노드(NB)의 전위는 인버터(IV11 및 IV12)에 의해 버퍼링 되어 논리 로우의 출력 신호(cs)를 생성한다. The enable signal En is applied to the third NMOS transistor N13 to turn on the third NMOS transistor N13. Therefore, the node NC is connected to the ground power source. According to the initial potential of the node NA, the first PMOS transistor PM11 and the second PMOS transistor PM12 are turned on to adjust the amount of current of the supply power Vdd applied to the node NA and the node NC. The output clock CLKOUT is applied to the first NMOS transistor N11 to adjust the amount of current flowing between the node NA and the node NC. The reference voltage Vref is applied to the second NMOS transistor N12 to adjust the amount of current flowing between the node NB and the node NC. At this time, since the potential of the output clock CLKOUT is lower than the set reference voltage Vref, the amount of current flowing between the node NA and the node NC is smaller than the amount of current flowing between the node NB and the node NC. As a result, the potential of the node NA is increased to reduce the amount of current supplied to the supply voltage Vdd. Therefore, the potential of the node NB gradually goes down. The potential of the node NB is buffered by the inverters IV11 and IV12 to generate an output signal cs of logic low.

보상 지연부(130)의 동작을 본 발명에 따른 제 2 실시예로 상세히 설명하면 다음과 같다.The operation of the compensation delay unit 130 will be described in detail as a second embodiment according to the present invention.

지연 라인부(120)에서 출력된 출력 클럭(CLKOUT)는 보상 지연부(130)의 제 1 단위 지연부(131)에 입력되어 캐패시터 용량만큼의 지연 시간을 갖고 제 2 단위 지연부(132)로 출력되고 제 2 단위 지연부(132)의 캐패시터 용량만큼 다시 지연 시간을 갖는다. 이러한 방식으로 제 1 단위 지연부(131) 내지 제 4 단위 지연부(134) 및 미세 조정부(135)의 캐패시터를 거치면서 설정된 시간(d1+d2) 만큼 지연된다. 지연 시간은 단위 지연부의 갯 수를 조정하여 설정할 수 있다. 이때 반도체 메모리 소자의 PVT특성에 따라 지연 시간이 변동될 수 있다. 만약 PVT의 변동에 따라 반도체 소자의 전압이 상승하여 버퍼의 구동 속도가 증가하여 실제 지연 시간(d1+d2)이 설정치보다 짧아 지게 되고, 전압 검출기(136)에서 로우 레벨의 제어 신호(cs)가 출력된다. 로우 레벨의 제어 신호(cs)에 의해 미세 조정부(135)의 트랜지스터(NMOS 트랜지스터)는 턴오프되어 보상 지연부(130)의 지연 시간은 미세 조정부(135)의 지연 시간만큼 빠진 지연 시간을 갖고 출력된다. 즉 도 6의 B' 영역의 곡선이 좌측으로 이동하게 된다. The output clock CLKOUT output from the delay line unit 120 is input to the first unit delay unit 131 of the compensation delay unit 130 to have a delay time equal to the capacitor capacity, and to the second unit delay unit 132. It is output and has a delay time again by the capacitor capacity of the second unit delay unit 132. In this manner, a delay of the first unit delay unit 131 to the fourth unit delay unit 134 and the fine adjustment unit 135 is delayed by a predetermined time d1 + d2. The delay time can be set by adjusting the number of unit delay units. In this case, the delay time may vary according to the PVT characteristics of the semiconductor memory device. If the voltage of the semiconductor device increases due to the PVT fluctuation, the driving speed of the buffer increases, and the actual delay time d1 + d2 becomes shorter than the set value, and the low level control signal cs in the voltage detector 136 Is output. The transistor (NMOS transistor) of the fine adjustment unit 135 is turned off by the low level control signal cs so that the delay time of the compensation delay unit 130 has a delay time that is reduced by the delay time of the fine adjustment unit 135. do. That is, the curve of the region B ′ of FIG. 6 is shifted to the left.

이때의 전압 검출기(136) 동작을 도 3을 참조하여 설명하면 다음과 같다.The operation of the voltage detector 136 at this time will be described with reference to FIG. 3.

인에이블 신호(En)가 제 3 NMOS 트랜지스터(N13)에 인가되어 제 3 NMOS 트랜지스터(N13)가 턴온된다. 따라서 노드(NC)는 접지 전원과 연결된다. 노드(NA)의 초기 전위에 따라 제 1 PMOS 트랜지스터(PM11) 및 제 2 PMOS 트랜지스터(PM12)가 턴온되어 노드(NA) 및 노드(NC)에 인가되는 공급 전원(Vdd)의 전류량을 조절한다. 출력 클럭(CLKOUT)은 제 1 NMOS 트랜지스터(N11)에 인가되어 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 기준 전압(Vref)은 제 2 NMOS 트랜지스터(N12)에 인가되어 노드(NB)와 노드(NC) 사이에 흐르는 전류량을 조절한다. 이때 설정된 기준 전압(Vref)보다 출력 클럭(CLKOUT)의 전위가 낮으므로 노드(NA)와 노드(NC) 사이에 흐르는 전류량이 노드(NB)와 노드(NC) 사이에 흐르는 전류량보다 적게 된다. 이로 인하여 노드(NA)의 전위가 높아져 공급되는 전원 전압(Vdd)의 전류량이 적어진다. 따라서, 노드(NB)의 전위는 점차 내려간다. 노드(NB)의 전위는 인버터(IV11 및 IV12)에 의해 버퍼링 되어 논리 로우의 출력 신호(cs)를 생성한다. The enable signal En is applied to the third NMOS transistor N13 to turn on the third NMOS transistor N13. Therefore, the node NC is connected to the ground power source. According to the initial potential of the node NA, the first PMOS transistor PM11 and the second PMOS transistor PM12 are turned on to adjust the amount of current of the supply power Vdd applied to the node NA and the node NC. The output clock CLKOUT is applied to the first NMOS transistor N11 to adjust the amount of current flowing between the node NA and the node NC. The reference voltage Vref is applied to the second NMOS transistor N12 to adjust the amount of current flowing between the node NB and the node NC. At this time, since the potential of the output clock CLKOUT is lower than the set reference voltage Vref, the amount of current flowing between the node NA and the node NC is smaller than the amount of current flowing between the node NB and the node NC. As a result, the potential of the node NA is increased to reduce the amount of current supplied to the supply voltage Vdd. Therefore, the potential of the node NB gradually goes down. The potential of the node NB is buffered by the inverters IV11 and IV12 to generate an output signal cs of logic low.

보상 지연부(130)에서 생성된 보상 클럭(FBCLK)은 위상 비교기(140)에 인가되어 내부 클럭(CLKIN)과 비교되어 제어 신호(CTRL)을 생성한다.The compensation clock FBCLK generated by the compensation delay unit 130 is applied to the phase comparator 140 to be compared with the internal clock CLKIN to generate the control signal CTRL.

보상 지연부(130)에서 출력된 제어 신호(CTRL)는 지연 라인부(120)에 인가되어 지연 시간을 재설정하게 된다. 즉, 지연 라인부(120)의 출력 클럭(CLKOUT)은 d1+d2의 시간만큼 짧아져서 출력된다. 출력 클럭(CLKOUT)은 출력 클럭 버퍼(150)와 데이터 출력 버퍼(160)을 거쳐 외부 데이터(Ext.Data)로 출력된다.The control signal CTRL output from the compensation delay unit 130 is applied to the delay line unit 120 to reset the delay time. That is, the output clock CLKOUT of the delay line unit 120 is shortened by the time of d1 + d2 and output. The output clock CLKOUT is output as external data Ext.Data through the output clock buffer 150 and the data output buffer 160.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

따라서 본 발명은 입력 버퍼와 출력 버퍼의 지연 시간을 보상해 주기 위한 보상 지연부에 전압 검출기를 구비하여 PVT 조건에 따라 변동하는 전압 값을 검출하고 검출 신호를 이용하여 보상 지연부의 캐패시턴스 양을 제어함으로써, 보상 지연부의 지연 시간을 PVT 조건에 따라 미세 조정하여 최종적으로 출력되는 데이터를 안정적으로 출력할 수 있다.Therefore, the present invention includes a voltage detector in the compensation delay unit for compensating the delay time of the input buffer and the output buffer, detects a voltage value that varies according to PVT conditions, and controls the amount of capacitance in the compensation delay unit by using a detection signal. In addition, the delay time of the compensation delay unit may be finely adjusted according to the PVT condition to stably output the finally output data.

Claims (5)

외부에서 입력되는 클럭 신호를 인가받아 내부 클럭을 생성하는 입력 클럭 버퍼;An input clock buffer configured to receive an externally input clock signal to generate an internal clock; 상기 내부 클럭을 인가받아 설정 시간만큼 지연시켜 출력 클럭을 생성하는 지연 라인부;A delay line unit configured to receive the internal clock and delay by a predetermined time to generate an output clock; 상기 출력 클럭을 인가받아 외부 데이터로 출력하는 출력 버퍼;An output buffer receiving the output clock and outputting the external data; PVT 변동을 감지하여 상기 입력 클럭 버퍼의 지연 시간 및 상기 출력 버퍼의 지연 시간을 가변적으로 보상하는 보상 클럭을 생성하는 보상 지연부; 및A compensation delay unit which detects a PVT variation and generates a compensation clock that variably compensates the delay time of the input clock buffer and the delay time of the output buffer; And 상기 보상 클럭과 상기 내부 클럭을 비교하여 상기 지연 라인부의 지연 시간을 제어하는 위상 비교기를 포함하는 반도체 메모리 소자의 지연 고정 루프 회로.And a phase comparator configured to compare the compensation clock and the internal clock to control a delay time of the delay line unit. 제 1 항에 있어서,The method of claim 1, 상기 보상 지연부는 상기 보상 클럭을 생성하기 위한 다수개의 단위 지연부;The compensation delay unit may include a plurality of unit delay units for generating the compensation clock; 상기 PVT 변동을 검출하여 제어 신호를 생성하는 전압 검출기; 및A voltage detector for detecting the PVT variation and generating a control signal; And 상기 전압 검출기의 상기 제어 신호에 응답하여 상기 보상 클럭의 지연 시간을 제어하는 지연 조절부를 포함하는 반도체 메모리 소자의 지연 고정 루프 회로.And a delay adjuster configured to control a delay time of the compensation clock in response to the control signal of the voltage detector. 제 2 항에 있어서,The method of claim 2, 상기 지연 조절부는 상기 제어 신호에 응답하여 턴온되는 스위치부; 및The delay control unit may be turned on in response to the control signal; And 상기 스위치부의 동작에 따라 지연 동작을 연결되거나 분리되어 상기 지연 시간을 증가시키거나 감소시키는 캐패시터부를 포함하는 반도체 메모리 소자의 지연 고정 루프 회로.And a capacitor unit coupled to or separated from the delay operation according to the operation of the switch unit to increase or decrease the delay time. 제 2 항에 있어서,The method of claim 2, 상기 단위 지연부는 저항과 캐패시터를 포함하며, 상기 캐패시터의 용량에 비례하여 상기 보상 클럭의 지연 시간을 설정할 수 있는 반도체 메모리 소자의 지연 고정 루프 회로.And the unit delay unit includes a resistor and a capacitor, and configured to set a delay time of the compensation clock in proportion to the capacity of the capacitor. 제 1 항에 있어서,The method of claim 1, 상기 전압 검출기는 차동 증폭기형 전압 검출기인 반도체 메모리 소자의 지연 고정 루프 회로. And the voltage detector is a differential amplifier type voltage detector.
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