KR20070066500A

KR20070066500A - Method of fabricating transistor in stacked cell

Info

Publication number: KR20070066500A
Application number: KR1020050127768A
Authority: KR
Inventors: 강용하
Original assignee: 삼성전자주식회사
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2007-06-27

Abstract

A method for fabricating a transistor in a stacked cell structure is provided to reduce contact resistance by increasing the area of a source/drain contact surface without increasing the thickness of a layer in which a channel region is formed. An active layer(3) is formed on a substrate having a lower transistor. A part of the active layer is etched to form an opening. An insulation layer spacer is formed on the sidewall of the opening, exposing a part of the active layer exposed from the opening. A gate insulation layer and a gate electrode(10') are sequentially formed on a part of the exposed active layer. A source/drain region is formed in the active layer in the periphery of the gate electrode. An interlayer dielectric(2) is formed on the gate electrode and the active layer. A source contact hole and a drain contact hole are formed which penetrate the interlayer dielectric and the source/drain region. The source contact hole and the drain contact hole are filled with a conductor. A first layer(3a) and a second layer(3b) can be alternately and repeatedly formed in the active region wherein the first layer is made of a silicon layer and the second layer is made of a silicon germanium layer.

Description

Method of fabricating transistor in stacked cell structure

도 1 내지 도 10은 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타내는 단면도들이다.1 to 10 are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.

SRAM 등의 반도체 소자를 제조함에 있어서, 주로 상부 트랜지스터 및 하부트랜지스터가 형성된 중첩된 셀(stacked cell) 구조인 경우가 많다. 이러한 중첩된 셀 구조에서 트랜지스터를 형성하는 제조 공정에 관한 종래기술에 따르면, 하부 트랜지스터가 형성된 기판 위에 채널 영역 및 소스/드레인 영역이 형성될 실리콘층을 형성한다. 그리고 실리콘층 위에 상부 트랜지스터를 형성한 후, 층간절연막을 형성한다. 그다음 소스/드레인 콘택홀을 형성한 후, 소스/드레인 콘택홀에 도전체를 채운다. 따라서 소스/드레인 콘택홀에 채워진 도전체와 실리콘층의 접촉부위인 소스/드레인 콘택면의 면적 및 채널 영역의 두께에 의해 콘택 저항이 결정된다.In manufacturing a semiconductor device such as an SRAM, it is often a stacked cell structure mainly formed with an upper transistor and a lower transistor. According to the related art of a manufacturing process for forming a transistor in such an overlapped cell structure, a silicon layer on which a channel region and a source / drain region are formed is formed on a substrate on which a lower transistor is formed. After forming an upper transistor on the silicon layer, an interlayer insulating film is formed. Next, after forming the source / drain contact hole, the conductor is filled in the source / drain contact hole. Therefore, the contact resistance is determined by the thickness of the channel region and the area of the source / drain contact surface which is a contact portion of the conductor and silicon layer filled in the source / drain contact hole.

그러나 누설전류 방지가 우수한 완전 공핍 SOI(fully depleted silicon on insulator; FDSOI) 트랜지스터를 형성하기 위해서는 실리콘층에서 채널 영역이 형 성되는 부분은 완전 공핍 상태가 되어야 한다. 그러나 공핍 영역의 두께가 증가하는데에는 한계가 있으므로 실리콘층의 두께가 500Å 이하인 것이 바람직하다. 따라서 소스/드레인 콘택면의 면적과 채널 영역의 두께를 증가시키는데 한계가 있다. 게다가 반도체의 고집적화 경향에 따라 디자인 룰이 작아지는 상황에서, 소스/드레인 콘택면의 면적은 더욱 감소하여 콘택 저항은 기하급수적으로 증가하게 된다. 이렇게 증가된 콘택 저항은 트랜지스터의 동작을 제약하며 반도체의 처리속도 불량 등을 야기시킨다.However, in order to form a fully depleted silicon on insulator (FDSOI) transistor with excellent leakage current protection, the portion of the channel region formed in the silicon layer must be completely depleted. However, since the thickness of the depletion region is limited, the thickness of the silicon layer is preferably 500 kPa or less. Therefore, there is a limit in increasing the area of the source / drain contact surface and the thickness of the channel region. In addition, in the situation where the design rule becomes smaller according to the high integration trend of the semiconductor, the area of the source / drain contact surface is further reduced and the contact resistance increases exponentially. This increased contact resistance constrains the operation of the transistor and causes poor processing speed of the semiconductor.

본 발명은 상기와 같은 콘택 저항의 증가로 인한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명이 이루고자 하는 기술적 과제인 소스/드레인 콘택면 증가를 통해 콘택 저항을 감소시킬 수 있는 상부 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems caused by the increase in the contact resistance as described above, and a method of manufacturing an upper transistor that can reduce the contact resistance through the increase in source / drain contact surface which is a technical problem to be achieved by the present invention The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법에 따르면, 하부 트랜지스터가 형성된 기판 위에 활성층을 형성하고 활성층을 소정의 깊이까지 식각하여 개구를 형성한다. 그다음 개구 위에 절연막을 형성한 후 에치백하여 상기 개구의 하부면을 노출시킨다. 그리고 노출된 하부면 위에 게이트 절연막 및 게이트 전극을 순차로 형성하고, 활성층에 소스 영역 및 드레인 영역을 형성한다. 또한 게이트 전극 및 활성층 위에 층간절연막을 형성한 후 소스/드레인 콘택홀을 형성하고, 콘택홀에 도전체를 채운다.According to the transistor manufacturing method of the present invention for achieving the above object, the active layer is formed on the substrate on which the lower transistor is formed, and the opening is formed by etching the active layer to a predetermined depth. An insulating film is then formed over the opening and then etched back to expose the bottom surface of the opening. A gate insulating film and a gate electrode are sequentially formed on the exposed lower surface, and a source region and a drain region are formed in the active layer. In addition, after the interlayer insulating layer is formed on the gate electrode and the active layer, a source / drain contact hole is formed, and a conductor is filled in the contact hole.

이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다.Hereinafter, preferred embodiments of the present invention will be described in detail. However, the present invention should not be construed as limited to the following examples.

도 1 내지 도 10은 중첩된 구조의 트랜지스터의 제조 방법을 나타낸 단면도로서, 상부 트랜지스터의 게이트 전극 및 소스/드레인 콘택홀의 형성에 있어 본 발명을 적용한 실시예이다.1 to 10 are cross-sectional views illustrating a method of manufacturing a transistor having an overlapping structure, and an embodiment to which the present invention is applied in forming a gate electrode and a source / drain contact hole of an upper transistor.

도 1을 참조하면, 하부 트랜지스터(1) 및 층간절연막(2)이 형성된 기판을 준비한다.Referring to FIG. 1, a substrate on which a lower transistor 1 and an interlayer insulating film 2 are formed is prepared.

도 2를 참조하면, 층간절연막(2) 위에 활성층(3)을 형성한다. 활성층(3)은 상부 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역이 형성될 층으로서, 번갈아 형성되어 있는 제1층(3a) 및 제2층(3b)을 포함할 수 있다. 도 2에는 활성층(3)이 제1층(3a)-제2층(3b)-제1층(3a)의 순서로 형성된 세개의 층을 포함하는 것으로 도시되어 있으나, 이는 설명상의 편의를 위한 것일 뿐 이에 한정되는 것은 아니다. 따라서 경우에 따라 제1층(3a) 및 제2층(3b)이 번갈아 다층으로 형성될 수 있으며, 제1층(3a) 또는 제2층(3b) 중 어느 하나만 형성될 수도 있다. 또한 바람직하게는, 제1층(3a)은 실리콘층(Si), 제2층(3b)은 실리콘게르마늄층(SiGe)일 수 있다.Referring to FIG. 2, the active layer 3 is formed on the interlayer insulating film 2. The active layer 3 is a layer in which the source region, the drain region, and the channel region of the upper transistor are to be formed, and may include a first layer 3a and a second layer 3b that are alternately formed. In FIG. 2, the active layer 3 is illustrated as including three layers formed in the order of the first layer 3a-the second layer 3b-the first layer 3a, but for convenience of description. It is not limited thereto. Therefore, in some cases, the first layer 3a and the second layer 3b may be alternately formed in multiple layers, and only one of the first layer 3a and the second layer 3b may be formed. Also preferably, the first layer 3a may be a silicon layer Si, and the second layer 3b may be a silicon germanium layer SiGe.

또한 활성층(3) 위에 절연층(4)을 형성할 수 있다. 뒤에 설명하겠지만 절연층(4)은 나중에 형성될 게이트 전극(도 7의 10′)과 활성층(3) 사이를 절연시키기 위한 것이다. In addition, the insulating layer 4 may be formed on the active layer 3. As will be described later, the insulating layer 4 is for insulating between the active electrode 3 and the gate electrode (10 'in FIG. 7) to be formed later.

도 3을 참조하면, 절연층(4) 및 활성층(3)의 일부를 소정의 두께(L)까지 남기고 식각하여 개구(5)를 형성한다. 도 3에서는 제1층(3a)이 노출되도록 식각하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며 식각될 깊이는 경우에 따라 적절하게 결정될 수 있다. 따라서 제2층(3b)이 노출되는 깊이까지 식각할 수도 있다. 바람직하게는 소정의 두께(L)가 10Å - 500Å 범위인 깊이까지 식각할 수 있다. 활성층(3)에서 채널 영역이 형성될 부분이 완전 공핍 상태인 것이 바람직한데, 공핍 영역의 두께가 증가하는데에는 한계가 있으므로 채널 영역이 형성될 부분의 두께가 500Å 이하인 것이 바람직하기 때문이다. Referring to FIG. 3, the opening 5 is formed by etching a portion of the insulating layer 4 and the active layer 3 to a predetermined thickness L. In FIG. 3, although the first layer 3a is etched to be exposed, the present invention is not limited thereto, and the depth to be etched may be appropriately determined in some cases. Therefore, it may be etched to a depth where the second layer 3b is exposed. Preferably, the predetermined thickness L may be etched to a depth ranging from 10 kV to 500 kV. The portion where the channel region is to be formed in the active layer 3 is preferably in a depletion state because the thickness of the depletion region is limited, so the thickness of the portion where the channel region is to be formed is preferably 500 kPa or less.

도 4를 참조하면, 불순물 이온(6)을 주입하여 활성층에 LDD(lightly doped drain) 영역 또는 포켓(pocket) 영역을 형성할 수 있다.Referring to FIG. 4, impurity ions 6 may be implanted to form a lightly doped drain (LDD) region or a pocket region in the active layer.

도 5를 참조하면, 개구(5)로부터 노출된 활성층의 일부(7)를 노출하는 절연막 스페이서(4′)를 개구(5)의 측벽 위에 형성한다. 절연막 스페이서(4′)는 후에 형성될 게이트 전극(도 7의 10′)과 활성층(3)을 절연하기 위한 것이다. 추가적으로 활성층(3)의 채널 영역이 형성될 부분에 불순물 이온(8)을 주입할 수 있다.Referring to FIG. 5, an insulating film spacer 4 ′ exposing a portion 7 of the active layer exposed from the opening 5 is formed on the sidewall of the opening 5. The insulating film spacer 4 'is for insulating the active electrode 3 from the gate electrode (10' in FIG. 7) to be formed later. In addition, impurity ions 8 may be implanted into a portion where the channel region of the active layer 3 is to be formed.

본 발명의 또 다른 실시예에 따르면, 활성층(3) 위에 절연층(4)을 형성하지 않고 활성층(3)의 일부를 소정의 두께(L)까지 식각하여 개구(5)를 형성한 후 바로 절연막 스페이서(4′)를 형성할 수 있다.According to still another embodiment of the present invention, without forming the insulating layer 4 on the active layer 3, a part of the active layer 3 is etched to a predetermined thickness (L) to form the opening 5 immediately after the insulating film The spacer 4 'may be formed.

도 6을 참조하면, 개구(5)로부터 노출된 활성층의 일부(7) 위에 게이트 절연막(9)을 형성한 후, 게이트층(10)을 형성한다. 게이트 절연막(9) 아래의 활성층(3) 부분이 상부 트랜지스터의 채널 영역이 형성될 부분이다.Referring to FIG. 6, a gate insulating film 9 is formed on a portion 7 of the active layer exposed from the opening 5, and then the gate layer 10 is formed. The portion of the active layer 3 under the gate insulating film 9 is the portion where the channel region of the upper transistor is to be formed.

도 7을 참조하면, 게이트층(10) 및 절연층(4)을 패터닝하여 게이트 전극(10′) 및 절연층 패턴(4″)을 형성한다. 절연층 패턴(4″)은 게이트 전극(10′)과 게 이트 전극(10′) 주변의 활성층(3) 사이를 절연하게 된다. 그다음 불순물 이온(11)을 주입하여 소스 영역 및 드레인 영역을 형성한다.Referring to FIG. 7, the gate layer 10 and the insulating layer 4 are patterned to form the gate electrode 10 ′ and the insulating layer pattern 4 ″. The insulating layer pattern 4 ″ insulates between the gate electrode 10 'and the active layer 3 around the gate electrode 10'. Impurity ions 11 are then implanted to form source and drain regions.

도 8을 참조하면, 게이트 전극(10′) 및 활성층(3) 위에 층간 절연막(12)을 형성한다. 그다음 층간 절연막(12), 소스 영역 및 드레인 영역을 관통하는 소스 콘택홀 및 드레인 콘택홀(13,14)을 형성한다. 도 8에 도시된 콘택홀들(13,14) 중 어느 것이 소스 콘택홀이고 어느 것이 드레인 콘택홀인지는 경우에 따라 적절하게 결정될 수 있다. 또한 도 8에 도시된 소스 콘택홀 및 드레인 콘택홀(13,14)은 콘택홀이 형성되는 형태의 일예를 도시한 것일 뿐, 형성되는 콘택홀의 깊이와 개수는 경우에 따라 적절하게 결정될 수 있다. Referring to FIG. 8, an interlayer insulating layer 12 is formed on the gate electrode 10 ′ and the active layer 3. Then, source contact holes and drain contact holes 13 and 14 penetrating through the interlayer insulating film 12, the source region and the drain region are formed. Which of the contact holes 13 and 14 shown in FIG. 8 is the source contact hole and which is the drain contact hole may be appropriately determined in some cases. In addition, the source contact holes and the drain contact holes 13 and 14 illustrated in FIG. 8 are merely examples of forms in which contact holes are formed, and the depth and number of contact holes formed may be appropriately determined in some cases.

도 9를 참조하면, 소스 콘택홀 및 드레인 콘택홀(13,14)의 측벽에 노출된 제2층(3b)의 일부를 선택 식각한 후, 도 10과 같이 도전체(15)를 채워 소스/드레인 콘택을 형성한다.Referring to FIG. 9, a portion of the second layer 3b exposed on the sidewalls of the source and drain contact holes 13 and 14 is selectively etched, and then the source 15 is filled with the conductor 15 as shown in FIG. 10. A drain contact is formed.

본 발명의 또다른 실시예에 따르면, 소스 콘택홀 및 드레인 콘택홀(13,14)을 형성한 후 선택 식각을 하지 않고 소스 콘택홀 및 드레인 콘택홀(13,14)에 도전체를 채워 소스/드레인 콘택을 형성할 수 있다.According to another embodiment of the present invention, after forming the source contact hole and the drain contact hole (13,14), the conductor is filled in the source contact hole and the drain contact hole (13,14) without selective etching, A drain contact can be formed.

이상 살펴본 바와 같이 본 발명에 따른 중첩된 구조의 트랜지스터의 제조 방법은, 채널 영역이 형성되는 층의 두께를 늘리지 않고서도 소스/드레인 콘택면의 면적을 증가시킬 수 있다. 따라서 콘택 저항을 감소시킬 수 있으며, 중첩된 셀 구조에서 형성된 트랜지스터의 성능을 향상시킬 수 있다.As described above, the method of manufacturing the transistor having the overlapped structure according to the present invention can increase the area of the source / drain contact surface without increasing the thickness of the layer on which the channel region is formed. Therefore, the contact resistance can be reduced, and the performance of transistors formed in the overlapped cell structure can be improved.

Claims

Forming an active layer on the substrate on which the lower transistor is formed;

Etching a portion of the active layer to a predetermined thickness to form an opening;

Forming an insulating film spacer on a sidewall of the opening, the insulating film spacer exposing a portion of the active layer exposed from the opening;

Sequentially forming a gate insulating film and a gate electrode on a portion of the exposed active layer;

Forming a source region and a drain region in the active layer around the gate electrode;

Forming an interlayer insulating film on the gate electrode and the active layer;

Forming a source contact hole and a drain contact hole penetrating the interlayer insulating layer, the source region and the drain region; And

And filling the source contact hole and the drain contact hole with a conductor.

The method of claim 1, wherein the active layer includes a first layer and a second layer alternately formed in multiple layers.

The method of claim 2, further comprising, after forming the source contact hole and the drain contact hole, selectively etching a portion of the second layer exposed on sidewalls of the source contact hole and the drain contact hole. A method of manufacturing a transistor having a superimposed structure.

The method of claim 2 or 3, wherein the first layer is a silicon layer and the second layer is a silicon germanium layer.

The method of claim 1, wherein the predetermined thickness is in the range of 10 kV-500 kV.