KR20070065564A - Refresh circuit of semiconductor memory device - Google Patents

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KR20070065564A
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문형욱
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Abstract

A refresh circuit of a semiconductor memory device is provided to prevent an operation error caused by skew of a signal in a circuit block, such as a row control part and a counter, by increasing pulse width of a refresh signal generated by receiving an external signal. A command decoder(100) generates a first auto refresh command signal. A pulse control part(200) outputs a second auto refresh command signal by increasing pulse width of the first auto refresh command signal. A row control part(300) generates a row address start signal by receiving the second auto refresh command signal. A counter(400) outputs a row address counter signal in response to the row address start signal. And a bank part(500) refreshes a corresponding memory cell in response to the increased row address counter signal.

Description

반도체 메모리 소자의 리프레쉬 회로{Refresh circuit of semiconductor memory device} Refresh circuit of semiconductor memory device

도 1은 종래 기술에 따른 반도체 메모리 소자의 리프레쉬 회로를 나타내는 구성도이다.1 is a block diagram showing a refresh circuit of a semiconductor memory device according to the prior art.

도 2는 도 1의 문제점을 나타내기 위한 신호들의 파형도이다.FIG. 2 is a waveform diagram of signals for illustrating the problem of FIG. 1.

도 3은 본 발명에 따른 반도체 메모리 소자의 리프레쉬 회로를 나타내는 구성도이다.3 is a configuration diagram illustrating a refresh circuit of a semiconductor memory device according to the present invention.

도 4는 도 3의 펄스 제어부의 상세 회로도이다.4 is a detailed circuit diagram of the pulse controller of FIG. 3.

도 5는 도 3의 동작을 나타내기 위한 신호들의 파형도이다.5 is a waveform diagram of signals for illustrating the operation of FIG. 3.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

10, 100 : 명령 디코더 20, 300 : 로우 제어부10, 100: command decoder 20, 300: row control unit

200 : 펄스 제어부 30, 400 : 카운터200: pulse controller 30, 400: counter

40, 500 : 뱅크부40, 500: bank portion

본 발명은 반도체 메모리 소자의 리프레쉬 회로에 관한 것으로, 특히 고속 메모리 소자에서 안정적인 리프레쉬 동작을 수행할 수 있는 반도체 메모리 소자의 리프레쉬 회로에 관한 것이다. The present invention relates to a refresh circuit of a semiconductor memory device, and more particularly, to a refresh circuit of a semiconductor memory device capable of performing a stable refresh operation in a high speed memory device.

일반적으로 반도체 메모리 장치는 크게 동적 메모리 장치(Dynamic RAM, 이하, DRAM이라 함)와 정적 메모리 장치(Static RAM, 이하, SRAM이라 함)로 분류된다. 그 중에서 SRAM은 래치(latch)를 형성하는 4개의 트랜지스터로 기본 셀을 구현하기 때문에 전원이 제거되지 않는 한, 저장된 데이터는 손상없이 보존된다. 따라서 데이터를 재충전시키는 리프레쉬(refresh) 동작은 요구되지 않는다.Generally, semiconductor memory devices are classified into dynamic memory devices (Dynamic RAM, hereinafter referred to as DRAM) and static memory devices (Static RAM, hereinafter referred to as SRAM). Among them, SRAM implements a basic cell with four transistors forming a latch, so the stored data is preserved without damage unless power is removed. Therefore, a refresh operation for recharging data is not required.

그러나, DRAM은 1개의 트랜지스터와 1개의 캐패시터로 기본 셀을 구성하고, 캐패시터에 데이터를 저장한다. 그런데 캐패시터 소자의 특성상 저장된 데이터를 나타내는 캐패시터 전하는 시간이 지나감에 따라 감소한다. 따라서, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 요구된다.However, DRAM constitutes a basic cell with one transistor and one capacitor, and stores data in the capacitor. However, due to the characteristics of the capacitor element, the capacitor charge representing the stored data decreases with time. Thus, DRAMs require refresh operations that periodically recharge data in memory cells.

리프레쉬 동작은 다음과 같은 일련의 과정을 통하여 수행된다. 일정 시간마다 순차적으로 행번지를 바꿔가면서 메모리 셀의 워드라인이 선택된다. 그리고 이 워드라인에 대응하는 캐패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 캐패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여 저장된 데이터가 손상없이 보존된다.The refresh operation is performed through a series of processes as follows. The word line of the memory cell is selected while sequentially changing the row address at predetermined time intervals. The charge stored in the capacitor corresponding to this word line is amplified by the sense amplifying means and stored in the capacitor again. Through this series of refresh processes, the stored data is preserved intact.

이전에는 리프레쉬에 필요한 명령어 및 어드레스 등을 외부에 입력하는 방식으로 리프레쉬를 진행하였으나, 근래에 들어서는 제어의 간편화, 칩의 고속화등을 이유로 내부에서 리프레쉬에 필요한 명령어 및 어드레스 등을 생성하여 리프레쉬를 진행하고 있다.Previously, refreshing was performed by inputting the necessary commands and addresses to the outside. However, in recent years, refreshing is performed by generating the necessary instructions and addresses for refreshing internally due to the ease of control and the speed of the chip. have.

내부적으로 리프레쉬 어드레스를 생성하는 리프레쉬를 진행하는 방법으로는 오토 리프레쉬와 셀프 리프레쉬 등이 있다.There are two methods for performing a refresh to generate a refresh address internally, such as auto refresh and self refresh.

오토 리프레쉬는 외부로부터 리프레쉬 어드레스를 받는 대신 메모리 장치 칩에 내장된 리프레쉬 어드레스 카운터가 로우 어드레스를 발생시켜 리프레쉬를 수행하는 방식으로, 일명 CBR(CAS-Before_RAS) 리프레쉬라고 한다. 이는 /RAS 신호보다 /CAS 신호가 먼저 발생할 때, 외부에서 입력되는 어드레스를 무시하고 내부에서 발생된 어드레스를 이용하여 리프레쉬를 진행하는 방법이다.Auto refresh is called CBR (CAS-Before_RAS) refresh because the refresh address counter embedded in the memory device chip generates a row address to perform the refresh, instead of receiving the refresh address from the outside. When / CAS signal occurs before / RAS signal, this method ignores externally input address and refreshes using internally generated address.

도 1은 종래 기술에 의한 메모리 장치의 리프레쉬에 관련된 블럭 구성도이다.1 is a block diagram illustrating a refresh of a memory device according to the prior art.

도 1을 참조하여 살펴보면, 외부로부터 입력되는 신호로부터 명령어(command)를 발생시키는 명령어 디코더(10)와 명령어 디코더(10)에서 생성되는 오토리프레쉬신호(AREFP)에 응답하여 로우 어드레스 시작 신호(address)를 생성하는 로우 제어부(20)와 로우 제어부(20)에서 출력되는 로우 어드레스 시작 신호(address)를 인가받아 어드레스 카운터를 하나씩 순차적으로 증가시켜 출력하는 카운터(30) 및 카운터(30)에서 출력되는 로우 카운터 어드레스 신호(RCNT)를 인가받아 오토 리프레쉬 동작을 수행하는 다수의 메모리 셀 어레이를 포함하는 뱅크부(40)를 포함한다.Referring to FIG. 1, a row address start signal is generated in response to an instruction decoder 10 generating a command from a signal input from an external source and an auto refresh signal AREFP generated by the instruction decoder 10. A row output from the counter 30 and the counter 30 that receive the row address start signal (address) output from the row control unit 20 and the row control unit 20 that generate the sequential increment and output the address counter one by one The bank unit 40 may include a plurality of memory cell arrays configured to receive a counter address signal RCNT to perform an auto refresh operation.

도 2는 도 1의 동작시 문제점을 나타내기 위한 신호들의 파형도이다.FIG. 2 is a waveform diagram of signals for showing a problem in the operation of FIG. 1.

도 1 및 도 2를 참조하면, 외부 신호들(ras, cas, we, cs)이 명령 디코더(10)에 인가되어 오토 리프레쉬 신호(AREFP)가 출력되면 로우 제어부(20)에 인가되어 로우 어드레스 시작 신호(address)가 생성되어 출력된다. 로우 어드레스 시작 신호(address)는 카운터(30)에 인가되게 되는데 반도체 메모리 소자의 고속화에 따라 사용되는 신호들의 펄스 폭이 점차 좁아지는 즉, 높은 주파수 영역 대의 신호들을 사용하게 되는 반면, 로우 제어부(20)와 카운터(30)를 연결하는 금속 배선의 길이는 줄어들지 않아 노이즈가 발생할 수 있는 가능성이 점차 커지게 된다. 이로 인하여 로우 제어부(20)에서 출력된 로우 어드레스 시작 신호(address)가 스큐(skew) 현상에 의해 왜곡되어 도 2와 같이 셋업/홀드 타임을 갖지 못하는 신호로 변하게 되어 오동작을 발생시킬 수 있다.1 and 2, when external signals ras, cas, we, cs are applied to the command decoder 10 and the auto refresh signal AREFP is output, the row signals 20 are applied to the row control unit 20 to start a row address. A signal is generated and output. The row address start signal (address) is applied to the counter 30. The pulse width of the signals used according to the acceleration of the semiconductor memory device is gradually narrowed, that is, the signals of the high frequency band are used, while the row controller 20 ) And the length of the metal wire connecting the counter 30 is not reduced, so that the possibility of noise is gradually increased. As a result, the row address start signal output from the row controller 20 may be distorted by a skew phenomenon and may be changed into a signal having no setup / hold time as shown in FIG. 2, thereby causing a malfunction.

따라서 본 발명은 반도체 메모리 소자의 리프레쉬 회로에서 외부 신호를 인가 받아 생성한 리프레쉬 신호의 펄스폭을 인위적으로 늘려줌으로써, 후속에 인가되는 로우 제어부와 카운터 등과 같은 회로 블럭에서 신호의 스큐에 의해 셋업 및 홀드 타임을 갖지 못해 발생하는 오동작을 방지하는 반도체 메모리 소자의 리프레쉬 회로를 제공하는 데 있다.Accordingly, the present invention artificially increases the pulse width of a refresh signal generated by receiving an external signal from a refresh circuit of a semiconductor memory device, thereby setting up and holding by skewing a signal in a circuit block such as a row controller and a counter applied subsequently. The present invention provides a refresh circuit for a semiconductor memory device which prevents malfunction caused by not having time.

본 발명에 따른 반도체 메모리 소자의 오토 리프레쉬 회로는 제 1 오토 리프 레쉬 명령 신호를 생성하는 명령 디코더와, 상기 제 1 오토 리프레쉬 명령 신호의 펄스폭을 늘린 제 2 오토 리프레쉬 명령 신호를 출력하는 펄스 제어부와, 상기 제 2 오토 리프레쉬 명령 신호를 인가받아 로우 어드레스 시작 신호를 생성하는 로우 제어부, 및 상기 로우 어드레스 시작 신호에 응답하여 로우 어드레스 카운터 신호를 출력하는 카운터를 포함한다.An auto refresh circuit of a semiconductor memory device according to the present invention includes a command decoder for generating a first auto refresh command signal, a pulse controller for outputting a second auto refresh command signal having an increased pulse width of the first auto refresh command signal; And a row controller configured to receive the second auto refresh command signal to generate a row address start signal, and to output a row address counter signal in response to the row address start signal.

상기 제 2 오토 리프레쉬 명령 신호의 펄스 폭은 상기 리프레쉬 동작이 한번 진행되는 시간보다 짧다.The pulse width of the second auto refresh command signal is shorter than the time when the refresh operation is performed once.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3은 본 발명에 따른 반도체 메모리 소자의 리프레쉬 회로를 나타내는 구성도이다.3 is a configuration diagram illustrating a refresh circuit of a semiconductor memory device according to the present invention.

도 3을 참조하면, 본 발명에 따른 반도체 메모리 소자의 리프레쉬 회로는 외부 신호 즉, 로우 어드레스 스트로브 신호(ras)와 컬럼 어드레스 스트로브 신호(cas)와 라이트 인에이블 신호(we) 및 칩 선택 신호(cs)에 응답하여 오토 리프레쉬 명령(AREFP) 신호를 생성하는 명령 디코더(100)와 오토 리프레쉬 명령(AREFP) 신호에 응답하여 오토 리프레쉬 명령(AREFP) 신호의 펄스 폭을 늘려 새로운 오토 리프레쉬 명령(AREFP_CTRL) 신호를 생성하는 펄스 제어부(200)와 펄스 폭이 긴 오토 리 프레쉬 명령(AREFP_CTRL) 신호에 응답하여 로우 어드레스 시작 신호(address)를 생성하는 로우 제어부(300)와 로우 어드레스 시작 신호(address)를 인가받아 순차적으로 증가된 어드레스(RCNT)를 출력하는 카운터(400) 및 증가된 로우 어드레스 카운터(RCNT) 신호에 응답하여 해당하는 메모리 셀을 리프레쉬 하는 뱅크부(500)를 포함한다. Referring to FIG. 3, a refresh circuit of a semiconductor memory device according to the present invention may include an external signal, that is, a row address strobe signal ras, a column address strobe signal cas, a write enable signal we, and a chip select signal cs. A new auto refresh command (AREFP_CTRL) signal by increasing the pulse width of the auto refresh command (AREFP) signal in response to the command decoder 100 generating an auto refresh command (AREFP) signal in response to the auto refresh command (AREFP) signal. Receive a row control unit 300 and a row address start signal that generate a row address start signal in response to an auto refresh command (AREFP_CTRL) signal having a long pulse width. The corresponding memory cell is leafed in response to the counter 400 that sequentially outputs the incremented address RCNT and the incremental row address counter RCNT signal. It includes a bank section 500 sh.

도 4는 도 3의 펄스 제어부의 상세 회로도이다.4 is a detailed circuit diagram of the pulse controller of FIG. 3.

도 4를 참조하면, 펄스 제어부는 오토 리프레쉬 명령 신호(AREFP)를 반전시키고 지연시켜 출력하는 직렬 연결된 홀수를 갖는 다수 개의 인버터(IV1 내지 IV3) 및 오토 리프레쉬 명령 신호(AREFP)와 인버터(IV1 내지 IV3)의 출력 신호를 조합하여 펄스폭이 길어진 오토 리프레쉬 명령 신호(AREFP_CTRL)를 출력하는 논리소자(AD)를 포함한다.Referring to FIG. 4, the pulse controller may include a plurality of inverters IV1 through IV3 having an odd number of serially connected inverts, delays, and outputs the auto refresh command signal AREFP and the auto refresh command signals AREFP and the inverters IV1 through IV3. And a logic element AD for outputting the auto refresh command signal AREFP_CTRL having a longer pulse width by combining the output signals of the &quot;

도 5는 도 3의 동작을 설명하기 위한 신호들의 파형도이다.5 is a waveform diagram of signals for explaining the operation of FIG. 3.

도 3 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 소자의 리프레쉬 동작을 설명하면 다음과 같다.The refresh operation of the semiconductor memory device according to the present invention will be described with reference to FIGS. 3 to 5 as follows.

먼저 명령 디코더(100)는 외부의 신호 즉, 로우 어드레스 스트로브 신호(ras)와 컬럼 어드레스 스트로브 신호(cas)와 라이트 인에이블 신호(we) 및 칩 선택 신호(cs)에 응답하여 오토 리프레쉬 명령(AREFP) 신호를 생성한다. 일반적으로 동기식 디램(Synchronous DRAM)의 경우 로우 어드레스 스트로브 신호(ras)가 로우 레벨이고, 컬럼 어드레스 스트로브 신호(cas)가 로우 레벨이고, 라이트 인에이블 신호(we)가 하이 레벨일 때 리프레쉬가 진행된다. 오토 리프레쉬 명령(AREFP) 신호 는 펄스 제어부(200)에 출력된다.First, the command decoder 100 receives an auto refresh command AREFP in response to an external signal, that is, a row address strobe signal ras, a column address strobe signal cas, a write enable signal we, and a chip select signal cs. ) Generates a signal. In general, in the case of synchronous DRAM, the refresh is performed when the row address strobe signal ras is low, the column address strobe signal cas is low, and the write enable signal we is high. . The auto refresh command (AREFP) signal is output to the pulse controller 200.

펄스 제어부(200)는 오토 리프레쉬 명령(AREFP) 신호를 인가받아 펄스 폭이 길어진 새로운 오토 리프레쉬 명령(AREFP_CTRL) 신호가 생성한다. 이를 좀더 자세히 설명하면, 오토 리프레쉬 명령(AREFP) 신호는 논리 소자(AD)의 정입력단과 직렬 연결된 인버터(IV1 내지 IV3)에 각각 입력된다. 인버터(IV1 내지 IV3)에 입력된 오토 리프레쉬 명령(AREFP) 신호는 반전되고 인버터의 수에 비례하는 지연 시간을 갖고 출력된다. 논리 소자(AD)는 오토 리프레쉬 명령(AREFP) 신호와 반전된 오토 리프레쉬 명령(AREFP) 신호를 조합하여 펄스 폭이 길어진 새로운 오토 리프레쉬 명령(AREFP_CTRL) 신호를 생성하게 된다. 직렬 연결된 인버터의 개수를 조절하여 펄스 폭을 조절할 수 있다. 펄스 폭은 리프레쉬 동작이 한번 진행되는 시간보다 짧도록 제어하는 것이 바람직하다. The pulse controller 200 receives an auto refresh command (AREFP) signal and generates a new auto refresh command (AREFP_CTRL) signal having a longer pulse width. In more detail, the auto refresh command signal AREFP is input to the inverters IV1 to IV3 connected in series with the positive input terminal of the logic element AD. The auto refresh command AREFP signals input to the inverters IV1 to IV3 are inverted and output with a delay time proportional to the number of inverters. The logic element AD combines the auto refresh command AREFP signal and the inverted auto refresh command AREFP signal to generate a new auto refresh command AREFP_CTRL signal having a longer pulse width. The pulse width can be adjusted by adjusting the number of inverters connected in series. It is preferable to control the pulse width to be shorter than the time when the refresh operation is performed once.

펄스 폭이 길어진 새로운 오토 리프레쉬 명령(AREFP_CTRL) 신호는 로우 제어부(300)에 인가되어 로우 어드레스 시작 신호(address)를 생성한다. 이때 오토 리프레쉬 명령(AREFP_CTRL) 신호는 펄스 폭이 길기 때문에 회로 동작 중의 지연시간 등에 의한 스큐가 발생하여도 신호의 셋업/홀드 타임이 보장된다.A new auto refresh command (AREFP_CTRL) signal having a longer pulse width is applied to the row controller 300 to generate a row address start signal. In this case, since the auto refresh command (AREFP_CTRL) signal has a long pulse width, the setup / hold time of the signal is guaranteed even if skew occurs due to a delay time during a circuit operation.

로우 어드레스 시작 신호(address)는 카운터(400)에 인가되어 순차적으로 증가된 로우 어드레스 카운터 신호(RCNT)를 출력한다. 이때 로우 제어부(300)와 카운터(400)를 연결하는 금속 배선에 의한 노이즈에 의한 스큐 현상도 펄스 폭이 길어진 로우 어드레스 시작 신호(address)에 의해 셋업/홀드 타임이 보장된다.The row address start signal (address) is applied to the counter 400 to output the row address counter signal RCNT sequentially increased. At this time, the skew phenomenon caused by the noise of the metal wires connecting the row controller 300 and the counter 400 is also guaranteed by the row address start signal (address) having a long pulse width.

로우 어드레스 카운터 신호(RCNT)는 뱅크부(500)에 출력되어 각 어드레스에 해당하는 워드라인을 활성화시켜 리프레쉬 동작을 수행한다. 이때 로우 어드레스는 순차적으로 하나의 어드레스씩 순차적으로 선택되어 지고, 뱅크부의 컬럼 어드레스는 전체적으로 선택되어 활성화된다. 도시 되지 않았지만 뱅크부는 순차적으로 증가된 로우 어드레스 신호(RCNT)를 디코딩하는 로우 디코더를 포함하고 있다. The row address counter signal RCNT is output to the bank unit 500 to activate a word line corresponding to each address to perform a refresh operation. At this time, the row addresses are sequentially selected by one address, and the column addresses of the bank unit are selected and activated as a whole. Although not shown, the bank unit includes a row decoder that sequentially decodes the row address signal RCNT.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 따르면, 외부 신호를 인가받아 생성한 리프레쉬 신호의 펄스폭을 펄스 제어부에 의해 인위적으로 늘려줌으로써, 후속에 인가되는 로우 제어부와 카운터 등과 같은 회로 블럭에서 신호의 스큐에 의해 셋업 및 홀드 타임을 갖지 못해 발생하는 오동작을 방지하여 점차 고속화되어지는 반도체 메모리 소자의 동작에서 안정적인 리프레쉬 동작을 수행할 수 있다.According to the present invention, the pulse width of the refresh signal generated by receiving an external signal is artificially increased by the pulse controller, thereby setting up and holding time by skewing the signal in a circuit block such as a row controller and a counter that is subsequently applied. It is possible to prevent a malfunction caused by the failure of the semiconductor device and to perform a stable refresh operation in an operation of a semiconductor memory device which is gradually speeded up.

Claims (5)

제 1 오토 리프레쉬 명령 신호를 생성하는 명령 디코더;A command decoder for generating a first auto refresh command signal; 상기 제 1 오토 리프레쉬 명령 신호의 펄스폭을 늘린 제 2 오토 리프레쉬 명령 신호를 출력하는 펄스 제어부; A pulse controller configured to output a second auto refresh command signal in which the pulse width of the first auto refresh command signal is increased; 상기 제 2 오토 리프레쉬 명령 신호를 인가받아 로우 어드레스 시작 신호를 생성하는 로우 제어부; 및A row controller configured to receive a second auto refresh command signal and generate a row address start signal; And 상기 로우 어드레스 시작 신호에 응답하여 로우 어드레스 카운터 신호를 출력하는 카운터를 포함하는 반도체 메모리 소자의 리프레쉬 회로. And a counter for outputting a row address counter signal in response to the row address start signal. 제 1 항에 있어서,The method of claim 1, 상기 제 1 오토 리프레쉬 명령 신호는 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 칩 선택 신호에 응답하여 발생되는 반도체 메모리 소자의 리프레쉬 회로. And the first auto refresh command signal is generated in response to a row address strobe signal, a column address strobe signal, a write enable signal, and a chip select signal. 제 1 항에 있어서,The method of claim 1, 상기 펄스 제어부는 상기 제 1 오토 리프레쉬 명령 신호를 지연시키고 반전시켜 출력하는 홀수 개의 직렬 연결된 인버터; 및The pulse controller may include an odd number of serially connected inverters that delay, invert, and output the first auto refresh command signal; And 상기 제 1 오토 리프레쉬 명령 신호와 상기 인버터의 출력 신호를 조합하여 상기 제 2 오토 리프레쉬 명령 신호를 생성하는 논리부를 포함하는 반도체 메모리 소자의 리프레쉬 회로.And a logic unit configured to combine the first auto refresh command signal and an output signal of the inverter to generate the second auto refresh command signal. 제 1 항에 있어서,The method of claim 1, 상기 카운터는 상기 로우 어드레스 시작 신호를 인가받아 어드레스를 하나씩 증가시켜 순차적으로 출력하여 뱅크부의 모든 워드라인을 순차적 선택하는 반도체 메모리 소자의 리프레쉬 회로.And the counter receives the row address start signal, increments addresses one by one, and sequentially outputs all of the word lines of the bank unit. 제 1 항에 있어서,The method of claim 1, 상기 제 2 오토 리프레쉬 명령 신호의 펄스 폭은 상기 리프레쉬 동작이 한번 진행되는 시간보다 짧은 반도체 메모리 소자의 리프레쉬 회로.And a pulse width of the second auto refresh command signal is shorter than a time when the refresh operation is performed once.
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