KR20070064898A - Method of fabricating metal fuse of semiconductor device - Google Patents

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KR20070064898A
KR20070064898A KR1020050125489A KR20050125489A KR20070064898A KR 20070064898 A KR20070064898 A KR 20070064898A KR 1020050125489 A KR1020050125489 A KR 1020050125489A KR 20050125489 A KR20050125489 A KR 20050125489A KR 20070064898 A KR20070064898 A KR 20070064898A
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Abstract

A method for forming a metal fuse in a semiconductor device is provided to avoid the decrease of a fail repair yield in repairing a defective cell by forming a metal fuse having a flat upper surface and a predetermined height. After a barrier metal layer is formed, a metal layer for a fuse is formed on a semiconductor substrate such that the metal layer is made of aluminum. A capping layer is formed on the metal layer for the fuse. The capping layer and the metal layer for the fuse are patterned to form a fuse pattern. The front surface of the semiconductor substrate including the fuse pattern is covered with an insulation layer. A part of the insulation layer is etched by a first etch process. The residual part of the insulation layer is etched by a second etch process to open the fuse pattern wherein the second etch process has selectivity with respect to the insulation layer as compared with the capping layer.

Description

반도체 장치의 금속 퓨즈 형성 방법{Method of Fabricating Metal Fuse of Semiconductor Device}Method of Fabricating Metal Fuse of Semiconductor Device

도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 금속 퓨즈 형성 방법을 설명하기 위한 단면도들;1A to 1C are cross-sectional views illustrating a method of forming a metal fuse of a semiconductor device according to the prior art;

도 2는 종래기술에 따라 형성된 반도체 장치의 금속 퓨즈를 주사 전자 현미경으로 획득한 이미지;2 is an image obtained by a scanning electron microscope of a metal fuse of a semiconductor device formed according to the prior art;

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 금속 퓨즈 형성 방법을 설명하기 위한 단면도들;3A to 3D are cross-sectional views illustrating a method of forming a metal fuse in a semiconductor device according to an embodiment of the present invention;

도 4는 본 발명의 실시예에 따라 형성된 반도체 장치의 금속 퓨즈를 주사 전자 현미경으로 획득한 이미지.4 is an image obtained by a scanning electron microscope the metal fuse of the semiconductor device formed in accordance with an embodiment of the present invention.

본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 반도체 장치의 금속 퓨즈 형성 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a method for forming a metal fuse of the semiconductor device.

반도체 제조 공정은 크게 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분되는데, 이를 설명하면 다음과 같다.The semiconductor manufacturing process is largely divided into fabrication, electrical die sorting, assembly, and test.

즉, 처음 웨이퍼(wafer)가 투입되어 확산, 사진, 식각, 박막 공정 등을 여러차례 반복하여 진행되면서 전기 회로를 구성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 웨이퍼 상태의 반제품이 만들어지는 모든 과정을 가공이라 한다. 이러한 가공 공정의 마지막 단계인 보호층의 사진 식각 공정이 완료되면 전기적 다이 분류 공정을 진행하게 되는데, 전기적 다이 분류란 웨이퍼를 구성하고 있는 각 칩(chip)의 전기적 특성 검사를 통하여 양ㆍ불량을 선별하는 것이다.In other words, the wafer is first introduced, and the process of diffusion, photography, etching, and thin film processes is repeated several times, and the entire circuit is manufactured by forming an electric circuit to produce a semi-finished product in the state of the wafer which operates completely in the wafer state. This is called. When the photolithography process of the protective layer, which is the last step of the processing process, is completed, an electrical die sorting process is performed. The electrical die sorting process screens the defects and defects by inspecting the electrical characteristics of each chip constituting the wafer. It is.

전기적 다이 분류 공정은 웨이퍼 내의 칩을 검사하여 양ㆍ불량을 선별하고 그 데이터(data)를 발생시키는 프리-레이저 검사(pre-laser test), 프리 레이저 검사에서 발생한 데이터를 기준으로 하여 레이저 빔(beam)으로 수리 가능한 칩을 수리하는 레이저 수리 공정(laser repair process), 웨이퍼 내의 수리된 다이를 선택하여 검증하는 포스트-레이저 검사(post-laser test) 및 웨이퍼의 이면을 다이아몬드 휠(diamond wheel)을 이용하여 연마하는 이면 연마(back-grinding) 공정으로 구성된다.The electrical die sorting process uses a pre-laser test to inspect the chips in the wafer to sort out the defects and generate data, and the laser beam based on the data generated from the pre-laser test. Laser repair process that repairs repairable chips, post-laser tests that select and verify repaired dies in the wafer, and diamond wheels on the back of the wafer. And back-grinding process.

여기서, 레이저 수리 공정은 불량 셀(cell)에 연결된 퓨즈(fuse)를 레이저 빔으로 절단(cutting)하고 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정으로서, 퓨즈는 메모리 셀 내의 각 비트에서 불량(fail)이 발생했을 때 불량 셀을 끊고 추가로 만들어 놓은 리던던시 셀을 구동시키기 위해 사용되는 것이다.Here, the laser repair process is a process of cutting a fuse connected to a defective cell with a laser beam and replacing it with a redundancy cell embedded in the chip, wherein the fuse is replaced at each bit in the memory cell. When a failure occurs, it is used to shut down the defective cell and drive the additional redundancy cell.

도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 금속 퓨즈 형성 방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a metal fuse of a semiconductor device according to the prior art.

도 1a를 참조하면, 하부 배선층(미도시)이 형성되어 있는 반도체 기판(10) 상에 퓨즈용 금속층 및 캐핑막(capping layer)을 순차적으로 형성한다. 캐핑막 및 퓨즈용 금속층을 패터닝(patterning)하여 금속 퓨즈(14) 및 캐핑막 패턴(16)으로 이루어지는 퓨즈 패턴(17)을 형성한다. 퓨즈 패턴(17)을 포함하는 반도체 기판(10)의 전면을 덮는 절연층(18)을 형성한다.Referring to FIG. 1A, a fuse metal layer and a capping layer are sequentially formed on a semiconductor substrate 10 on which a lower wiring layer (not shown) is formed. The capping film and the fuse metal layer are patterned to form a fuse pattern 17 including the metal fuse 14 and the capping film pattern 16. An insulating layer 18 covering the entire surface of the semiconductor substrate 10 including the fuse pattern 17 is formed.

캐핑막은 질화 티타늄막(TiN) 또는 티타늄막(Ti) 및 질화 티타늄막이 순차적으로 적층된 이중막으로 형성된다. 절연층(18)은 패시베이션 실리콘 질화막(passivation SiN)을 포함하는 산화막(oxide) 계열로 이루어진 다중막으로 형성된다. 금속 퓨즈(14)의 하부에는 배리어 금속층 패턴(12)이 구비된다.The capping film is formed as a double film in which a titanium nitride film (TiN) or a titanium film (Ti) and a titanium nitride film are sequentially stacked. The insulating layer 18 is formed of a multilayer formed of an oxide series including a passivation SiN. The barrier metal layer pattern 12 is provided under the metal fuse 14.

도 1b를 참조하면, 퓨즈 패턴(17)이 외부로 개방되게 하기 위하여, 패시베이션 실리콘 질화막을 포함하는 산화막 계열의 절연층(18)이 제거된다. 절연층(18)을 제거하기 위한 식각 공정은 삼불화 메탄(CHF3), 메탄(CH4) 및 아르곤(Ar)을 포함하는 식각 가스를 사용한다.Referring to FIG. 1B, in order to open the fuse pattern 17 to the outside, an oxide-based insulating layer 18 including a passivation silicon nitride film is removed. An etching process for removing the insulating layer 18 uses an etching gas including methane trifluoride (CHF 3 ), methane (CH 4 ), and argon (Ar).

이러한 식각 가스를 사용하는 식각 공정은 캐핑막 패턴(16)의 상부 물질로 사용되는 질화 티타늄에 대한 식각 선택비가 낮다. 이에 따라, 절연층(18)을 제거하기 위한 식각 공정에서 캐핑막 패턴(16)도 부분적으로 식각됨으로써, 캐핑막 패턴(16)의 상부면 형상이 다소 뾰족하게 형성된다.An etching process using such an etching gas has a low etching selectivity with respect to titanium nitride used as the upper material of the capping layer pattern 16. Accordingly, the capping layer pattern 16 is also partially etched in the etching process for removing the insulating layer 18, so that the top surface of the capping layer pattern 16 is slightly sharpened.

도 1c를 참조하면, 금속 퓨즈(14)가 완전히 외부로 개방되게 하기 위하여, 캐핑막 패턴(16)은 추가적으로 제거되어야 한다. 캐핑막 패턴(16)이 제거되는 식각 공정에서 캐핑막 패턴(16)의 상부면 형상으로 인하여 금속 퓨즈(114)도 일부분 식각되는 현상이 발생하게 된다. 이와 같이, 금속 퓨즈(14)를 외부로 개방하기 위한 공정에서 캐핑막 패턴(16)의 평탄치 않는 상부면 형상으로 인해 금속 퓨즈(14)의 상부면이 평탄치 않은 형상을 가지게 된다.Referring to FIG. 1C, the capping layer pattern 16 must be additionally removed in order for the metal fuse 14 to be completely open to the outside. In the etching process in which the capping layer pattern 16 is removed, the metal fuse 114 may be partially etched due to the shape of the upper surface of the capping layer pattern 16. As such, in the process of opening the metal fuse 14 to the outside, the top surface of the metal fuse 14 may have an uneven shape due to the uneven top shape of the capping layer pattern 16.

도 2는 종래기술에 따라 형성된 반도체 장치의 금속 퓨즈를 주사 전자 현미경(SEM : Scanning Electron Microscope)으로 획득한 단면도 이미지이다.FIG. 2 is a cross-sectional image obtained by scanning electron microscope (SEM) of a metal fuse of a semiconductor device formed according to the prior art.

도 2를 참조하면, 종래기술에 따라 형성된 반도체 장치의 금속 퓨즈는 상부의 가장자리를 따라 컵(cup) 모양의 형상이 형성될 수 있다. 이에 따라, 금속 퓨즈의 높이 산포가 증가한다. 또한, 반도체 장치의 금속 퓨즈는 상부면이 평탄치 않은 형상을 가지게 된다. 이에 따라, 불량 셀을 수리하기 위한 레이저를 사용하여 금속 퓨즈를 절단하는 공정에서 레이저 빔의 난반사에 의해 금속 퓨즈가 끊기지 않는 경우가 발생하게 된다.Referring to FIG. 2, a metal fuse of a semiconductor device formed according to the related art may have a cup shape along an upper edge thereof. As a result, the height spread of the metal fuse increases. In addition, the metal fuse of the semiconductor device has an uneven top shape. Accordingly, in the process of cutting the metal fuse using a laser for repairing a defective cell, the metal fuse is not blown by the diffuse reflection of the laser beam.

상기한 방법으로 형성된 반도체 장치의 금속 퓨즈는 절연층을 식각하는 공정에서 캐핑막과의 선택성이 낮기 때문에 캐핑막이 부분적으로 식각됨과 동시에 캐핑막의 상부면 형상도 다소 뾰족한 형태를 띠게 된다. 이에 따라, 후속의 금속 퓨즈를 외부로 개방하기 위해 캐핑막을 제거하는 공정에서 캐핑막의 평탄치 않은 상부면 형상으로 인해 금속 퓨즈도 부분적으로 일부분 식각됨과 동시에 금속 퓨즈 상부면 형상도 뾰족하게 형성된다. 이러한 금속 퓨즈의 상부면이 평탄치 않은 형상을 가짐으로써, 불량 셀을 수리하는 공정에서 복구 수율(Far yield)이 저하되는 문제 점이 있다.Since the metal fuse of the semiconductor device formed by the above method has low selectivity with the capping film in the process of etching the insulating layer, the capping film is partially etched and the top surface of the capping film also has a slightly sharp shape. Accordingly, in the process of removing the capping film to open the subsequent metal fuse to the outside, the metal fuse is partially etched at the same time due to the uneven top shape of the capping film, and the top shape of the metal fuse is sharply formed. Since the upper surface of the metal fuse has an uneven shape, there is a problem in that a recovery yield is reduced in a process of repairing a defective cell.

본 발명이 이루고자 하는 기술적 과제는 불량 셀을 수리하는 공정에서 복구 수율이 저하되는 것을 방지할 수 있는 반도체 장치의 금속 퓨즈 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a metal fuse in a semiconductor device, which can prevent a recovery yield from being degraded in a process of repairing a defective cell.

상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 장치의 금속 퓨즈 형성 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 퓨즈용 금속층 및 캐핑막을 순차적으로 형성한 후, 캐핑막 및 퓨즈용 금속층을 패터닝하여 퓨즈 패턴을 형성한다. 퓨즈 패턴을 포함하는 반도체 기판의 전면을 덮는 절연층을 형성한 후, 제 1 식각 공정으로 절연층의 일부분을 식각한다. 캐핑막과 선택비를 가지는 제 2 식각 공정으로 절연층의 잔여분을 식각하여 퓨즈 패턴을 개방함으로써, 반도체 장치의 금속 퓨즈가 형성될 수 있다.In order to achieve the above technical problem, the present invention provides a method for forming a metal fuse of a semiconductor device. According to this method, first, a fuse metal layer and a capping film are sequentially formed on a semiconductor substrate, and then the capping film and the fuse metal layer are patterned to form a fuse pattern. After forming an insulating layer covering the entire surface of the semiconductor substrate including the fuse pattern, a portion of the insulating layer is etched by the first etching process. The metal fuse of the semiconductor device may be formed by etching the remaining portion of the insulating layer to open the fuse pattern in the second etching process having the capping layer and the selectivity.

퓨즈용 금속층을 형성하기 전에 배리어 금속층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a barrier metal layer before forming the fuse metal layer.

퓨즈용 금속층은 알루미늄으로 형성될 수 있다. 캐핑막은 질화 티타늄막의 단일막 또는 티타늄막 및 질화 티타늄막이 순차적으로 적층된 이중막으로 형성될 수 있다. 절연층은 패시베이션 실리콘 질화막을 포함하는 산화막 계열로 이루어진 다중막으로 형성될 수 있다.The metal layer for the fuse may be formed of aluminum. The capping film may be formed as a single film of a titanium nitride film or a double film in which a titanium film and a titanium nitride film are sequentially stacked. The insulating layer may be formed of a multilayer formed of an oxide film series including a passivation silicon nitride film.

제 1 식각 공정은 식각 가스로 삼불화 메탄, 메탄 및 아르곤을 사용할 수 있 다. 제 2 식각 공정은 식각 가스로 육불화 부타디엔, 산소 및 아르곤을 사용할 수 있다.The first etching process may use methane trifluoride, methane and argon as etching gases. The second etching process may use hexafluorobutadiene, oxygen, and argon as an etching gas.

캐핑막을 제거하는 단계를 더 포함할 수 있다. 캐핑막을 제거하는 단계는 식각 가스로 삼불화 메탄, 염소 및 아르곤을 사용할 수 있다.The method may further include removing the capping layer. Removing the capping layer may use methane trifluoride, chlorine and argon as an etching gas.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층 및 막이 다른 층, 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층, 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층 및 막이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers, films, and regions are exaggerated for clarity. In addition, where it is mentioned that the layer and film are on another layer, film or substrate, it may be formed directly on the other layer, film or substrate or a third layer and film may be interposed therebetween.

도 3a 내지 3d는 본 발명의 실시예에 따른 반도체 장치의 금속 퓨즈 형성 방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of forming a metal fuse in a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 하부 배선층(미도시)이 형성되어 있는 반도체 기판(110) 상에 퓨즈용 금속층 및 캐핑막을 순차적으로 형성한다. 캐핑막 및 퓨즈용 금속층을 패터닝하여 금속 퓨즈(114) 및 캐핑막 패턴(116)으로 이루어지는 퓨즈 패턴(117)을 형성한다. 퓨즈 패턴(117)을 포함하는 반도체 기판(110)의 전면을 덮는 절연층(118)을 형성한다.Referring to FIG. 3A, a fuse metal layer and a capping layer are sequentially formed on a semiconductor substrate 110 on which a lower wiring layer (not shown) is formed. The capping film and the metal layer for the fuse are patterned to form a fuse pattern 117 including the metal fuse 114 and the capping film pattern 116. An insulating layer 118 covering the entire surface of the semiconductor substrate 110 including the fuse pattern 117 is formed.

퓨즈용 금속층은 알루미늄(Al)으로 형성될 수 있다. 종래의 퓨즈용 물질로 사용되었던 텅스텐(W)은 흡습성으로 인해 반도체 소자의 고집적화에 부응하는 신뢰성이 결여되어 다른 금속 물질로 대체되고 있다. 캐핑막은 질화 티타늄막의 단일막 또는 티타늄막 및 질화 티타늄막이 순차적으로 적층된 이중막으로 형성될 수 있다. 절연층(118)은 패시베이션 실리콘 질화막을 포함하는 산화막 계열로 이루어진 다중막으로 형성될 수 있으며, 그 두께는 20,000Å 정도일 수 있다.The metal layer for the fuse may be formed of aluminum (Al). Tungsten (W), which has been used as a conventional fuse material, is replaced by another metal material due to lack of reliability due to high integration of semiconductor devices due to hygroscopicity. The capping film may be formed as a single film of a titanium nitride film or a double film in which a titanium film and a titanium nitride film are sequentially stacked. The insulating layer 118 may be formed of a multilayer formed of an oxide film series including a passivation silicon nitride film, and may have a thickness of about 20,000 μs.

퓨즈용 금속층을 형성하기 전에 티타늄으로 이루어진 배리어 금속층을 먼저 형성할 수 있다. 이에 따라, 금속 퓨즈(114)의 하부에 배리어 금속층 패턴(112)이 구비될 수 있다.Before forming the fuse metal layer, a barrier metal layer made of titanium may be formed first. Accordingly, the barrier metal layer pattern 112 may be provided under the metal fuse 114.

도 3b를 참조하면, 퓨즈 패턴(117)이 외부로 개방될 수 있게 하기 위하여, 먼저 절연층(118)을 소정의 높이로 낮추기 위한 제 1 식각 공정이 수행된다. 제 1 식각 공정은 산화막에 대해 높은 식각성을 가지는 조건으로 수행될 수 있다. 제 1 식각 공정에서 패시베이션 실리콘 질화막을 포함하는 산화막 계열의 절연층(118)이 일부분 제거되면서 그 높이가 낮아질 수 있다. 제 1 식각 공정에 사용되는 식각 가스는 삼불화 메탄, 메탄 및 아르곤을 포함할 수 있다.Referring to FIG. 3B, in order to allow the fuse pattern 117 to be opened to the outside, a first etching process for first lowering the insulating layer 118 to a predetermined height is performed. The first etching process may be performed under conditions having high etching property on the oxide film. The height of the oxide layer-based insulating layer 118 including the passivation silicon nitride layer may be partially removed in the first etching process. The etching gas used in the first etching process may include methane trifluoride, methane and argon.

도 3c를 참조하면, 퓨즈 패턴(117)이 외부로 완전히 개방될 수 있게 하기 위하여, 소정의 높이로 낮추어진 잔존하는 절연층(118)을 완전히 제거하기 위한 제 2 식각 공정이 수행된다. 제 2 식각 공정은 캐핑막 패턴(116)으로 사용된 질화 티타늄에 비해 산화막 계열의 절연층(118)에 대하여 높은 식각 선택비를 가지는 조건으로 수행될 수 있다. 제 2 식각 공정에서 잔존하는 산화막 계열의 절연층(118)이 완전히 제거될 수 있다. 제 2 식각 공정에 사용되는 식각 가스는 육불화 부타디엔 (C4F6), 산소(O2) 및 아르곤을 포함할 수 있다.Referring to FIG. 3C, a second etching process is performed to completely remove the remaining insulating layer 118 lowered to a predetermined height so that the fuse pattern 117 can be completely opened to the outside. The second etching process may be performed under conditions having a higher etching selectivity with respect to the oxide-based insulating layer 118 than the titanium nitride used as the capping layer pattern 116. The oxide-based insulating layer 118 remaining in the second etching process may be completely removed. The etching gas used in the second etching process may include butadiene hexafluoride (C 4 F 6 ), oxygen (O 2 ), and argon.

도 3d를 참조하면, 제 2 식각 공정에서 연마 저지막으로 사용된 캐핑막 패턴(116)이 추가적으로 제거되면서 금속 퓨즈(114)는 외부로 개방될 수 있다. 이를 위하여, 금속 퓨즈(114) 상부의 캐핑막 패턴(116)이 제거된다. 캐핑막 패턴(116)의 제거는 금속 퓨즈(114)로 사용된 알루미늄에 비해 질화 티타늄막인 캐핑막 패턴(116)에 대하여 높은 식각 선택비를 가지는 조건으로 수행될 수 있다. 캐핑막 패턴(116)의 제거에 사용되는 식각 가스는 삼불화 메탄, 염소(Cl2) 및 아르곤을 포함할 수 있다.Referring to FIG. 3D, the metal fuse 114 may be opened to the outside while the capping layer pattern 116 used as the abrasive blocking layer in the second etching process is additionally removed. To this end, the capping layer pattern 116 on the metal fuse 114 is removed. Removal of the capping layer pattern 116 may be performed under conditions having a higher etching selectivity with respect to the capping layer pattern 116, which is a titanium nitride film, compared to aluminum used as the metal fuse 114. The etching gas used to remove the capping layer pattern 116 may include methane trifluoride, chlorine (Cl 2 ), and argon.

도 4는 본 발명의 실시예에 따라 형성된 반도체 장치의 금속 퓨즈를 주사 전자 현미경으로 획득한 단면도 이미지이다.4 is a cross-sectional image obtained by a scanning electron microscope of a metal fuse of a semiconductor device formed in accordance with an embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따라 형성된 반도체 장치의 금속 퓨즈는 상부의 가장자리를 따라 컵 모양이 없는 형상을 가진다. 이에 따라, 금속 퓨즈의 높이 산포가 개선될 수 있다. 또한, 반도체 장치의 금속 퓨즈는 상부면이 평탄한 형상을 가진다. 이에 따라, 불량 셀을 수리하기 위한 레이저에 의한 금속 퓨즈의 절단이 용이하게 됨으로써, 불량 셀을 수리하는 공정에서 복구 수율이 저하되는 것을 방지할 수 있다.Referring to FIG. 4, the metal fuse of the semiconductor device formed according to the embodiment of the present invention has a shape without a cup along the upper edge thereof. Accordingly, the height distribution of the metal fuse can be improved. In addition, the metal fuse of the semiconductor device has a flat top surface. As a result, the metal fuses can be easily cut by the laser for repairing the defective cells, thereby reducing the recovery yield in the process of repairing the defective cells.

상기한 본 발명의 실시예에 따른 방법으로 반도체 장치의 금속 퓨즈를 형성함으로써, 불량 셀을 수리하는 공정에서 복구 수율이 저하되는 것을 방지할 수 있다. 이에 따라, 반도체 장치의 제조 수율을 높일 수 있는 반도체 장치의 금속 퓨즈 형성 방법을 제공할 수 있다.By forming the metal fuse of the semiconductor device by the method according to the embodiment of the present invention described above, it is possible to prevent the recovery yield from being lowered in the process of repairing defective cells. Thereby, the metal fuse formation method of the semiconductor device which can raise the manufacturing yield of a semiconductor device can be provided.

상술한 것과 같이, 본 발명에 따르면 금속 퓨즈가 평탄한 상부면과 일정한 높이로 형성됨으로써, 불량 셀을 수리하는 공정에서 복구 수율이 저하되는 것을 방지하여 반도체 장치의 제조 수율을 높일 수 있는 반도체 장치의 금속 퓨즈 형성 방법을 제공할 수 있다.As described above, according to the present invention, the metal fuse is formed to have a flat top surface and a constant height, thereby preventing the recovery yield from being degraded in the process of repairing a defective cell, thereby increasing the manufacturing yield of the semiconductor device. It is possible to provide a method of forming a fuse.

Claims (9)

반도체 기판 상에 퓨즈용 금속층을 형성하는 단계;Forming a metal layer for a fuse on the semiconductor substrate; 상기 퓨즈용 금속층의 상부에 캐핑막을 형성하는 단계;Forming a capping layer on the fuse metal layer; 상기 캐핑막 및 상기 퓨즈용 금속층을 패터닝하여 퓨즈 패턴을 형성하는 단계;Patterning the capping layer and the metal layer for the fuse to form a fuse pattern; 상기 퓨즈 패턴을 포함하는 상기 반도체 기판의 전면을 덮는 절연층을 형성하는 단계;Forming an insulating layer covering an entire surface of the semiconductor substrate including the fuse pattern; 제 1 식각 공정으로 상기 절연층의 일부분을 식각하는 단계; 및Etching a portion of the insulating layer by a first etching process; And 제 2 식각 공정으로 상기 절연층의 잔여분을 식각하여 상기 퓨즈 패턴을 개방하는 단계를 포함하되, 상기 제 2 식각 공정은 상기 캐핑막에 비해 상기 절연층에 대하여 선택비를 가지는 조건으로 식각하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And etching the remaining portion of the insulating layer by a second etching process to open the fuse pattern, wherein the second etching process is etched under conditions having a selectivity with respect to the insulating layer relative to the capping layer. A metal fuse forming method of a semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 퓨즈용 금속층을 형성하기 전에 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And forming a barrier metal layer before forming the fuse metal layer. 제 1항에 있어서,The method of claim 1, 상기 퓨즈용 금속층은 알루미늄으로 형성되는 것을 특징으로 하는 반도체 장 치의 금속 퓨즈 형성 방법.The fuse metal layer is a metal fuse forming method of the semiconductor device, characterized in that formed of aluminum. 제 1항에 있어서,The method of claim 1, 상기 캐핑막은 질화 티타늄막의 단일막 또는 티타늄막 및 질화 티타늄막이 순차적으로 적층된 이중막으로 형성되는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And the capping film is formed of a single film of a titanium nitride film or a double film in which a titanium film and a titanium nitride film are sequentially stacked. 제 1항에 있어서,The method of claim 1, 상기 절연층은 패시베이션 실리콘 질화막을 포함하는 산화막 계열로 이루어진 다중막으로 형성되는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.The insulating layer is a metal fuse forming method of a semiconductor device, characterized in that formed of a multilayer formed of an oxide film series including a passivation silicon nitride film. 제 1항에 있어서,The method of claim 1, 상기 제 1 식각 공정은 식각 가스로 삼불화 메탄, 메탄 및 아르곤을 사용하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And the first etching process uses methane trifluoride, methane and argon as an etching gas. 제 1항에 있어서,The method of claim 1, 상기 제 2 식각 공정은 식각 가스로 육불화 부타디엔, 산소 및 아르곤을 사용하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And the second etching process uses butadiene hexafluoride, oxygen, and argon as an etching gas. 제 1항에 있어서,The method of claim 1, 상기 캐핑막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.And removing the capping layer. 제 8항에 있어서,The method of claim 8, 상기 캐핑막을 제거하는 단계는 식각 가스로 삼불화 메탄, 염소 및 아르곤을 사용하는 것을 특징으로 하는 반도체 장치의 금속 퓨즈 형성 방법.The removing of the capping layer may include methane trifluoride, chlorine, and argon as an etching gas.
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