KR20070064834A - Method for forming flash memory - Google Patents

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Abstract

A method for manufacturing a flash memory is provided to improve an operation speed of program by increasing a contact area in a floating gate etching process using a selective etching process under a relatively high temperature condition of an ESC(ElectroStatic Chuck) compared to a conventional temperature condition. A trench(24) is formed on a semiconductor substrate(21). An isolation layer(26) is formed in the trench. At this time, the isolation layer is slightly protruded from the substrate. A floating gate conductive layer is formed along an upper surface of the resultant structure. The roughness of an etched cross-section of the floating gate conductive layer is increased by using a selective etching process. A dielectric film and a control gate conductive layer are sequentially formed on the floating gate conductive layer. The etching process on the floating gate conductive layer is performed in a temperature range of 40 to 60 °C of an ESC.

Description

플래쉬 메모리 제조 방법{METHOD FOR FORMING FLASH MEMORY}Flash memory manufacturing method {METHOD FOR FORMING FLASH MEMORY}

도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 단면도,1A to 1C are cross-sectional views illustrating a flash memory manufacturing method according to the prior art;

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 단면도. 2A through 2C are cross-sectional views illustrating a method of manufacturing a flash memory in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 터널 산화막21 semiconductor substrate 22 tunnel oxide film

23 : 플로팅 게이트용 제1폴리실리콘막 23: first polysilicon film for floating gate

24 : 트렌치 25 : 측벽 산화막24 trench 25 sidewall oxide film

26 : 소자분리막 26: device isolation film

27, 27a : 플로팅 게이트용 제2폴리실리콘막27, 27a: second polysilicon film for floating gate

28 : 홈 29 : 유전막28: groove 29: dielectric film

30 : 컨트롤 게이트용 폴리실리콘막30: polysilicon film for control gate

본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a flash memory manufacturing method.

기존 플래쉬 디바이스의 플로팅 게이트용 제1폴리실리콘막 식각 공정에서는 ONO(Oxide/Nitride/Oxide) 유전막의 캐패시터 용량을 증가시키기 위하여 플로팅 게이트용 제2폴리실리콘막 증착 후, 소자분리막의 선폭(Critical Demension; CD)을 크게 식각하여 ONO 유전막의 면적을 증가시키고 있다. In the etching process of the first polysilicon film for the floating gate of the conventional flash device, after the deposition of the second polysilicon film for the floating gate in order to increase the capacitance of the ONO (Oxide / Nitride / Oxide) dielectric film, a critical width of the device isolation film; CD) is greatly etched to increase the area of the ONO dielectric film.

도 1a 내지 도 1c는 종래 기술에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a flash memory manufacturing method according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 터널 산화막(12) 및 플로팅 게이트용 제1폴리실리콘막(13)을 증착한다. 이어서, 플로팅 게이트용 제1폴리실리콘막(13)의 소정 영역 상에 트렌치 마스크용 패드 질화막(도시하지 않음)을 증착하고, 패드 질화막을 사용하여 플로팅 게이트용 제1폴리실리콘막(13), 터널 산화막(12) 및 반도체 기판(11)을 차례로 식각하여 트렌치(14)를 형성한다.As shown in FIG. 1A, a tunnel oxide film 12 and a first polysilicon film 13 for floating gate are deposited on the semiconductor substrate 11. Subsequently, a trench mask pad nitride film (not shown) is deposited on a predetermined region of the first polysilicon film 13 for floating gate, and the first gate silicon film 13 for tunneling and the tunnel are used using the pad nitride film. The oxide layer 12 and the semiconductor substrate 11 are sequentially etched to form the trench 14.

이어서, 트렌치(14)에 대해 측벽 산화 공정(Wall Oxidation)을 진행하여 플로팅 게이트용 제1폴리실리콘막(13), 터널 산화막(12) 및 트렌치(14)의 측면 및 바텀부를 따라 측벽 산화막(15)을 형성한다.Subsequently, a sidewall oxidation process is performed on the trench 14 to form the floating gate first polysilicon film 13, the tunnel oxide film 12, and the sidewalls and bottom portions of the trench 14. ).

다음으로, 적어도 트렌치(14)를 매립하는 두께의 갭필 절연막을 증착하고, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하고, 갭필 절연막을 평탄화하여 소자분리막(16)을 형성한다. 이어서, 패드 질화막을 제거하여 소자분리막(16)의 상부층을 노출시킨다.Next, at least a gap fill insulating film having a thickness filling the trench 14 is deposited, chemical mechanical polishing (CMP) is performed, and the gap fill insulating film is planarized to form the device isolation film 16. Next, the pad nitride film is removed to expose the upper layer of the device isolation film 16.

다음으로, 소자분리막(16)을 포함하는 전면에 플로팅 게이트용 제2폴리실리콘막(17)을 증착한다.Next, a second polysilicon layer 17 for floating gate is deposited on the entire surface including the device isolation layer 16.

도 1b에 도시된 바와 같이, 플로팅 게이트용 제2폴리실리콘막(17)을 선택적으로 식각하여 홈(18)을 형성한다. As shown in FIG. 1B, the second polysilicon layer 17 for floating gate is selectively etched to form the groove 18.

도 1c에 도시된 바와 같이, 홈(18)이 형성된 플로팅 게이트용 제2폴리실리콘막(17a)의 전체 구조 상에 유전막(19)을 형성하고, 유전막(19) 상에 컨트롤 게이트용 폴리실리콘막(20)을 형성하고, 식각 공정을 진행하여 플래쉬 메모리 소자의 게이트를 형성한다.As shown in FIG. 1C, the dielectric film 19 is formed on the entire structure of the second polysilicon film 17a for the floating gate having the grooves 18 formed thereon, and the polysilicon film for the control gate on the dielectric film 19. 20 is formed and an etching process is performed to form a gate of the flash memory device.

그러나, 상술한 바와 같이, 플래쉬 메모리 소자의 게이트는 프로그램 및 소거 동작시 컨트롤 게이트에 인가되는 전압을 낮추기 위해서 셀의 캐패시터 커플링비(Coupling Ratio)를 높여야한다. 여기서, 커플링비는 컨트롤 게이트와 플로팅 게이트 간에 작용하는 캐패시턴스와 플로팅 게이트와 반도체 기판 간에 작용하는 캐패시턴스의 비를 의미한다. 커플링비를 증가시키기 위해서는 컨트롤 게이트와 플로팅 게이트 간의 접촉 면적을 증가시켜야 하는데 플로팅 게이트의 표면이 평탄하기 때문에 커플링비를 증가시키는데 한계가 있다.However, as described above, the gate of the flash memory device must increase the capacitor coupling ratio of the cell in order to lower the voltage applied to the control gate during the program and erase operations. Here, the coupling ratio refers to the ratio of the capacitance between the control gate and the floating gate and the capacitance between the floating gate and the semiconductor substrate. In order to increase the coupling ratio, the contact area between the control gate and the floating gate needs to be increased. However, since the surface of the floating gate is flat, there is a limit to increasing the coupling ratio.

또한, 플래쉬 메모리 소자 제조는 20℃의 온도 분위기를 갖는 정전기척(Electro Ststic Chuck; ESC)에서 진행하는데, 이를 통한 컨트롤 게이트 캐패시터 용량을 증가시키는 것은 한계가 있다.In addition, the manufacture of flash memory devices is carried out in an electrostatic chuck (ESC) having a temperature atmosphere of 20 ° C., which increases the control gate capacitor capacity.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플래쉬 메모리의 프로그램 동작 시간을 개선하는데 적합한 플래쉬 메모리 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a flash memory manufacturing method suitable for improving the program operating time of the flash memory.

상기 목적을 달성하기 위한 특징적인 본 발명의 플래쉬 메모리 제조 방법은 반도체 기판의 소정 영역에 트렌치를 형성하는 단계, 상기 트렌치 내에 상기 반도체 기판의 상부보다 돌출된 소자분리막을 형성하는 단계, 상기 소자분리막을 포함하는 전면에 플로팅 게이트용 전도막을 형성하는 단계, 상기 플로팅 게이트용 전도막을 선택적으로 식각하되, 상기 플로팅 게이트용 전도막의 식각 단면의 거칠기를 증가시키는 단계, 및상기 플로팅 게이트용 전도막 상에 유전막 및 컨트롤 게이트용 전도막을 차례로 형성하는 단계를 포함한다.The flash memory manufacturing method of the present invention for achieving the above object comprises the steps of forming a trench in a predetermined region of the semiconductor substrate, forming a device isolation film protruding from the upper portion of the semiconductor substrate in the trench, the device isolation film Forming a conductive film for the floating gate on the entire surface including, selectively etching the floating gate conductive film, increasing the roughness of the etching cross-section of the conductive film for the floating gate, and a dielectric film on the conductive film for the floating gate And sequentially forming a conductive film for the control gate.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 제조 방법을 도시한 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a flash memory according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 터널 산화막(22) 및 플로팅 게이트용 제1폴리실리콘막(23)을 증착한다. 이어서, 플로팅 게이트용 제1폴리실리콘막(23)의 소정 영역 상에 트렌치 마스크용 패드 질화막(도시하지 않음)을 증착하고, 패드 질화막을 사용하여 플로팅 게이트용 제1폴리실리콘막(23), 터널 산화막(22) 및 반도체 기판(21)을 차례로 식각하여 트렌치(24)를 형성한다.As shown in FIG. 2A, a tunnel oxide film 22 and a first polysilicon film 23 for floating gate are deposited on the semiconductor substrate 21. Subsequently, a trench mask pad nitride film (not shown) is deposited on a predetermined region of the first polysilicon film 23 for floating gate, and the first polysilicon film 23 and the tunnel for floating gate are formed using the pad nitride film. The oxide film 22 and the semiconductor substrate 21 are sequentially etched to form the trench 24.

이어서, 트렌치(24)에 대해 측벽 산화 공정(Wall Oxidation)을 진행하여 플로팅 게이트용 제1폴리실리콘막(23), 터널 산화막(22) 및 트렌치(24)의 측면 및 바텀부를 따라 측벽 산화막(25)을 형성한다.Next, a sidewall oxidation process is performed on the trench 24 to form the floating gate first polysilicon film 23, the tunnel oxide film 22, and the sidewalls and bottom portions of the trench 24. ).

다음으로, 적어도 트렌치(24)를 매립하는 두께의 갭필 절연막을 증착하고, 화학적·기계적 연마(CMP)를 실시하고, 갭필 절연막을 평탄화하여 소자분리막(26)을 형성한다. 이어서, 패드 질화막을 제거하여 소자분리막(26)의 상부를 노출시킨다.Next, a gap fill insulating film having a thickness at least filling the trench 24 is deposited, chemical mechanical polishing (CMP) is performed, and the device isolation film 26 is formed by planarizing the gap fill insulating film. Next, the pad nitride film is removed to expose the upper portion of the device isolation layer 26.

다음으로, 소자분리막(26)을 포함하는 전면에 플로팅 게이트용 제2폴리실리콘막(27)을 증착한다.Next, a second polysilicon film 27 for floating gate is deposited on the entire surface including the device isolation layer 26.

도 2b에 도시된 바와 같이, 플로팅 게이트용 제2폴리실리콘막(27)을 선택적으로 식각하여 홈(28)을 형성한다. As shown in FIG. 2B, the second polysilicon layer 27 for the floating gate is selectively etched to form the grooves 28.

한편, 플로팅 게이트용 제2폴리실리콘막(27)을 식각할 때, ESC의 온도를 증가시켜, 에쳐(Etcher)의 반응성을 높혀, 식각 비율(Etch Rate)를 증가시킨다. 이 때, 플로팅 게이트용 제2폴리실리콘막(27a)의 식각 단면의 거칠기(Roughness)가 증 가하게 되고, 따라서 표면적이 증가하는 효과가 있다. On the other hand, when etching the floating gate second polysilicon film 27, the temperature of the ESC is increased to increase the responsiveness of the etcher, thereby increasing the etching rate. At this time, the roughness of the etching cross section of the second polysilicon film 27a for floating gate increases, and thus, the surface area is increased.

플로팅 게이트용 제2폴리실리콘막(27a)의 표면적의 증가는, 후속 ONO 유전막 면적의 증가로 이어지며, 이는 컨트롤 게이트의 캐패시터 용량을 증가시키는 역할을 한다. 최종적으로 커플링비가 증가하게 된다. Increasing the surface area of the second polysilicon film 27a for the floating gate leads to an increase in the area of the subsequent ONO dielectric film, which serves to increase the capacitor capacity of the control gate. Finally, the coupling ratio is increased.

도 2c에 도시된 바와 같이, 플로팅 게이트용 제2폴리실리콘막(27a) 상에 ONO 구조의 유전막(29)을 증착하고, 유전막(29) 상에 컨트롤 게이트용 폴리실리콘막(30)을 증착하고, 식각 공정을 진행하여 플래쉬 메모리 소자의 게이트를 형성한다.As shown in FIG. 2C, a dielectric film 29 having an ONO structure is deposited on the second polysilicon film 27a for the floating gate, and a polysilicon film 30 for the control gate is deposited on the dielectric film 29. The etching process is performed to form a gate of the flash memory device.

상술한 바와 같이, 플로팅 게이트용 제2폴리실리콘막 식각시 ESC의 온도 범위를 40∼60℃로 조절하여 진행하면, 플로팅 게이트용 제2폴리실리콘막 식각 단면의 표면적이 증가한다. As described above, when the temperature range of the ESC is adjusted to 40 to 60 ° C. during the etching of the second polysilicon film for floating gate, the surface area of the second polysilicon film etching cross section for the floating gate increases.

따라서, 후속 공정에서 증착하는 ONO 유전막의 표면적도 증가하고, 컨트롤 게이트의 캐패시턴스 용량도 커지므로 커플링비(Coupling Ratio)가 증가한다. 이로써, 프로그램 동작 속도가 향상된다.Therefore, the surface area of the ONO dielectric film deposited in the subsequent process also increases, and the capacitance of the control gate also increases, thereby increasing the coupling ratio. This improves the program operation speed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 ESC 온도 분위기를 종래 온도 분위기(20℃)보다 높은 40∼60℃ 로 진행하여 플로팅 게이트 식각시 접촉 면적을 증가시킴으로써, ONO 유전막의 증착 면적을 증가시켜 컨트롤 게이트의 면적을 증가시켜, 프로그램의 동작 속도를 개선할 수 있다.According to the present invention, the ESC temperature atmosphere is increased to 40 to 60 ° C. higher than the conventional temperature atmosphere (20 ° C.) to increase the contact area during floating gate etching, thereby increasing the area of the control gate by increasing the deposition area of the ONO dielectric film. This can improve the speed of the program.

또한, 본 발명은 공정 스텝의 추가 없이 컨트롤 게이트의 면적을 증가시킬수 있다.In addition, the present invention can increase the area of the control gate without adding process steps.

또한, 컨트롤 게이트의 면적 증가에 따라 커플링비가 증가함으로써, 프로그램 동작 속도를 개선할 뿐만 아니라 셀 문턱 전압도 감소시킬 수 있다.In addition, as the coupling ratio increases as the area of the control gate increases, not only the program operating speed may be improved but also the cell threshold voltage may be reduced.

Claims (4)

반도체 기판의 소정 영역에 트렌치를 형성하는 단계;Forming a trench in a predetermined region of the semiconductor substrate; 상기 트렌치 내에 상기 반도체 기판의 상부보다 돌출된 소자분리막을 형성하는 단계;Forming a device isolation layer protruding from an upper portion of the semiconductor substrate in the trench; 상기 소자분리막을 포함하는 전면에 플로팅 게이트용 전도막을 형성하는 단계; Forming a conductive film for a floating gate on the entire surface including the device isolation film; 상기 플로팅 게이트용 전도막을 선택적으로 식각하되, 상기 플로팅 게이트용 전도막의 식각 단면의 거칠기를 증가시키는 단계; 및Selectively etching the conductive film for the floating gate, and increasing roughness of an etched end surface of the conductive film for the floating gate; And 상기 플로팅 게이트용 전도막 상에 유전막 및 컨트롤 게이트용 전도막을 차례로 형성하는 단계Sequentially forming a dielectric film and a control gate conductive film on the floating gate conductive film 를 포함하는 플래쉬 메모리 제조 방법.Flash memory manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 플로팅 게이트용 전도막 식각은,The conductive film etching for the floating gate, 정전기척(ESC)의 온도 범위가 40∼60℃를 갖는 플래쉬 메모리 제조 방법.A flash memory manufacturing method, wherein the temperature range of the electrostatic chuck (ESC) is 40 to 60 ° C. 제1항에 있어서,The method of claim 1, 상기 소자분리막을 포함하는 전면에 플로팅 게이트용 전도막을 형성하는 단계는, Forming the conductive film for the floating gate on the front surface including the device isolation film, 상기 반도체 기판 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the semiconductor substrate; 상기 터널 산화막 상에 플로팅 게이트용 제1전도막을 형성하는 단계;Forming a first conductive film for a floating gate on the tunnel oxide film; 상기 플로팅 게이트용 제1전도막의 소정 영역 상에 트렌치 마스크를 형성하는 단계;Forming a trench mask on a predetermined region of the first conductive film for the floating gate; 상기 트렌치 마스크를 사용하여 상기 플로팅 게이트용 제1전도막, 터널 산화막 및 반도체 기판을 차례로 식각하여 트렌치를 형성하는 단계;Forming a trench by sequentially etching the first conductive film for the floating gate, the tunnel oxide film, and the semiconductor substrate using the trench mask; 상기 트렌치를 매립하는 두께의 절연막을 형성하는 단계;Forming an insulating film having a thickness filling the trench; 화학적·기계적 연마를 실시하여 상기 트렌치 마스크가 노출되는 타켓으로 평탄화를 진행하는 단계; Performing chemical and mechanical polishing to planarize the target to which the trench mask is exposed; 상기 패드 질화막을 제거하여 상기 반도체 기판 보다 돌출된 구조를 갖는 상기 소자분리막을 형성하는 단계; 및Removing the pad nitride layer to form the device isolation layer having a structure protruding from the semiconductor substrate; And 상기 소자분리막을 포함하는 전면에 상기 플로팅 게이트용 제2전도막을 형성하는 단계Forming a second conductive film for the floating gate on the entire surface including the device isolation layer. 를 더 포함하는 플래쉬 메모리 제조 방법.Flash memory manufacturing method further comprising. 제1항에 있어서,The method of claim 1, 상기 플로팅 게이트용 전도막과 상기 컨트롤 게이트용 전도막은 도우프드 폴 리실리콘막으로 형성하는 플래쉬 메모리 제조 방법.And the floating gate conductive film and the control gate conductive film are formed of a doped polysilicon film.
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