KR20070063360A - Method of fabricating the semiconductor device having w-polycide gate with low resistance and recessed channel - Google Patents

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Abstract

A low resistive tungsten-polycide gate and a method for manufacturing a semiconductor device having a recess channel is provided to reduce the resistance of a word line by obtaining a thick tungsten silicide layer using an oxidation on a silicon-rich amorphous tungsten silicide layer. A trench for a recess channel is formed on an active region of a semiconductor substrate(200). A gate insulating layer(250) is formed on the resultant structure. A gate conductive layer is formed on the entire surface of the resultant structure to fill the trench. A silicon-rich amorphous metal silicide layer is formed on the gate conductive layer. An oxidation process is performed on the silicon-rich amorphous metal silicide layer, so that a predetermined structure composed of an amorphous metal silicide layer(262) and a silicon oxide layer is completed on the gate conductive layer. The amorphous metal silicide layer is exposed to the outside by removing the silicon oxide layer.

Description

낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having W-polycide gate with low resistance and recessed channel}Method for fabricating the semiconductor device having W-polycide gate with low resistance and recessed channel

도 1 내지 도 8은 종래의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 8 are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device having a tungsten-polyside gate and a recess channel.

도 9 내지 도 18은 본 발명에 따른 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.9 to 18 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a low resistance tungsten-polyside gate and a recess channel according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a low resistance tungsten-polyside gate and a recess channel.

현재 집적회로 반도체소자의 디자인 룰(design rule)이 70㎚ 이하 레벨로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스채널을 갖는 반도체소자에 대한 연구가 활발하게 이루어지고 있다. 또한 이와 함께 기존에 사용되었던 텅스텐-폴리사이드 게이트를 리세스채널을 갖는 반도체소자에 대해서도 계속적으로 적용하고자 하는 여러 가지 시도들이 이루어지고 있다.As the design rule of the integrated circuit semiconductor device is rapidly reduced to a level of 70 nm or less, the gate resistance of the cell transistor is greatly increased, and the channel length is also rapidly decreased. As a result, the planar transistor structure is limited in implementing the gate resistance and the threshold voltage, and thus, various methods for securing the channel length without increasing the design rule have recently been studied. In particular, it is a structure that extends the channel length more while maintaining a limited gate line width. A recess channel that recesses a semiconductor substrate and adopts the recess region as a gate structure further extends an effective channel length. Research on semiconductor devices having been actively conducted. In addition, various attempts have been made to continuously apply the tungsten-polyside gate, which has been used previously, to a semiconductor device having a recess channel.

도 1 내지 도 8은 종래의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 8 are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device having a tungsten-polyside gate and a recess channel.

먼저 도 1에 도시된 바와 같이, 반도체기판(100) 위에 트랜치 소자분리용 하드마스크막(110')을 형성한다. 이 하드마스크막(110')은 패드산화막(111') 및 패드질화막(112')이 순차적으로 적층되는 구조로 이루어진다. 다음에 도 2에 도시된 바와 같이, 통상의 패터닝 방법을 사용하여 반도체기판(100)의 소자분리영역 표면을 노출시키는 하드마스크막패턴(110)을 형성한다. 하드마스크막패턴(110)은 패드산화막패턴(111) 및 패드질화막패턴(112)이 순차적으로 적층되는 구조를 갖는다. 이어서 하드마스크막패턴(110)을 식각저지층으로 한 식각으로 반도체기판(100)의 노출부분을 일정 깊이로 식각하여, 활성영역(101)을 한정하는 소자분리용 트랜치(120)를 형성한다.First, as shown in FIG. 1, a hard mask layer 110 ′ for trench device isolation is formed on the semiconductor substrate 100. The hard mask film 110 'has a structure in which the pad oxide film 111' and the pad nitride film 112 'are sequentially stacked. Next, as shown in FIG. 2, the hard mask film pattern 110 exposing the surface of the device isolation region of the semiconductor substrate 100 is formed using a conventional patterning method. The hard mask film pattern 110 has a structure in which the pad oxide film pattern 111 and the pad nitride film pattern 112 are sequentially stacked. Subsequently, the exposed portion of the semiconductor substrate 100 is etched to a predetermined depth by etching the hard mask layer pattern 110 as an etch stop layer, thereby forming a device isolation trench 120 that defines the active region 101.

다음에 도 3에 도시된 바와 같이, 전면에 매립절연막을 증착한 후 평탄화를 수행하여 트랜치 소자분리막(122)을 형성한다. 그리고 하드마스크막패턴(도 2의 110)을 제거한다. 다음에 도 4에 도시된 바와 같이, 전면에 버퍼산화막(114)을 형성한 후 통상의 문턱전압조절 및 웰/채널 형성을 위한 불순물이온주입을 수행한다. 이후 버퍼산화막(114)을 제거한다. 다음에 도 5에 도시된 바와 같이, 반도체기판(100) 위에 산화막(131) 및 폴리실리콘막(132)으로 이루어진 하드마스크막(130)을 형성한다. 다음에 라인형태의 포토레지스트막패턴(미도시)을 이용한 하드마스크막(130)에 대한 패터닝을 수행하여 반도체기판(100)의 리세스영역을 노출시키는 하드마스크막패턴(미도시)을 형성한다. 그리고 이 하드마스크막패턴을 식각저지층으로 한 식각으로 반도체기판(100)을 일정 깊이 식각하여, 도 6에 도시된 바와 같이, 리세스채널을 위한 트랜치(140)를 형성한다. 그리고 하드마스크막패턴은 제거한다.Next, as shown in FIG. 3, a trench isolation layer 122 is formed by depositing a buried insulating film on the entire surface and then planarization. Then, the hard mask film pattern (110 of FIG. 2) is removed. Next, as shown in FIG. 4, after the buffer oxide film 114 is formed on the entire surface, impurity ion implantation for normal threshold voltage regulation and well / channel formation is performed. Thereafter, the buffer oxide film 114 is removed. Next, as shown in FIG. 5, a hard mask film 130 including an oxide film 131 and a polysilicon film 132 is formed on the semiconductor substrate 100. Next, the hard mask layer 130 is patterned using a line-shaped photoresist layer pattern (not shown) to form a hard mask layer pattern (not shown) that exposes the recess region of the semiconductor substrate 100. . The semiconductor substrate 100 is etched to a predetermined depth by etching the hard mask layer pattern as an etch stop layer, thereby forming the trench 140 for the recess channel, as shown in FIG. 6. Then, the hard mask film pattern is removed.

다음에 도 7에 도시된 바와 같이, 전면에 게이트산화막(150)을 형성하고, 이어서 리세스채널을 위한 트랜치(140)가 매립되도록 전면에 폴리실리콘막(161), 실리콘-리치(silicon-rich) 텅스텐실리사이드막(162) 및 게이트하드마스크막(163)을 순차적으로 적층한다. 다음에 도 8에 도시된 바와 같이, 통상의 게이트 패터닝방법을 사용하여 게이트하드마스크막(163), 실리콘-리치 텅스텐실리사이드막(162), 폴리실리콘막(161) 및 게이트산화막(150)을 패터닝하여 게이트스택(160)을 형성한다. 다음에 게이트 재산화(re-oxidation)공정을 수행하여 폴리실리콘막(161) 및 실리콘-리치 비정질 텅스텐실리사이드막(162)의 측벽에 측벽산화막(170)을 형성한다. 이 게이트 재산화공정은, 통상적으로 대략 800℃ 이상의 고온에서 진행되므로, 비정질 텅스텐실리사이드막(162) 및 폴리실리콘막(161)이 결정화되어 텅스텐-폴리사이드 게이트 구조가 형성된다.Next, as shown in FIG. 7, the gate oxide film 150 is formed on the front surface, and then the polysilicon film 161 and the silicon-rich are formed on the front surface to fill the trench 140 for the recess channel. ) The tungsten silicide film 162 and the gate hard mask film 163 are sequentially stacked. Next, as shown in FIG. 8, the gate hard mask layer 163, the silicon-rich tungsten silicide layer 162, the polysilicon layer 161, and the gate oxide layer 150 are patterned using a conventional gate patterning method. The gate stack 160 is formed. Next, a sidewall oxide layer 170 is formed on sidewalls of the polysilicon layer 161 and the silicon-rich amorphous tungsten silicide layer 162 by performing a gate re-oxidation process. Since the gate reoxidation process is usually performed at a high temperature of approximately 800 ° C. or more, the amorphous tungsten silicide film 162 and the polysilicon film 161 are crystallized to form a tungsten-polyside gate structure.

이와 같은 종래의 제조방법에 있어서, 실리콘-리치 텅스텐실리사이드막(162) 증착공정은 WF6 및 사일렌(silane; SiH4) 가스를 소스가스로 한 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 수행한다. 실리콘-리치 텅스텐실리사이드막 대신에 텅스텐-리치 텅스텐실리사이드막으로 형성할 수도 있는데, 이 경우에는 워드라인 저항감소를 유도할 수 있다. 구체적으로 챔버 내로 유입되는 WF6 가스 유량을 증대시키게 되면 텅스텐-리치(W-rich) 텅스텐실리사이드막이 형성되는데, 이때 후속 열처리에 의해 최종 결정화된 텅스텐실리사이드막 두께는 최초 증착된 비정질 텅스텐실리사이드막 두께에 비하여 상대적으로 크게 나타난다. 그 이유는, 결정화를 통해 결정화된 텅스텐실리사이드막을 형성하는 과정에서 비정질 텅스텐실리사이드막 내에 존재하는 잉여 텅스텐(Excess W)원자들이 하부에 존재하는 폴리실리콘과 반응하여 추가적인 텅스텐실리사이드막을 생성시키기 때문이다. 따라서 이 경우 게이트스택 내에 포함되는 텅스텐실리사이드막의 면적증가를 통한 워드라인 저항감소를 유도할 수 있다. 그러나 다량의 WF6 가스의 사용으로 인하여 비정질 텅스텐실리사이드막 내에 플로린(F) 성분의 함량이 증가되고, 이에 따라 게이트절연막의 전기적 두께가 증가하고, GOI(Gate Oxide Integrity) 특성저하 등의 문제점을 유발하여 실제 적용할 수 없는 실정이다.In such a conventional manufacturing method, the silicon-rich tungsten silicide film 162 deposition process uses a chemical vapor deposition (CVD) method using WF 6 and silane (SiH 4 ) gas as a source gas. To use. Instead of the silicon-rich tungsten silicide film, it may be formed of a tungsten-rich tungsten silicide film. In this case, the word line resistance may be reduced. Specifically, increasing the flow rate of WF 6 gas into the chamber results in the formation of a tungsten-rich tungsten silicide film. It is relatively large in comparison. The reason is that in the process of forming the tungsten silicide film crystallized through crystallization, excess tungsten (Excess W) atoms present in the amorphous tungsten silicide film react with the polysilicon present in the lower portion to generate an additional tungsten silicide film. Therefore, in this case, the word line resistance may be reduced by increasing the area of the tungsten silicide layer included in the gate stack. However, the use of a large amount of WF 6 gas increases the content of the Florin (F) in the amorphous tungsten silicide film, thereby increasing the electrical thickness of the gate insulating film, causing problems such as GOI (Gate Oxide Integrity) degradation It is not practical to apply.

따라서 현재는 앞서 언급한 바와 같이, 비정질 텅스텐실리사이드막을 CVD방법으로 증착하는데 있어서, 사일렌 가스의 유량을 상대적으로 크게 함으로써 실리 콘-리치 비정질 텅스텐실리사이드막(170)을 증착하고 있는 것이다. 그러나 이 방법은, 텅스텐-리치 텅스텐실리사이드막을 증착하는 경우와는 반대로, 잉여 실리콘 원자들이 폴리실리콘막(160) 위에 추가적인 실리콘층을 형성함으로써 최종 결정화된 텅스텐실리사이드막의 두께가 최초 증착된 비정질 텅스텐실리사이드막의 두께보다 상대적으로 감소되며, 이는 워드라인의 저항을 증가시키는 또 하나의 원인으로 작용하고 있다. 실리콘-리치 텅스텐실리사이드막 증착시 두께를 두껍게 할 수도 있지만, 이는 게이트 패터닝공정, 층간절연막 갭필(gap fill)공정, 랜딩플러그컨택 자기정렬컨택공정과 같은 후속공정에서의 마진(margin)을 현격하게 감소시키기 때문에 70㎚ 이하의 소자에 대해서는 실질적으로 적용할 수 없다.Therefore, as mentioned above, in the deposition of the amorphous tungsten silicide film by the CVD method, the silicon-rich amorphous tungsten silicide film 170 is deposited by relatively increasing the flow rate of the xylene gas. However, in contrast to the case of depositing a tungsten-rich tungsten silicide film, the excess silicon atoms form an additional silicon layer on the polysilicon film 160 to form an amorphous tungsten silicide film in which the thickness of the final crystallized tungsten silicide film was first deposited. It is relatively smaller than the thickness, which is another cause of increasing the resistance of the word line. The thickness of the silicon-rich tungsten silicide film may be increased, but this significantly reduces the margin in subsequent processes such as gate patterning, interlayer dielectric gap fill, and landing plug contact self-aligned contact processes. Therefore, it cannot be applied substantially to the element of 70 nm or less.

본 발명이 이루고자 하는 기술적 과제는, 텅스텐-폴리사이드 게이트 구조를 형성하기 위해 텅스텐실리사이드막을 실리콘-리치로 증착하면서 실리콘-리치 텅스텐실리사이드막을 결정화시키는 과정에서 워드라인 저항이 증가되지 않도록 하는 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a low-resistance tungsten that does not increase the word line resistance during crystallization of a silicon-rich tungsten silicide layer while depositing a tungsten silicide layer with a silicon-rich layer to form a tungsten-polyside gate structure. A method of manufacturing a semiconductor device having a polyside gate and a recess channel is provided.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 제조방법은, 반도체기판의 활성영역에 리세스채널을 위한 트랜치를 형성하는 단계; 상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 트랜치가 매립되도록 전면에 게이트도전막을 형성하는 단계; 상기 게이트도전막 위 에 실리콘-리치 비정질 금속실리사이드막을 형성하는 단계; 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정으로 상기 게이트도전막 위에 비정질 금속실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계; 상기 실리콘산화막을 제거하여 상기 비정질 금속실리사이드막을 노출시키는 단계; 상기 노출된 비정질 금속실리사이드막 위에 게이트 하드마스크막을 형성하는 단계; 상기 게이트절연막, 게이트도전막, 비정질 금속실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및 상기 비정질 금속실리사이드막을 결정화된 금속실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a trench for a recess channel in the active region of the semiconductor substrate; Forming a gate insulating film on the semiconductor substrate having the trench; Forming a gate conductive film on a front surface of the trench to fill the trench; Forming a silicon-rich amorphous metal silicide layer on the gate conductive layer; Forming a structure in which an amorphous metal silicide layer and a silicon oxide layer are sequentially disposed on the gate conductive layer by an oxidation process of the silicon-rich amorphous metal silicide layer; Removing the silicon oxide film to expose the amorphous metal silicide film; Forming a gate hard mask layer on the exposed amorphous metal silicide layer; Forming a gate stack by patterning the gate insulating layer, the gate conductive layer, the amorphous metal silicide layer, and the gate hard mask layer; And crystallizing the amorphous metal silicide film into a crystallized metal silicide film.

상기 리세스채널을 위한 트랜치는 1000-1500Å의 깊이를 갖도록 할 수 있다.The trench for the recess channel may have a depth of 1000-1500 Å.

상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 실리콘-리치 금속실리사이드막은 1200-1500Å 두께의 실리콘-리치 텅스텐실리사이드막으로 형성할 수 있다.The gate conductive layer may be formed of a polysilicon layer, and the silicon-rich metal silicide layer may be formed of a silicon-rich tungsten silicide layer having a thickness of 1200-1500 Å.

상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 저온 플라즈마 산화방법을 사용하여 수행할 수 있다.Oxidation of the silicon-rich amorphous metal silicide layer may be performed using a low temperature plasma oxidation method.

상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 상기 실리콘-리치 비정질 금속실리사이드막에 대한 결정화가 억제되는 온도에서 수행하는 것이 바람직하다.The oxidation process of the silicon-rich amorphous metal silicide film using the plasma oxidation method is preferably performed at a temperature at which crystallization of the silicon-rich amorphous metal silicide film is suppressed.

이 경우, 상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 400-500℃의 온도에서 수행할 수 있다.In this case, the oxidation process for the silicon-rich amorphous metal silicide film using the plasma oxidation method may be performed at a temperature of 400-500 ℃.

상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은, 혼합비가 200:2:1인 Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행할 수 있다.The oxidation process of the silicon-rich amorphous metal silicide film using the plasma oxidation method is performed using a gas of Ar / H 2 / O 2 having a mixing ratio of 200: 2: 1, at a pressure of 50-200 mTorr and a pressure of 1-5 kW. Can be performed under power conditions.

상기 실리콘산화막은 200-400Å 두께로 형성할 수 있다.The silicon oxide film may be formed to a thickness of 200-400Å.

상기 실리콘산화막을 제거하는 단계는 습식식각방법을 사용하여 수행할 수 있다.Removing the silicon oxide film may be performed using a wet etching method.

상기 결정화를 수행하는 단계는, 게이트 재산화 공정을 통해 수행할 수 있다.The crystallization may be performed through a gate reoxidation process.

이 경우, 상기 게이트 재산화 공정은 800℃ 이상의 온도에서 수행할 수 있다.In this case, the gate reoxidation process may be performed at a temperature of 800 ° C. or higher.

상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법은, 반도체기판 위에 게이트절연막, 폴리실리콘막 및 실리콘-리치 비정질 텅스텐실리사이드막을 순차적으로 형성하는 단계; 상기 실리콘-리치 비정질 텅스텐실리사이드막에 대한 산화공정으로 실리콘 성분을 산화시켜 상기 폴리실리콘막 위에 비정질 텅스텐실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계; 상기 실리콘산화막을 제거하여 상기 비정질 텅스텐실리사이드막 표면을 노출시키는 단계; 상기 노출된 비정질 텅스텐실리사이드막 위에 게이트 하드마스크막을 형성하는 단계; 상기 게이트절연막, 폴리실리콘막, 비정질 텅스텐실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성 하는 단계; 및 상기 비정질 텅스텐실리사이드막을 결정화된 텅스텐실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to another embodiment of the present invention, the step of sequentially forming a gate insulating film, a polysilicon film and a silicon-rich amorphous tungsten silicide film on the semiconductor substrate; Oxidizing a silicon component in an oxidation process of the silicon-rich amorphous tungsten silicide film to form a structure in which an amorphous tungsten silicide film and a silicon oxide film are sequentially disposed on the polysilicon film; Removing the silicon oxide layer to expose the surface of the amorphous tungsten silicide layer; Forming a gate hard mask layer on the exposed amorphous tungsten silicide layer; Forming a gate stack by patterning the gate insulating film, the polysilicon film, the amorphous tungsten silicide film, and the gate hard mask film; And crystallizing the amorphous tungsten silicide film into a crystallized tungsten silicide film.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 9 내지 도 18은 본 발명에 따른 낮은 저항의 텅스텐-폴리사이드 게이트 및 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.9 to 18 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a low resistance tungsten-polyside gate and a recess channel according to the present invention.

먼저 도 9를 참조하면, 반도체기판(200) 위에 패드산화막(211') 및 패드질화막(212')을 순차적으로 적층하여 소자분리용 트랜치를 형성하기 위한 하드마스크막(210')을 형성한다. 패드산화막(211')은 대략 50-150Å의 두께로 형성한다. 그리고 패드질화막(212')은 대략 500-1000Å의 두께로 형성한다.First, referring to FIG. 9, the pad oxide layer 211 ′ and the pad nitride layer 212 ′ may be sequentially stacked on the semiconductor substrate 200 to form a hard mask layer 210 ′ for forming a device isolation trench. The pad oxide film 211 ′ is formed to have a thickness of approximately 50-150 GPa. The pad nitride film 212 'is formed to a thickness of approximately 500-1000 mm3.

다음에 도 10을 참조하면, 통상의 패터닝 방법을 사용하여 반도체기판(200)의 소자분리영역을 노출시키는 하드마스크막패턴(210)을 형성한다. 하드마스크막패턴(210)은 패드산화막패턴(211) 및 패드질화막패턴(212)이 순차적으로 적층되는 구조로 이루어진다. 이어서 하드마스크막패턴(210)을 식각저지층으로 한 식각으로 반도체기판(200)의 노출부분을 일정 깊이로 식각하여, 활성영역(201)을 한정하는 소자분리용 트랜치(220)를 형성한다. 트랜치(220)의 깊이는 대략 2000-3000Å이 되도록 한다.Next, referring to FIG. 10, the hard mask film pattern 210 exposing the device isolation region of the semiconductor substrate 200 is formed using a conventional patterning method. The hard mask film pattern 210 has a structure in which the pad oxide film pattern 211 and the pad nitride film pattern 212 are sequentially stacked. Subsequently, an exposed portion of the semiconductor substrate 200 is etched to a predetermined depth by etching the hard mask layer pattern 210 as an etch stop layer, thereby forming a device isolation trench 220 defining an active region 201. The depth of trench 220 is approximately 2000-3000 microns.

다음에 도 11을 참조하면, 트랜치(220) 내부가 매립되도록 전면에 매립절연막을 증착한 후 평탄화, 예컨대 화학적기계적평탄화(CMP)를 수행하여 트랜치 소자분리막(222)을 형성한다. 평탄화는 하드마스크막패턴(도 11의 210) 표면이 노출되도록 수행한다. 경우에 따라서, 매립절연막을 형성하기 전에, 트랜치(220)상에 측벽산화막, 라이너질화막 및 라이너산화막을 순차적으로 형성할 수 있다. 트랜치 소자분리막(220)을 형성한 후에는 하드마스크막패턴(도 11의 210)을 제거한다.Next, referring to FIG. 11, a trench isolation layer is deposited on the entire surface of the trench 220 to fill the trench 220, and then the trench isolation layer 222 is formed by planarization, for example, chemical mechanical planarization (CMP). The planarization is performed such that the surface of the hard mask film pattern 210 of FIG. 11 is exposed. In some cases, before forming the buried insulating film, the sidewall oxide film, the liner nitride film, and the liner oxide film may be sequentially formed on the trench 220. After the trench device isolation layer 220 is formed, the hard mask layer pattern 210 of FIG. 11 is removed.

다음에 도 12를 참조하면, 전면에 이온주입을 위한 버퍼산화막(214)을 형성한다. 그리고, 도면에서 화살표로 나타낸 바와 같이, 통상의 문턱전압조절을 위한 불순물이온주입과, 웰 및 채널 형성을 위한 불순물이온주입을 수행한다. 경우에 따라서 상기 불순물이온주입은 후속 단계에서 수행할 수도 있다. 불순물이온주입을 수행한 후에는 버퍼산화막(214)을 제거한다.Next, referring to FIG. 12, a buffer oxide film 214 for ion implantation is formed on the entire surface. As shown by the arrows in the figure, impurity ion implantation for normal threshold voltage regulation and impurity ion implantation for well and channel formation are performed. In some cases, the impurity ion implantation may be performed in a subsequent step. After the impurity ion implantation is performed, the buffer oxide film 214 is removed.

다음에 도 13을 참조하면, 반도체기판(200) 위에 산화막(231) 및 폴리실리콘막(232)으로 이루어진 하드마스크막(230)을 형성한다. 이 하드마스크막(230)은 리세스채널용 트랜치 형성을 위한 것이다. 경우에 따라서는 폴리실리콘막(232) 대신 다른 막을 사용할 수도 있다. 산화막(231)은 대략 50-100Å의 두께로 형성한다. 폴리실리콘막(232)은 대략 500-1000Å의 두께로 형성한다.Next, referring to FIG. 13, a hard mask film 230 including an oxide film 231 and a polysilicon film 232 is formed on the semiconductor substrate 200. This hard mask film 230 is for forming trenches for recess channels. In some cases, another film may be used instead of the polysilicon film 232. The oxide film 231 is formed to a thickness of approximately 50-100 kPa. The polysilicon film 232 is formed to a thickness of approximately 500-1000 GPa.

다음에 도 14를 참조하면, 라인형태의 포토레지스트막패턴(미도시)을 이용하여 반도체기판(200) 표면중에서 리세스채널용 트랜치가 형성될 표면을 노출시키는 하드마스크막패턴(미도시)을 형성한다. 그리고 이 하드마스크막패턴을 식각저지층으로 한 식각으로 반도체기판(200)을 일정 깊이 식각하여 리세스채널을 위한 트랜 치(240)를 형성한다. 그리고 하드마스크막패턴은 제거한다. 리세스채널을 위한 트랜치(240)는 대략 1000-1500Å의 깊이를 갖도록 한다.Next, referring to FIG. 14, a hard mask film pattern (not shown) exposing a surface on which a recess channel trench is to be formed on the surface of the semiconductor substrate 200 using a line-shaped photoresist pattern (not shown). Form. The semiconductor substrate 200 is etched to a predetermined depth by etching the hard mask layer pattern as an etch stop layer to form the trench 240 for the recess channel. Then, the hard mask film pattern is removed. The trench 240 for the recess channel has a depth of approximately 1000-1500 μs.

다음에 도 15를 참조하면, 리세스채널을 위한 트랜치(240)가 형성된 반도체기판(200) 표면에 게이트산화막(250)을 형성한다. 게이트산화막(250)은 대략 30-50Å의 두께로 형성한다. 다음에 리세스채널을 위한 트랜치(240)가 매립되도록 전면에 불순물이 도핑된 폴리실리콘막(261)을 형성한다. 다음에 폴리실리콘막(261) 위에 화학기상증착(CVD) 방법을 이용하여 실리콘-리치 비정질 텅스텐실리사이드막(262')을 형성한다. 구체적으로 WF6 가스 및 사일렌(Silane; SiH4) 가스를 소스가스로 사용한 화학기상증착을 수행하되, 사일렌 가스의 공급유량을 상대적으로 크게 하여 텅스텐(W) 성분보다는 실리콘(Si) 성분이 많은 실리콘-리치 비정질 텅스텐실리사이드막(262')을 형성한다. 실리콘-리치 비정질 텅스텐실리사이드막(262')의 두께는 기존의 실리콘-리치 비정질 텅스텐실리사이드막 두께보다 대략 100-200Å 더 큰 두께, 예컨대 대략 1200-1500Å의 두께가 되도록 한다.Next, referring to FIG. 15, a gate oxide layer 250 is formed on the surface of the semiconductor substrate 200 on which the trench 240 for the recess channel is formed. The gate oxide film 250 is formed to a thickness of approximately 30-50 kHz. Next, an impurity doped polysilicon film 261 is formed on the entire surface of the trench 240 to fill the trench 240. Next, a silicon-rich amorphous tungsten silicide film 262 'is formed on the polysilicon film 261 using chemical vapor deposition (CVD). Specifically, chemical vapor deposition is performed using WF 6 gas and Silane (SiH 4 ) gas as the source gas, but the silicon (Si) component is more than the tungsten (W) component by increasing the supply flow rate of the xylene gas relatively. Many silicon-rich amorphous tungsten silicide films 262 'are formed. The thickness of the silicon-rich amorphous tungsten silicide film 262 ′ is such that it is approximately 100-200 mm thicker than the conventional silicon-rich amorphous tungsten silicide film thickness, such as approximately 1200-1500 mm thick.

다음에 도 16을 참조하면, 실리콘-리치 비정질 텅스텐실리사이드막(도 15의 262')에 대한 산화공정을 수행한다. 이 산화공정은 저온 플라즈마 산화방법을 사용하여 수행한다. 이때 플라즈마 산화가 수행되는 온도는, 후속의 게이트 패터닝공정의 용이를 위해, 실리콘-리치 비정질 텅스텐실리사이드막(262')에 대한 결정화가 억제되는 온도, 예컨대 대략 400-500℃의 온도가 되도록 한다. 또한 플라즈마 산화방법을 이용한 실리콘-리치 비정질 텅스텐실리사이드막(262')에 대한 산화공정은, Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행한다. 이와 같은 저온 플라즈마 산화에 의해, 실리콘-리치 비정질 텅스텐실리사이드막(262')의 잉여 실리콘(excess Si)이 산화되며, 이 과정에서 실리콘-리치 비정질 텅스텐실리사이드막(262')은 실리콘과 텅스텐 함량이 비슷한 비정질 텅스텐실리사이드막(262)으로 되고, 이와 함께 비정질 텅스텐실리사이드막(262) 위에는 실리콘산화막(280)이 형성된다. 이 실리콘산화막(280)의 두께는 대략 200-400Å이 되도록 한다. 실리콘-리치 비정질 텅스텐실리사이드막(도 15의 262')이 비정질 텅스텐실리사이드막(262)으로 되는 과정에서, 잉여 실리콘이 산화되는 정도에 비례하여 그 두께가 감소하지만, 감소된 두께에 상응하는 두께만큼 실리콘-리치 비정질 텅스텐실리사이드막(262')을 더 두껍게 형성하였기 때문에, 비정질 텅스텐실리사이드막(262)의 두께를 원하는 두께가 되도록 할 수 있다.Next, referring to FIG. 16, an oxidation process is performed on a silicon-rich amorphous tungsten silicide film (262 ′ in FIG. 15). This oxidation process is carried out using a low temperature plasma oxidation method. In this case, the temperature at which the plasma oxidation is performed is such that the crystallization of the silicon-rich amorphous tungsten silicide film 262 'is suppressed, for example, a temperature of about 400-500 ° C., for ease of subsequent gate patterning process. In addition, the oxidation process of the silicon-rich amorphous tungsten silicide layer 262 'using the plasma oxidation method is performed at a pressure of 50-200 mTorr and a power of 1-5 kW using Ar / H 2 / O 2 gas. . By such low-temperature plasma oxidation, excess silicon of the silicon-rich amorphous tungsten silicide film 262 'is oxidized, and in this process, the silicon-rich amorphous tungsten silicide film 262' has a high content of silicon and tungsten. A similar amorphous tungsten silicide film 262 is formed, and a silicon oxide film 280 is formed on the amorphous tungsten silicide film 262. The thickness of the silicon oxide film 280 is approximately 200-400 GPa. In the process of forming the silicon-rich amorphous tungsten silicide film (262 'in FIG. 15) into the amorphous tungsten silicide film 262, the thickness decreases in proportion to the extent to which the excess silicon is oxidized, but by a thickness corresponding to the reduced thickness. Since the silicon-rich amorphous tungsten silicide film 262 'is formed thicker, the thickness of the amorphous tungsten silicide film 262 can be made desired.

다음에 도 17을 참조하면, 비정질 텅스텐실리사이드막(262) 상부의 실리콘산화막(280)을 제거한다. 실리콘산화막(280)의 제거는 습식식각방법을 사용하여 수행할 수 있다. 다음에 비정질 텅스텐실리사이드막(262) 위에 게이트 하드마스크막(263)을 형성한다. 이 게이트 하드마스크막(263)은 대략 2000-2500Å 두께의 질화막으로 형성할 수 있다.Next, referring to FIG. 17, the silicon oxide film 280 on the amorphous tungsten silicide film 262 is removed. Removal of the silicon oxide film 280 may be performed using a wet etching method. Next, a gate hard mask film 263 is formed over the amorphous tungsten silicide film 262. The gate hard mask film 263 may be formed of a nitride film having a thickness of approximately 2000-2500 Å.

다음에 도 18을 참조하면, 게이트 하드마스크막(263), 비정질 텅스텐실리사이드막(262), 폴리실리콘막(261) 및 게이트산화막(250)에 대한 통상의 게이트 패터닝을 수행하여 게이트스택(260)을 형성한다. 다음에 게이트 재산화(re-oxidation) 공정을 수행하여 폴리실리콘막(261) 및 비정질 텅스텐실리사이드막(262)의 측벽에 측벽산화막(270)을 형성한다. 이 게이트 재산화공정은, 통상적으로 대략 800℃ 이상의 고온에서 진행되므로, 비정질 텅스텐실리사이드막(262) 및 폴리실리콘막(261)이 결정화되어 텅스텐-폴리사이드 게이트 구조가 형성된다.Next, referring to FIG. 18, the gate stack 260 is performed by performing normal gate patterning on the gate hard mask layer 263, the amorphous tungsten silicide layer 262, the polysilicon layer 261, and the gate oxide layer 250. To form. Next, a sidewall oxide film 270 is formed on sidewalls of the polysilicon film 261 and the amorphous tungsten silicide film 262 by performing a gate re-oxidation process. Since this gate reoxidation process is usually performed at a high temperature of approximately 800 ° C. or more, the amorphous tungsten silicide film 262 and the polysilicon film 261 are crystallized to form a tungsten-polyside gate structure.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 따르면, 폴리실리콘막 위에 실리콘-리치 비정질 텅스텐실리사이드막을 형성하되, 기존의 두께보다 두껍게 형성한 후에, 산화공정을 통해 실리콘-리치 비정질 텅스텐실리사이드막의 잉여 실리콘을 산화시킴으로써, 기존보다 두꺼운 텅스텐실리사이드막을 형성할 수 있으며, 그 결과 워드라인의 저항을 보다 더 감소시킬 수 있다는 이점이 제공된다.As described above, according to the method of manufacturing a semiconductor device according to the present invention, a silicon-rich amorphous tungsten silicide film is formed on the polysilicon film, but formed thicker than the existing thickness, and then silicon-rich amorphous tungsten through an oxidation process. By oxidizing the excess silicon of the silicide film, it is possible to form a thicker tungsten silicide film than the conventional one, thereby providing the advantage that the resistance of the word line can be further reduced.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (12)

반도체기판의 활성영역에 리세스채널을 위한 트랜치를 형성하는 단계;Forming a trench for a recess channel in an active region of the semiconductor substrate; 상기 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate having the trench; 상기 트랜치가 매립되도록 전면에 게이트도전막을 형성하는 단계;Forming a gate conductive film on a front surface of the trench to fill the trench; 상기 게이트도전막 위에 실리콘-리치 비정질 금속실리사이드막을 형성하는 단계;Forming a silicon-rich amorphous metal silicide layer on the gate conductive layer; 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정으로 상기 게이트도전막 위에 비정질 금속실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계;Forming a structure in which an amorphous metal silicide layer and a silicon oxide layer are sequentially disposed on the gate conductive layer by an oxidation process of the silicon-rich amorphous metal silicide layer; 상기 실리콘산화막을 제거하여 상기 비정질 금속실리사이드막을 노출시키는 단계;Removing the silicon oxide film to expose the amorphous metal silicide film; 상기 노출된 비정질 금속실리사이드막 위에 게이트 하드마스크막을 형성하는 단계;Forming a gate hard mask layer on the exposed amorphous metal silicide layer; 상기 게이트절연막, 게이트도전막, 비정질 금속실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및Forming a gate stack by patterning the gate insulating layer, the gate conductive layer, the amorphous metal silicide layer, and the gate hard mask layer; And 상기 비정질 금속실리사이드막을 결정화된 금속실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.And crystallizing the amorphous metal silicide film into a crystallized metal silicide film. 제1항에 있어서,The method of claim 1, 상기 리세스채널을 위한 트랜치는 1000-1500Å의 깊이를 갖도록 하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.The trench for the recess channel is a manufacturing method of a semiconductor device having a recess channel, characterized in that to have a depth of 1000-1500Å. 제1항에 있어서,The method of claim 1, 상기 게이트도전막은 폴리실리콘막으로 형성하고, 상기 실리콘-리치 금속실리사이드막은 1200-1500Å 두께의 실리콘-리치 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.Wherein the gate conductive layer is formed of a polysilicon layer, and the silicon-rich metal silicide layer is formed of a silicon-rich tungsten silicide layer having a thickness of 1200-1500 Å. 제1항에 있어서,The method of claim 1, 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 저온 플라즈마 산화방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.And oxidizing the silicon-rich amorphous metal silicide layer using a low temperature plasma oxidation method. 제4항에 있어서,The method of claim 4, wherein 상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 상기 실리콘-리치 비정질 금속실리사이드막에 대한 결정화가 억제되는 온도에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.And oxidizing the silicon-rich amorphous metal silicide film using the plasma oxidation method at a temperature at which crystallization of the silicon-rich amorphous metal silicide film is suppressed. 제5항에 있어서,The method of claim 5, 상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은 400-500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.And a step of oxidizing the silicon-rich amorphous metal silicide layer using the plasma oxidation method at a temperature of 400-500 ° C. 제5항에 있어서,The method of claim 5, 상기 플라즈마 산화방법을 이용한 상기 실리콘-리치 비정질 금속실리사이드막에 대한 산화공정은, 혼합비가 200:2:1인 Ar/H2/O2의 가스를 사용하여 50-200mTorr의 압력 및 1-5kW의 파워 조건에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.The oxidation process of the silicon-rich amorphous metal silicide film using the plasma oxidation method is performed using a gas of Ar / H 2 / O 2 having a mixing ratio of 200: 2: 1, at a pressure of 50-200 mTorr and a pressure of 1-5 kW. A method of manufacturing a semiconductor device, characterized in that performed under power conditions. 제1항에 있어서,The method of claim 1, 상기 실리콘산화막은 200-400Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The silicon oxide film is a manufacturing method of a semiconductor device, characterized in that formed to a thickness of 200-400Å. 제1항에 있어서,The method of claim 1, 상기 실리콘산화막을 제거하는 단계는 습식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.Removing the silicon oxide film is a method of manufacturing a semiconductor device, characterized in that performed using a wet etching method. 제1항에 있어서,The method of claim 1, 상기 결정화를 수행하는 단계는, 게이트 재산화 공정을 통해 수행하는 것을 특징으로 하는 반도체소자의 제조방법.The step of performing the crystallization, manufacturing method of a semiconductor device, characterized in that performed through the gate reoxidation process. 제10항에 있어서,The method of claim 10, 상기 게이트 재산화 공정은 800℃ 이상의 온도에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.The gate reoxidation process is a method for manufacturing a semiconductor device, characterized in that performed at a temperature of 800 ℃ or more. 반도체기판 위에 게이트절연막, 폴리실리콘막 및 실리콘-리치 비정질 텅스텐실리사이드막을 순차적으로 형성하는 단계;Sequentially forming a gate insulating film, a polysilicon film, and a silicon-rich amorphous tungsten silicide film on the semiconductor substrate; 상기 실리콘-리치 비정질 텅스텐실리사이드막에 대한 산화공정으로 실리콘 성분을 산화시켜 상기 폴리실리콘막 위에 비정질 텅스텐실리사이드막 및 실리콘산화막이 순차적으로 배치되는 구조를 형성하는 단계;Oxidizing a silicon component in an oxidation process of the silicon-rich amorphous tungsten silicide film to form a structure in which an amorphous tungsten silicide film and a silicon oxide film are sequentially disposed on the polysilicon film; 상기 실리콘산화막을 제거하여 상기 비정질 텅스텐실리사이드막 표면을 노출시키는 단계;Removing the silicon oxide layer to expose the surface of the amorphous tungsten silicide layer; 상기 노출된 비정질 텅스텐실리사이드막 위에 게이트 하드마스크막을 형성하는 단계;Forming a gate hard mask layer on the exposed amorphous tungsten silicide layer; 상기 게이트절연막, 폴리실리콘막, 비정질 텅스텐실리사이드막 및 게이트 하드마스크막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계; 및Forming a gate stack by patterning the gate insulating film, the polysilicon film, the amorphous tungsten silicide film, and the gate hard mask film; And 상기 비정질 텅스텐실리사이드막을 결정화된 텅스텐실리사이드막으로 만드는 결정화를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.And crystallizing the amorphous tungsten silicide film into a crystallized tungsten silicide film.
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