KR20070062149A - Method for fabricating of multi-layer transistor using laser induced epitaxial growth and cmp - Google Patents

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KR20070062149A KR1020050121901A KR20050121901A KR20070062149A KR 20070062149 A KR20070062149 A KR 20070062149A KR 1020050121901 A KR1020050121901 A KR 1020050121901A KR 20050121901 A KR20050121901 A KR 20050121901A KR 20070062149 A KR20070062149 A KR 20070062149A
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Abstract

A method for fabricating a multi-layer transistor using a laser induced epitaxial growth and CMP is provided to remove efficiently a protrusion from a single crystal silicon layer by performing a CMP process at a low removal speed by using high-flatness slurry. A first active layer(110) is formed on a semiconductor substrate(100). A first transistor(130) is formed on the first active layer. A first insulating layer(140) is formed on the semiconductor substrate. A first epitaxial silicon contact is formed on the first insulating layer. An amorphous silicon layer is formed on the first insulating layer. A single crystal silicon layer(160') is formed by single-crystallizing the amorphous silicon layer. The single crystal silicon layer is planarized by performing a CMP process for removing a protrusion of the single crystal silicon layer. A second active layer is formed by patterning the single crystal silicon layer. A second transistor is formed on the second active layer.

Description

레이저유도 에피택셜 성장 및 ＣＭＰ를 이용한 다층 트랜지스터의 형성 방법{Method for fabricating of multi-layer transistor using laser induced epitaxial growth and CMP}Method for fabricating of multi-layer transistor using laser induced epitaxial growth and CMP

도 1은 2층으로 형성된 트랜지스터의 단면도이다.1 is a cross-sectional view of a transistor formed of two layers.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다층 트랜지스터를 형성하는 방법을 공정순서대로 도시한 단면도들이다.2A through 2F are cross-sectional views illustrating a method of forming a multilayer transistor according to an exemplary embodiment of the present invention in a process sequence.

도 3은 비정질 실리콘막에 레이저빔을 주사하여 단결정화한 후의 단면 SEM 사진이다. 3 is a cross-sectional SEM photograph after single crystallization by scanning a laser beam over an amorphous silicon film.

도 4는 실리카 계열의 고평탄도 슬러리를 이용한 CMP에서 웨이퍼의 X-축을 따라 측정한 폴리 실리콘막의 제거 속도를 공정 조건 별로 표시한 그래프이다.Figure 4 is a graph showing the removal rate of the polysilicon film measured along the X-axis of the wafer in the CMP using a silica-based high flatness slurry for each process condition.

도 5는 고평탄도 슬러리를 사용하여 단결정 CMP한 단결정 실리콘막의 두께를 셀의 센터와 에지에서 비교하여 보여주는 SEM 사진이다.FIG. 5 is a SEM photograph showing the thickness of a single crystal silicon film of single crystal CMP using a high flatness slurry at the center and edge of a cell.

도 6은 (a) CMP 전, (b) CMP와 세정 후, (c) CMP, 세정, 산화막 생성과 산화막 제거 후의 단결정 실리콘막을 AFM으로 본 이미지이다.Fig. 6 is an AFM image of a single crystal silicon film before (a) CMP, (b) CMP and after cleaning, (c) CMP, after cleaning, after formation of oxide film and removal of oxide film.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 110 : 제1 활성층100 semiconductor substrate 110 first active layer

120 : 소자분리막 130 : 제1 트랜지스터120: device isolation layer 130: first transistor

140 : 제1 절연막 145 : 시드 콘택홀140: first insulating film 145: seed contact hole

150 : 시드 콘택 160, 160' : 단결정 실리콘막150: seed contact 160, 160 ': single crystal silicon film

160": 제2 활성층 170 : 제2 트랜지스터160 ": second active layer 170: second transistor

본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 다층 구조의 트랜지스터의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a transistor having a multilayer structure.

반도체 장치의 고집적화에 따라 활성영역의 크기가 감소하게 되고, 이에 따라 활성영역에 형성되는 모스 트랜지스터의 채널길이가 감소하게 된다. 트랜지스터의 채널길이가 감소하게 되면 단채널 효과가 발생하게 되고, 누설전류가 증가하게 된다. 또한, 트랜지스터의 크기가 축소되고 구동전압이 낮아짐에 따라 트랜지스터의 출력전류가 낮아지게 된다.As the semiconductor device is highly integrated, the size of the active region is reduced, thereby reducing the channel length of the MOS transistor formed in the active region. As the channel length of the transistor decreases, short channel effects occur and leakage current increases. In addition, as the size of the transistor is reduced and the driving voltage is lowered, the output current of the transistor is lowered.

이에 대응하기 위한 하나의 방법으로 다층 트랜지스터가 제시되었다. 다층 트랜지스터는 트랜지스터를 2층 이상으로 나누어 형성함으로써 하나의 층 안에서 수평 공간의 여유를 확보하여 채널 길이를 적절하게 유지함으로써 단채널 효과와 같은 문제점을 해결할 수 있다.One way to cope with this has been to present a multilayer transistor. Multilayer transistors can solve problems such as short channel effects by dividing the transistor into two or more layers, thereby ensuring a horizontal space in one layer and maintaining a proper channel length.

도 1은 2층으로 형성된 트랜지스터의 단면도이다. 도 1을 참조하면, 반도체 기판(10)에 소자분리막(14)과 제1 활성층(12)이 형성되어 있다. 소스/드레인(미도시)을 포함하는 제1 활성층(12)과 그 위에 형성된 제1 게이트 전극(20)이 제1 트랜 지스터를 구성한다. 제1 활성층(12), 소자분리막(14)과 제1 게이트 전극(20) 위에 절연막(22)이 형성되어 있고, 절연막(22) 위의 소스/드레인(미도시)을 포함하는 제2 활성층(32)과 제2 게이트 전극(40)이 제2 트랜지스터를 구성한다. 제2 활성층(32)은 절연막(22) 안에 에피택셜 실리콘으로 형성된 시드 콘택(30)에 의해 제1 활성층(12)과 연결되어 있다. 1 is a cross-sectional view of a transistor formed of two layers. Referring to FIG. 1, an isolation layer 14 and a first active layer 12 are formed on a semiconductor substrate 10. The first active layer 12 including the source / drain (not shown) and the first gate electrode 20 formed thereon constitute a first transistor. An insulating layer 22 is formed on the first active layer 12, the device isolation layer 14, and the first gate electrode 20, and includes a second active layer including a source / drain (not shown) on the insulating layer 22 ( 32 and the second gate electrode 40 constitute a second transistor. The second active layer 32 is connected to the first active layer 12 by a seed contact 30 formed of epitaxial silicon in the insulating film 22.

제2 활성층(32)의 실리콘막은 절연막(22) 위에 비정질 실리콘막을 형성한 후 상기 비정질 실리콘막 표면에 레이저빔을 주사하여 상기 비정질 실리콘막을 순간적으로 융해한 후 결정화키는 레이저유도 에피택셜 성장법(Laser Induced Epitaxial Growth)에 의하여 단결정 실리콘막으로 전환할 수 있다. In the silicon film of the second active layer 32, an amorphous silicon film is formed on the insulating film 22, and then a laser beam is injected on the surface of the amorphous silicon film to instantly melt the amorphous silicon film and crystallize the laser induced epitaxial growth method. It can be switched to a single crystal silicon film by Laser Induced Epitaxial Growth.

그러나 레이저빔을 주사하여 비정질 실리콘이 융해된 후 다시 결정화되는 시점에 결정화 속도의 차이에 의해서 실리콘 표면에 돌기 형상(protrusion)이 생성된다. 시드 콘택(30) 위의 실리콘은 레이저빔이 발생시키는 열에 의해 융해된 후 열이 시드 콘택(30)을 통해 쉽게 빠져 나가면서 결정화가 빨리 일어나지만 시드 콘택(30) 사이의 실리콘은 열이 쉽게 빠져 나가지 못하고 결정화가 더 천천히 일어나면서 단결정 실리콘이 돌기 형상으로 돌출되는 현상이 발생한다. However, at the point where the amorphous silicon is melted by scanning the laser beam and then crystallized again, protrusions are generated on the silicon surface due to the difference in the crystallization rate. After the silicon on the seed contact 30 is melted by the heat generated by the laser beam, the heat is easily released through the seed contact 30 and crystallization occurs quickly, but the silicon between the seed contacts 30 is easily released. As crystallization occurs more slowly than exiting, single crystal silicon protrudes into protrusions.

이러한 돌기 형상은 게이트 형성과 같은 후속 공정에 결함을 유발할 수 있고 트랜지스터의 전기적 특성을 열화시킬 수 있다. Such protrusions can cause defects in subsequent processes such as gate formation and can degrade the electrical characteristics of the transistor.

본 발명의 기술적 과제는 돌기 형상에 의한 결함이 없는 활성층을 갖는 다층 트랜지스터를 형성하는 방법을 제공하는 것이다. The technical problem of the present invention is to provide a method of forming a multilayer transistor having an active layer free of defects due to protrusion shapes.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 다층 트랜지스터를 형성하는 방법은 반도체 기판에 제1 활성층을 형성하는 단계; 상기 제1 활성층에 제1 트랜지스터를 형성하는 단계; 상기 제1 트랜지스터가 형성된 상기 반도체 기판 위에 제1 절연막을 형성하는 단계; 상기 제1 절연층을 관통하는 제1 에피택셜 실리콘 콘택을 형성하는 단계; 상기 제1 에피택셜 실리콘 콘택이 형성된 상기 제1 절연막 위에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막의 표면에 레이저빔을 주사하여 상기 제1 에피택셜 실리콘 콘택 내의 에피택셜 실리콘을 시드로 하여 상기 비정질 실리콘막을 단결정화하여 단결정 실리콘막을 형성하는 단계; 상기 단결정화 단계에서 돌기 형상이 생성된 상기 단결정 실리콘막을 CMP하여 상기 돌기 형상을 제거하면서 상기 단결정 실리콘막을 평탄화하는 단계; 상기 평탄화된 상기 단결정 실리콘막을 패터닝하여 제2 활성층을 형성하는 단계; 및 상기 제2 활성층에 제2 트랜지스터를 형성하는 단계를 포함한다. In order to achieve the above technical problem, a method of forming a multilayer transistor according to the present invention comprises the steps of forming a first active layer on a semiconductor substrate; Forming a first transistor in the first active layer; Forming a first insulating film on the semiconductor substrate on which the first transistor is formed; Forming a first epitaxial silicon contact penetrating the first insulating layer; Forming an amorphous silicon film on the first insulating film on which the first epitaxial silicon contact is formed; Scanning a surface of the amorphous silicon film to form a single crystal silicon film by monocrystallizing the amorphous silicon film by using epitaxial silicon as a seed in the first epitaxial silicon contact; CMPing the single crystal silicon film having the projection shape formed in the single crystallization step to planarize the single crystal silicon film while removing the projection shape; Patterning the planarized single crystal silicon film to form a second active layer; And forming a second transistor in the second active layer.

여기서 상기 제1 에피택셜 실리콘 콘택을 형성하는 단계는 상기 제1 절연막을 관통하여 상기 제1 활성층을 노출시키는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 채우면서 상기 제1 절연막의 상면의 일부를 또는 전부를 덮는 에피택셜 실리콘막을 상기 제1 활성층으로부터 성장시켜 형성하는 단계; 상기 제1 절연막 상면에 형성된 에피택셜 실리콘막을 CMP를 이용하여 제거하여 상기 제1 콘택홀에만 에피택셜 실리콘막이 충진되도록 하는 단계를 포함한다. The forming of the first epitaxial silicon contact may include forming a first contact hole penetrating the first insulating layer to expose the first active layer; Growing an epitaxial silicon film from the first active layer, the epitaxial silicon film covering a part or all of the top surface of the first insulating film while filling the first contact hole; And removing the epitaxial silicon film formed on the upper surface of the first insulating film by using CMP to fill the epitaxial silicon film only in the first contact hole.

상기 비정질 실리콘막은 약 500Å에서 약 1000Å의 두께로 형성하는 것이 바 람직하다. Preferably, the amorphous silicon film is formed to a thickness of about 500 mW to about 1000 mW.

상기 단결정 실리콘막의 CMP는 약 50Å/sec에서 약 300Å/sec의 속도로 CMP하는 것이 바람직하다. The CMP of the single crystal silicon film is preferably CMP at a rate of about 50 kW / sec to about 300 kW / sec.

상기 단결정 실리콘막을 CMP하여 평탄화하는 단계는 상기 CMP된 상기 단결정 실리콘막의 표면을 옥시데이션하는 단계; 및 상기 옥시데이션된 부분을 스트립하는 단계를 더 포함할 수 있다. CMP planarizing the single crystal silicon film may include oxidizing a surface of the CMP single crystal silicon film; And stripping the oxidized portion.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다층 트랜지스터를 형성하는 방법을 공정순서대로 도시한 단면도들이다. 트랜지스터는 게이트 전극, 활성층에 형성된 소스/드레인 및 채널을 포함하나 본 명세서의 도면에서는 편의상 소스/드레인 및 채널을 생략하고 게이트 전극만을 트랜지스터로 표시하였다. 2A through 2F are cross-sectional views illustrating a method of forming a multilayer transistor according to an exemplary embodiment of the present invention in a process sequence. The transistor includes a gate electrode, a source / drain, and a channel formed in the active layer, but for convenience of description, the source / drain and the channel are omitted and only the gate electrode is represented as a transistor.

도 2a를 참조하면, 반도체 기판(100), 예컨대 실리콘 기판에 소자분리막(120)을 형성하여 제1 활성층(110)을 정의한다. 상기 제1 활성층(110) 상에 제1 트랜지스터(130)를 형성한다. Referring to FIG. 2A, the first active layer 110 is defined by forming an isolation layer 120 on the semiconductor substrate 100, for example, a silicon substrate. The first transistor 130 is formed on the first active layer 110.

도 2b를 참조하면, 제1 트랜지스터(130)를 덮는 제1 절연막(140)을 형성하고 제1 절연막(140)을 관통하여 제1 활성층(110)을 노출시키는 시드 콘택홀(145)을 형 성한다.Referring to FIG. 2B, a seed contact hole 145 is formed to form a first insulating layer 140 covering the first transistor 130 and penetrate the first insulating layer 140 to expose the first active layer 110. do.

도 2c를 참조하면, 시드 콘택홀(145) 안에 제1 활성층(110)으로부터 선택적으로 에피택셜 실리콘을 성장시킨다. 다음으로 시드 콘택홀(145)을 채우고 시드 콘택홀(145) 밖으로 제1 절연막(140) 위까지 형성된 에피택셜 실리콘을 CMP에 의하여 제거하고 시드 콘택홀(145)에만 에피택셜 실리콘을 남겨서 시드 콘택(150)을 형성한다. Referring to FIG. 2C, epitaxial silicon is selectively grown from the first active layer 110 in the seed contact hole 145. Next, the epitaxial silicon is filled by filling the seed contact hole 145 and out of the seed contact hole 145 to the first insulating layer 140 by CMP, and epitaxial silicon is left only in the seed contact hole 145. 150).

도 2d를 참조하면, 시드 콘택(150)이 형성된 제1 절연막(140) 위에 비정질 실리콘막을 약 500Å~1000Å의 두께로 형성한 후 상기 비정질 실리콘막의 표면에 펄스 레이저빔을 주사한다. 그러면 레이저빔의 에너지에 의하여 비정질 실리콘막이 순간적으로 융해되었다가 시드 콘택(150) 안의 에피택셜 실리콘을 시드로 하여 결정화되면서 단결정 실리콘막(160)으로 전환된다. Referring to FIG. 2D, an amorphous silicon film is formed to a thickness of about 500 μm to 1000 μm on the first insulating layer 140 on which the seed contact 150 is formed, and then a pulse laser beam is scanned on the surface of the amorphous silicon film. Then, the amorphous silicon film is instantaneously melted by the energy of the laser beam, and is converted into the single crystal silicon film 160 while crystallizing epitaxial silicon in the seed contact 150 as a seed.

그런데 앞에서 언급한 바와 같이 레이저를 주사하여 비정질 실리콘이 융해된 후 다시 결정화되는 시점에 결정화 속도의 차이에 의해서 단결정 실리콘막(160) 표면에 돌기 형상(protrusion)(160a)이 발생하게 된다. However, as mentioned above, when the amorphous silicon is melted by scanning the laser and then crystallized again, a protrusion shape 160a is generated on the surface of the single crystal silicon film 160 due to the difference in crystallization rate.

도 3은 500Å두께의 비정질 실리콘막에 펄스 레이저빔을 주사하여 단결정화한 후의 단면 SEM 사진이다. 도 3을 참조하면, 레이저빔 주사 후, 시드 콘택(150) 위의 단결정 실리콘막(160b)은 약 350Å의 두께로 형성되어 있으나 시드 콘택(150) 사이의 단결정 실리콘막(160a)은 두께가 약 1000Å 높이에 달하여 돌기 형상을 띠고 있다. 제2 활성층 위에 이와 같은 돌기 형상이 존재하면 후속 트랜지스터 형성 공정시 결함의 원인을 제공하게 된다. 3 is a cross-sectional SEM photograph after single crystallization by scanning a pulsed laser beam onto an amorphous silicon film having a thickness of 500 Hz. Referring to FIG. 3, after the laser beam scanning, the single crystal silicon film 160b on the seed contact 150 is formed to have a thickness of about 350 GPa, but the single crystal silicon film 160a between the seed contacts 150 is about to have a thickness. It reaches a height of 1000Å and has a projection shape. The presence of such protrusions on the second active layer provides a cause of defects in subsequent transistor formation processes.

도 2e를 참조하면, 표면에 돌기 형상이 발생한 상기 단결정 실리콘막(160)을 CMP하여 상기 돌기 형상을 완전히 제거하면서 평탄화한다. 약 300Å 두께의 편평한 단결정 실리콘막(160')으로된 활성층을 형성하고자 하는 경우 CMP 시 고려되어야 할 중요한 요소는 실리콘 제거 속도와 단차 높이에 따른 평탄화 특성 및 평탄화의 균일도이다. 활성층을 형성하기 위하여 제거하여야 할 실리콘의 두께가 수백 Å정도에 불과하므로 실리콘 제거 속도가 빠르면 원하는 양 만큼의 실리콘만 제거하기 어렵다. 따라서 실리콘 제거 속도를 낮게 유지할 필요가 있다. 한편, 돌기 형상으로 인하여 단결정 실리콘막(160')에는 650Å 정도의 단차가 형성되어 있다. 단결정 실리콘막(160)의 CMP시 이 단차가 해소될 수 있어야 한다. Referring to FIG. 2E, the single crystal silicon film 160 having the projection shape on the surface thereof is CMP to planarize while completely removing the projection shape. In the case of forming an active layer made of a flat single crystal silicon film 160 ′ having a thickness of about 300 GPa, an important factor to be considered in CMP is planarization characteristics and uniformity according to the silicon removal rate and the step height. Since the thickness of the silicon to be removed to form the active layer is only about a few hundred micrometers, if the silicon removal rate is fast, it is difficult to remove only the desired amount of silicon. Therefore, it is necessary to keep the silicon removal rate low. On the other hand, because of the projection shape, a step of about 650 Å is formed in the single crystal silicon film 160 '. In the CMP of the single crystal silicon film 160, this step should be able to be eliminated.

도 4는 매우 낮은 제거 속도(removal rate)를 갖는 실리카 계열의 고평탄도 슬러리를 이용한 CMP에서 웨이퍼의 X-축을 따라 측정한 폴리 실리콘막의 제거 속도를 공정 조건 별로 표시한 그래프이다. 도 4의 범례에서 D는 하압(down pressure)을 나타내고 P는 rpm을 나타낸다. 도 4를 참조하면, 2psi와 120rpm 조건에서 제거 속도가 100Å 정도로 매우 낮음을 알 수 있다. 낮은 제거 속도를 갖는 슬러리의 특징은 하압이 증가하여도 폴리 실리콘의 제거 속도가 크게 증가하지 않는다. 한편, 도 4로부터 2psi와 120rpm 조건에서 웨이퍼 내에서의 폴리 실리콘의 제거 속도가 균일함을 보여준다. Figure 4 is a graph showing the removal rate of the polysilicon film measured along the X-axis of the wafer by the process conditions in the CMP using a silica-based high flatness slurry having a very low removal rate (removal rate). In the legend of FIG. 4, D represents down pressure and P represents rpm. Referring to Figure 4, it can be seen that the removal rate is very low, such as 100 Hz at 2psi and 120rpm conditions. The characteristic of the slurry having a low removal rate is that the removal rate of polysilicon does not increase significantly even if the lower pressure increases. On the other hand, from Figure 4 shows that the removal rate of the polysilicon in the wafer at 2psi and 120rpm conditions are uniform.

도 5는 상기 낮은 제거 속도를 갖는 고평탄도 슬러리를 사용하여 단결정 실리콘막(160)에 CMP를 진행한 결과를 칩 내 셀의 센터와 에지에서 비교하여 보여주는 SEM 사진이다. 도 5를 참조하면, 돌기 형상이 완전히 제거된 것과 칩 내 셀의 센터와 에지의 단결정 실리콘막(160)의 두께가 거의 동일한 것을 확인할 수 있다. 즉, 작은 양의 실리콘막을 제거하면서도 고평탄도와 높은 균일도를 갖는 결과를 얻을 수 있음을 보여준다. FIG. 5 is a SEM photograph showing the results of CMP of the single crystal silicon film 160 using the high flatness slurry having the low removal rate, compared with the center and the edge of the cells in the chip. Referring to FIG. 5, it can be seen that the protrusion shape is completely removed and that the thickness of the single crystal silicon film 160 at the center and the edge of the cell in the chip is almost the same. In other words, it can be seen that a result with high flatness and high uniformity can be obtained while removing a small amount of silicon film.

표 1은 CMP 전 후의 단결정 실리콘막의 두께를 칩의 센터와 에지에서 측정한 표이다. 단결정 실리콘막에서 돌기 형상으로 인하여 높게 솟은 부분은 약 940~1060Å이고, 낮은 부분은 약 315~325Å이었으나, CMP에 의하여 돌기 형상을 제거한 후에는 약 270~280Å으로 거의 균일한 두께로 평탄화되었다. 즉, 본 발명에 의한 CMP에서 좁은 패턴에서의 단차(약 615~745Å)를 효과적으로 제거함을 보여준다. Table 1 is a table in which the thickness of the single crystal silicon film before and after CMP was measured at the center and the edge of the chip. In the single crystal silicon film, the high portion was raised from about 940 to 1060 Hz and the lower part was from about 315 to 325 Hz, but after removing the projection by CMP, the thickness was flattened to about 270 to 280 Hz. That is, the CMP according to the present invention effectively removes a step (about 615 to 745 ms) in a narrow pattern.

Figure 112005072566184-PAT00001
Figure 112005072566184-PAT00001

이때 CMP에 의해 발생하는 단결정 실리콘막(160') 표면의 손상을 제거하기 위하여 단결정 실리콘막(160') 표면을 산화시켜 얇은 산화막(미도시)을 형성한 후 이 산화막(미도시)을 제거하는 공정을 수행할 수 있다. At this time, in order to remove the damage of the surface of the single crystal silicon film 160 'generated by CMP, the surface of the single crystal silicon film 160' is oxidized to form a thin oxide film (not shown), and then the oxide film (not shown) is removed. The process can be carried out.

도 6은 (a) CMP 전, (b) CMP와 세정 후, (c) CMP, 세정, 산화막 생성과 산화막 제거 후의 단결정 실리콘막을 AFM으로 본 이미지이다. (a)의 CMP 전의 높이의 RMS 값은 140Å, (b)의 CMP와 세정 후의 RMS 값은 9.9Å, (c)의 CMP, 세정, 산화막 생성과 산화막 제거 후의 RMS 값은 10.4Å으로 나타났다. 단면 SEM에서 찍은 돌기 형상의 높이보다 AFM 이미지의 돌기 형상의 높이가 낮게 나타나는데 이것은 탐침의 영향으로 보인다. 도 6을 참조하면, CMP에 의하여 돌기 형상으로 인한 미세 단차가 제거된 것과 이후 단결정 실리콘막의 표면의 거칠기를 크게 훼손하지 않고 산화막을 생성하고 제거할 수 있음을 알 수 있다. Fig. 6 is an AFM image of a single crystal silicon film before (a) CMP, (b) CMP and after cleaning, (c) CMP, after cleaning, after formation of oxide film and removal of oxide film. The RMS value of the height before CMP of (a) was 140 Hz, the CMP of (b) and the RMS value after cleaning were 9.9 Hz, and the RMS value after CMP, cleaning, oxide film formation and oxide removal of (c) was 10.4 Hz. The height of the projection in the AFM image appears lower than the height of the projection taken from the cross-sectional SEM, which appears to be the effect of the probe. Referring to FIG. 6, it can be seen that the fine step due to the protrusion shape is removed by CMP, and that the oxide film can be generated and removed without significantly deteriorating the roughness of the surface of the single crystal silicon film.

계속하여 도 2f를 참조하면, CMP에 의하여 평탄화된 단결정 실리콘막(160')을 패터닝하여 제2 활성층(160")을 형성한다. 2F, the second active layer 160 ″ is formed by patterning the single crystal silicon film 160 ′ planarized by CMP.

도 2g를 참조하면, 패터닝된 제2 활성층(160") 위에 제2 트랜지스터(170)를 형성한다. Referring to FIG. 2G, the second transistor 170 is formed on the patterned second active layer 160 ″.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the person skilled in the art within the technical idea of this invention.

상술한 바와 같이 레이저빔을 주사하여 비정질 실리콘으로부터 형성된 단결정 실리콘막을 고평탄도 슬러리를 이용하여 낮은 제거 속도로 CMP함으로써 단결정 실리콘막에 발생한 돌기 형상을 효율적으로 제거하는 동시에 단결정 실리콘막의 두께를 활성영역을 형성하기에 적절한 두께로 조절할 수 있다. As described above, CMP of a single crystal silicon film formed from amorphous silicon by scanning a laser beam at a low removal rate using a high flatness slurry is used to efficiently remove the projection shape generated in the single crystal silicon film while simultaneously reducing the active region thickness of the single crystal silicon film. It can be adjusted to a thickness suitable for forming.

Claims (7)

반도체 기판에 제1 활성층을 형성하는 단계;Forming a first active layer on the semiconductor substrate; 상기 제1 활성층에 제1 트랜지스터를 형성하는 단계;Forming a first transistor in the first active layer; 상기 제1 트랜지스터가 형성된 상기 반도체 기판 위에 제1 절연막을 형성하는 단계;Forming a first insulating film on the semiconductor substrate on which the first transistor is formed; 상기 제1 절연층을 관통하는 제1 에피택셜 실리콘 콘택을 형성하는 단계;Forming a first epitaxial silicon contact penetrating the first insulating layer; 상기 제1 에피택셜 실리콘 콘택이 형성된 상기 제1 절연막 위에 비정질 실리콘막을 형성하는 단계;Forming an amorphous silicon film on the first insulating film on which the first epitaxial silicon contact is formed; 상기 비정질 실리콘막의 표면에 레이저빔을 주사하여 상기 제1 에피택셜 실리콘 콘택 내의 에피택셜 실리콘을 시드로 하여 상기 비정질 실리콘막을 단결정화하여 단결정 실리콘막을 형성하는 단계;Scanning a surface of the amorphous silicon film to form a single crystal silicon film by monocrystallizing the amorphous silicon film by using epitaxial silicon as a seed in the first epitaxial silicon contact; 상기 단결정화 단계에서 돌기 형상이 생성된 상기 단결정 실리콘막을 CMP하여 상기 돌기 형상을 제거하면서 상기 단결정 실리콘막을 평탄화하는 단계;CMPing the single crystal silicon film having the projection shape formed in the single crystallization step to planarize the single crystal silicon film while removing the projection shape; 상기 평탄화된 상기 단결정 실리콘막을 패터닝하여 제2 활성층을 형성하는 단계; 및 Patterning the planarized single crystal silicon film to form a second active layer; And 상기 제2 활성층에 제2 트랜지스터를 형성하는 단계를 포함하는 다층 트랜지스터 형성 방법.Forming a second transistor in the second active layer. 제 1항에 있어서, 상기 제1 에피택셜 실리콘 콘택을 형성하는 단계는 상기 제1 절연막을 관통하여 상기 제1 활성층을 노출시키는 제1 콘택홀을 형성하는 단계;The method of claim 1, wherein the forming of the first epitaxial silicon contact comprises: forming a first contact hole through the first insulating layer to expose the first active layer; 상기 제1 콘택홀을 채우면서 상기 제1 절연막의 상면의 일부 또는 전부를 덮는 에피택셜 실리콘막을 상기 제1 활성층으로부터 성장시켜 형성하는 단계;Growing an epitaxial silicon film from the first active layer to fill a portion of the upper surface of the first insulating layer while filling the first contact hole; 상기 제1 절연막 상면에 형성된 에피택셜 실리콘막을 CMP를 이용하여 제거하여 상기 제1 콘택홀에만 에피택셜 실리콘막이 충진되도록 하는 단계를 포함하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.And removing the epitaxial silicon film formed on the upper surface of the first insulating film using CMP to fill the epitaxial silicon film only in the first contact hole. 제 1항에 있어서, 상기 비정질 실리콘막을 형성하는 단계는 상기 비정질 실리콘막을 약 500Å에서 약 1000Å의 두께로 형성하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.The method of claim 1, wherein the forming of the amorphous silicon film comprises forming the amorphous silicon film in a thickness of about 500 kV to about 1000 kW. 제 1항에 있어서, 상기 단결정 실리콘막을 CMP하는 단계는 약 50Å/sec에서 약 300Å/sec의 속도로 상기 단결정 실리콘막을 CMP하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.The method of claim 1, wherein CMPing the single crystal silicon film comprises CMPing the single crystal silicon film at a rate of about 50 mW / sec to about 300 mW / sec. 제 1항에 있어서, 상기 단결정 실리콘막을 CMP하여 평탄화하는 단계는 상기 단결정 실리콘막을 약 200~500Å의 두께로 평탄화하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.2. The method of claim 1, wherein the step of planarizing the single crystal silicon film by CMP planarizes the single crystal silicon film to a thickness of about 200 to 500 kHz. 제 1항에 있어서, 상기 단결정 실리콘막을 CMP하여 평탄화하는 단계는 상기 CMP된 상기 단결정 실리콘막의 표면을 옥시데이션하는 단계; 및The method of claim 1, wherein the planarization of the single crystal silicon film by CMP comprises: oxidizing a surface of the CMP single crystal silicon film; And 상기 옥시데이션된 부분을 스트립하는 단계를 더 포함하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.And stripping the oxidized portion. 제 1항에 있어서, 상기 트랜지스터를 형성하는 단계는 게이트 전극을 형성하는 단계; 및 상기 활성층에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 트랜지스터 형성 방법.The method of claim 1, wherein forming the transistor comprises: forming a gate electrode; And forming a source / drain in the active layer.
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