KR20070061135A - 다중 도파로 구조를 이용한 대역 신호 전송기 - Google Patents

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KR20070061135A
KR20070061135A KR1020060050225A KR20060050225A KR20070061135A KR 20070061135 A KR20070061135 A KR 20070061135A KR 1020060050225 A KR1020060050225 A KR 1020060050225A KR 20060050225 A KR20060050225 A KR 20060050225A KR 20070061135 A KR20070061135 A KR 20070061135A
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Abstract

본 발명은 저온 세라믹 기판에 장착되는 50 GHz 이상의 초고주파 집적회로(MMIC)에서 발생되는 전기적인 신호를 효율적으로 전달하는 다중 도파로 구조를 이용한 대역 신호 전송기를 제공하기 위한 것으로, 기판과, 상기 기판 위에 초고주파 집적회로(MMIC)로부터 와이어링(wiring)되어 적어도 2개 이상 분리된 금속면이 그 폭과 길이 중 하나 이상을 달리하여 적어도 2단 이상으로 직렬 연결된 다단 도파로 형태의 신호 전송로를 포함하여 구성하여, 전기신호 전달의 성능을 향상시키고, 입출력 특성을 향상시킨다.
와이어링, 저온 세라믹 기판, 다중 도파로형, MMIC, 대역 신호 전송기

Description

다중 도파로 구조를 이용한 대역 신호 전송기{band signalling transmitter using multiplex waveguide structures}
도 1 은 종래 기술에 따른 대역 신호 전송기의 구성을 나타낸 도면
도 2 는 도 1 의 전송로에 신호를 전송할 때 주파수 별 특성을 나타낸 도면
도 3a 는 일반적인 윌켄슨 전력 분배기를 이용한 전송기의 구성을 나타낸 도면
도 3b 는 종래기술에 따른 윌켄슨 전력 분배기의 회로도를 나타낸 도면
도 3c 는 도 3b의 회로도에서 기생성분까지 나타낸 도면
도 4 는 도 3a 의 전송로에 신호를 전송할 때 주파수 별 특성을 나타낸 도면
도 5 는 본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기의 구성을 나타낸 도면
도 6a 는 도 5의 구성을 갖는 대역 신호 전송기에서 다중 도파로 구조의 회로도
도 6b 는 도 5의 구성을 갖는 다중 도파로 구조를 이용한 대역 신호 전송기의 구성에서 MMIC에 와이어링된 부분까지 나타낸 상세 회로도
도 7 는 도 5 의 전송기에 신호를 전송할 때 주파수 별 특성을 나타낸 도면
*도면의 주요부분에 대한 부호의 설명
10, 200 : 기판 20 : 금속 박막 전송로
30, 230 : 초고주파 집적회로(MMIC) 40 : 단일 와이어링(wiring)
40a : 더블 와이어링 50 : 입력라인
60 : 트랜스포머 라인 70, 70a,70b 80, 80a, 80b : 출력라인
90, 212, 222, 300 : 격리저항 100, 310 : 기생 캐패시턴스
110, 320 : 기생 인덕턴스 210, 220 : 전송로
224 : 보상 캐패시터 226 : 보상 인덕터
본 발명은 대역 신호 전송기에 관한 것으로, 특히 저온 세라믹 재질 위에 다단 도파로 구조를 갖는 대역 신호 전송기에 관한 것이다.
종래의 일반적인 전송기는 도 1 과 같이 저온 세라믹 재질을 갖는 기판(10) 위에 초고주파 집적회로(MMIC)(30)로부터 단일 와이어링(wiring)(40)을 하여 단일한 금속면을 가진 도파로 형태를 갖는 금속 박막 전송로(20)를 구성하고 있다.
이때, 저온 세라믹 기판(10) 위에 장착되는 초고주파 집적회로(30)에 전기적인 신호를 전달을 향상시키기 위해서는 전송로의 저항 특성이 전달하는 주파수에 적합하도록, 즉 저항값이 0에 가깝고 주파수에 대해 평탄하여 투과율이 높아야 한다.
그러나 이와 같은 단순한 구조의 전송기는 도 2에서 나타내고 있는 것과 같 이 저주파에선 투과율이 우수한 특성을 가지지만 10GHz 이상의 고주파에서는 금속 박막 전송로(20)에서 기생되는 캐패시턴스와 인덕턴스의 영향으로 저항 특성이 적합하지 않아 투과 특성이 점점 더 나빠지게 된다.
이와 같은 상기 단순 구조의 금속 박막 전송로(20)가 갖는 결점을 탈피하기 위해 2 개의 전송로로 분리하여 전달하는 구조를 갖는 윌켄슨 전력 분배기(Wilkensen Power Divider)를 이용한 전송기가 개발되었다.
도 3a 는 일반적인 윌켄슨 전력 분배기를 이용한 전송기의 구성을 나타낸 도면이다.
도 3a와 같이, 상기 윌켄슨 전력 분배기를 이용한 전송기는 기판(10) 위에 초고주파 집적회로(MMIC)(30)로부터 더블 와이어링(wiring)(40a)을 하여 2 개의 금속면을 가진 도파로 형태를 갖는 금속 박막 전송로(70)를 구성하여, 하나의 입력 전력을 2 개의 출력 단자로 전력을 분배하게 된다.
이와 같은 구성을 갖는 윌켄슨 전력분배기는 종래엔 집중소자 및 분포소자를 이용하여 구현하였으나, 최근에는 무선통신 주파수의 증가로 인해 관련 소자의 소형화가 이루어지면서 전력분배기 역시 소형화되는 추세를 보이고 있다.
도 3b 는 종래기술에 따른 윌켄슨 전력 분배기의 회로도를 나타낸 도면이고, 도 3c 는 도 3b의 회로도에서 기생성분까지 나타낸 도면이다.
도 3b과 같이, 50 오옴(ohm) 임피던스를 갖는 입력라인(50)과, 상기 입력라인(50)의 일단에 형성되어 두 갈래로 갈라진 70.7 오옴(ohm)의 임피던스를 갖는 트랜스포머 라인(transformer line)(60)이 있으며, 상기 트랜스포머 라인(60)의 끝단 에 각각 형성되어 50 오옴의 임피던스를 갖는 2 개의 출력라인(70)(80)이 연결되어있다. 그리고 상기 2 개의 출력라인(70)(80) 사이에 100 오옴의 저항을 연결하여 상기 출력단자(70)(80) 간의 격리도를 향상시키는 격리저항(90)이 연결된 구조로 이루어져 있다.
이때 상기 트랜스포머 라인(60)은 도전성이 우수한 재료를 이용하며, 상기 격리저항(90)은 칩 저항 혹은 박막 저항을 이용한다.
하지만, 상기의 방법들은 100 오옴의 격리저항(90)을 50 오옴의 트랜스포머 라인(60)으로 칩 저항 혹은 박막 저항을 연결하는 과정에서 필수적으로 수반되는 기생성분인 기생 캐패시턴스(100), 기생 인덕턴스(110)의 발생을 피할 수 없다. 즉, 이러한 기생성분은 실제 제작 과정에서 의도적으로 추가 한 것이 아니며 제작과정에서 제작자의 의도와는 무관하게 발생하는 것이다.
따라서, 상기 윌켄슨 전력 분배기의 경우에도 상기 발생되는 기생 성분의 존재를 완전히 제거하지 못하므로 인해 성능저하에 영향을 미치며, 또한 그 영향은 도 4 와 같이 동작 주파수가 증가함에 따라 투과율을 현저히 증가시키는 원인이 된다.
따라서 저온 세라믹 기판(10) 위에 장착되는 50 GHz 이상의 초고주파 집적회로(MMIC)(30)에서는 윌켄슨 전력 분배기의 경우에도 기생성분인 기생 캐패시턴스, 기생 인덕턴스로 인한 전기신호의 전달 성능을 떨어트리는 문제점을 여전히 갖고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 저온 세라믹 기판에 장착되는 50 GHz 이상의 초고주파 집적회로(MMIC)에서 발생되는 전기적인 신호를 효율적으로 전달하는 다중 도파로 구조를 이용한 대역 신호 전송기를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 격리저항 주변에 발생되는 기생성분을 제거하여 입출력 특성을 향상시킬 수 있는 다중 도파로 구조를 이용한 대역 신호 전송기를 제공하는데 있다.
본 발명의 또 다른 목적은 종래의 윌켄슨 전력 분배기의 분리되는 도파로의 이중 선로를 폭과 길이를 달리하여 직렬로 연결하고 두 분리선의 적당한 간격을 통해 유기되는 기생성분을 보상할 수 있는 대역 신호 전송기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기의 특징은 기판과, 상기 기판 위에 초고주파 집적회로(MMIC)로부터 와이어링(wiring)되어 적어도 2개 이상 분리된 금속면이 그 폭과 길이 중 하나 이상을 달리하여 적어도 2단 이상으로 직렬 연결된 다단 도파로 형태의 신호 전송로를 포함하여 구성되는데 있다.
바람직하게 상기 기판은 저온 세라믹 재질, 유전체, 자성체, 반도체 중 일종 혹은 이종 이상의 복합적 재료로 구성되는 것을 특징으로 한다.
바람직하게 상기 초고주파 집적회로는 50 GHz 대역 이상에서 사용되는 것을 특징으로 한다.
바람직하게 상기 신호 전송로는 상기 초고주파 집적회로(MMIC)로부터 더블 와이어링(wiring)을 하여 분리된 2 개의 제 1 금속면을 갖는 제 1 이중 선로와, 상기 제 1 이중 선로에 각각 직렬로 연결되는 폭과 길이가 상기 제 1 금속면과 다른 2 개의 금속면을 갖는 제 2 이중 선로를 포함하여 구성되는 것을 특징으로 한다.
바람직하게 상기 제 1 이중 선로는 70 오옴(ohm)의 임피던스를 갖고, 상기 제 2 이중 선로는 100 오옴의 임피던스를 갖는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기의 다른 특징은 전기 신호를 입력받는 입력라인과, 상기 입력라인의 일단에 연결되어 적어도 두 갈래 이상으로 나누어지는 트랜스포머 라인(transformer line)과, 상기 트랜스포머 라인의 끝단에 각각 이중 선로로 연결되는 제 1, 2 출력라인과, 상기 제 1, 2 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 1 격리저항과, 상기 제 1, 2 출력라인의 끝단에 이웃하는 선로와 그 폭과 길이를 달리하여 직렬로 연결되는 제 3, 4 출력라인과, 상기 제 3, 4 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 2 격리저항과, 상기 제 2 격리저항 양단에 병렬로 연결되어 인접 선로의 기생성분을 보상하는 보상 수단으로 구성되는데 있다.
바람직하게 상기 보상 수단은 상기 제 2 격리저항 양단에 병렬로 연결되어 인접 선로의 기생 캐패시턴스 성분을 보상하는 보상 캐패시터와, 상기 제 2 격리저항 양단과 상기 보상 캐패시터 간에 병렬로 연결되어 인접 선로의 기생 인덕턴스 성분을 보상하는 보상 인덕터로 구성되는 것을 특징으로 한다.
바람직하게 상기 제 1, 2 출력라인은 50 오옴의 임피던스를, 그리고 상기 제 3, 4 출력라인은 100 오옴의 임피던스를 갖는 것을 특징으로 한다.
바람직하게 상기 제 1, 2 격리저항은 100 오옴(ohm)의 값을 갖고, 상기 보상 캐피시터는 10~90 pF의 캐패시턴스 값을, 상기 보상 인덕터는 1~9 nH 인던턴스 값을 갖는 것을 특징으로 한다.
바람직하게 상기 보상 캐패시터 및 보상 인덕터의 값은 상기 제 3, 4 출력라인 간의 간격을 통해 조절하는 것을 특징으로 한다.
바람직하게 상기 보상 캐패시터 및 보상 인덕터는 단독 또는 복합적으로 구성되는 것을 특징으로 한다.
바람직하게 상기 보상 캐패시터 및 보상 인덕터는 칩형 또는 일괄공정 중 적어도 하나로 구성되는 것을 특징으로 한다.
바람직하게 상기 제 1, 2 격리저항은 칩형 및 박막형 중 적어도 하나로 구성되는 것을 특징으로 한다.
바람직하게 상기 제 3, 4 출력라인의 끝단에 직렬로 한쪽 단이 연결되고, 다른 쪽 단은 상기 MMIC(230)와 와이어링(wiring)되어 연결되는 제 5, 6 출력라인과, 상기 제 5, 6 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 3 격리저항을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기의 바람직한 실 시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 이때, 대역 신호 전송기의 출력라인은 2개 혹은 그 이상의 개수를 가질 수 있지만, 본 명세서에서는 설명의 간략화를 위해 2개의 출력라인을 갖는 대역 신호 전송기를 사용한 것만을 한정하여 설명한다. 하지만, 설계자에 따라 그 이상이 출력 라인을 갖는 대역 신호 전송기를 사용할 수도 있다.
도 5 는 본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기의 구성을 나타낸 도면이다.
도 5와 같이, 대역 신호 전송기는 기판(200)과, 상기 기판(200) 위에 초고주파 집적회로(MMIC)(230)로부터 더블 와이어링(wiring)(40a)되어 분리된 2 개의 금속면이 그 폭과 길이를 달리하여 적어도 2단 이상으로 직렬 연결된 다단 도파로 형태를 갖는 밀리미터파 대역의 신호 전송로(210)(220)를 구성한다.
이때, 상기 기판(200)은 저온 세라믹 재질, 유전체, 자성체, 반도체 등 중 일종 혹은 이종 이상의 복합적 재료로 구성되는 것이 바람직하다. 그리고 상기 초고주파 집적회로(230)는 50 ~ 75 GHz 대역에서 사용하는 회로로서, 그 이상인 수 THz 대역에서 사용되는 회로에도 적용 가능하다.
상기 신호 전송로(210)(220)를 보다 자세히 설명하면, 상기 초고주파 집적회로(MMIC)(230)로부터 더블 와이어링(wiring)을 하여 분리된 2 개의 제 1 금속면을 갖는 제 1 이중 선로(220)와, 상기 제 1 이중 선로(220)에 각각 직렬로 연결되는 폭과 길이가 상기 제 1 금속면과 다른 2 개의 제 2 금속면을 갖는 제 2 이중 선로(210)로 구성된다. 이때, 상기 다단 도파로 형태를 갖는 신호 전송로를 본 명세 서에서는 2단으로 한정하고 있지만, 이는 필요에 따라서 더 많은 단을 갖는 도파로 형태도 구성 가능하다.
상기 제 1 이중 선로(220)는 70 오옴(ohm)의 임피던스를 갖고 상기 제 2 이중 선로(210)는 100 오옴의 임피던스를 갖는 것이 바람직하다.
도 6a 는 도 5의 구성을 갖는 대역 신호 전송기에서 다중 도파로의 회로도를 나타낸 도면으로, 도 6a에서는 다중 도파로에서 발생되는 기생성분까지 모두 표시하고 있다.
도 6a와 같이, 상기 다중 도파로의 회로도는 전기 신호를 입력받는 입력라인(50)과, 상기 입력라인(50)의 일단에 연결되어 적어도 두 갈래 이상으로 나누어지는 트랜스포머 라인(transformer line)(60)이 있으며, 상기 트랜스포머 라인(60)의 끝단에 각각 이중 선로로 연결되는 제 1, 2 출력라인(70a)(80a)과, 상기 제 1, 2 출력라인(70a)(80a) 사이에 연결되어 라인 간의 격리도를 향상시키는 제 1 격리저항(212)과, 상기 제 1, 2 출력라인(70b)(80b)의 끝단에 이웃하는 이중 선로와 그 폭과 길이를 달리하여 직렬로 연결되는 제 3, 4 출력라인(70b)(80b)과, 상기 제 3, 4 출력라인(70b)(80b) 사이에 연결되어 선로 간의 격리도를 향상시키는 제 2 격리저항(222)과, 상기 제 2 격리저항(222) 양단에 병렬로 연결되어 인접 선로의 기생 캐패시턴스 성분을 보상하는 보상 캐패시터(224)와, 상기 제 2 격리저항(222) 양단과 상기 보상 캐패시터(224) 간에 병렬로 연결되어 인접 선로의 기생 인덕턴스 성분을 보상하는 보상 인덕터(226)로 구성된다.
이때, 상기 입력라인(50)은 50 오옴(ohm) 임피던스를, 상기 트랜스포머 라 인(60)은 70.7 오옴(ohm)의 임피던스를, 상기 제 1, 2 출력라인(70a)(80a)은 50 오옴의 임피던스를, 그리고 상기 제 3, 4 출력라인(70b)(80b)은 100 오옴의 임피던스를 갖는 것이 바람직하다. 또한, 상기 제 1, 2 격리저항(212)(222)은 100 오옴(ohm) 또는 100 오옴(ohm)보다 크거나 작은 값을 갖도록 구성되며, 상기 보상 캐피시터(224)는 10~90 pF의 캐패시턴스 값을, 상기 보상 인덕터(226)는 1~9 nH 인던턴스 값을 갖도록 구성되는 것이 바람직하다.
이때, 상기 보상 캐패시터(224) 및 보상 인덕터(226)의 값은 상기 제 3, 4 출력라인(70b)(80b)간의 간격을 통해 조절하게 된다. 그리고 상기 보상 캐패시터(224) 혹은 보상 인덕터(226)는 단독 혹은 복합적으로 존재하며, 칩형 혹은 일괄공정에 의해 제작하는 것이 바람직하다. 또한, 이에 따른 재료와 크기에는 제한이 없다.
또한, 상기 제 1, 2 격리저항(212)(222)은 칩형 또는 박막형으로 구성되는 것이 바람직하다,
이와 같이 상기 제 1, 2 출력라인(70a)(80a)을 갖는 제 2 이중 선로(210)와 적당한 간격을 가지고 형성된 상기 제 2, 3 출력라인(70b)(80b)을 갖는 상기 제 1 이중 선로(220)를 통해 상기 제 2 이중 선로(210)에서 유기되는 기생성분인 기생 캐패시턴스(214) 및 기생 인덕턴스(216)가 상기 제 1 이중 선로(220)에 구성된 보상 캐패시터(224) 및 보상 인덕터(226)에서 유기되는 보상 캐패시턴스 및 보상 인덕턴스와 직렬 연결됨으로써 서로 가감되어 보상 효과를 얻게 된다.
이때, 상기 제 1 이중 선로(220)와 제 2 이중 선로(210)가 특정 주파수에서 공진 회로를 형성하게 된다. 그러므로 이 형성되는 공진 주파수를 전송 주파수의 중심 주파수가 되도록 분기선들의 길이와 폭을 조절하여 캐패시턴스와 인덕턴스를 조절한다.
도 6b 는 도 5의 구성을 갖는 다중 도파로 구조를 이용한 대역 신호 전송기의 구성에서 MMIC에 와이어링된 부분까지 나타낸 상세 회로도로서, 도 6b 는 대역 신호 전송기에서 발생되는 기생 성분까지 모두 표시하고 있다.
도 6b를 참조하여 설명하면, 도 6a와 동일한 회로도를 가지며, 차이점으로는 상기 MMIC(230)와 이중으로 와이어링(wiring)되는 부분(40a)에 연결되어 선로 간의 격리도를 향상시키는 제 3 격리저항(300)과, 상기 제 3 격리저항(300)과 병렬연결로 상기 이중으로 와이어링되는 선로에 유기되는 기생성분인 기생 캐패시턴스(310) 및 기생 인덕턴스(320)가 더 포함되어 구성되게 된다.
이때, 도 1과 같이 단일 선로의 형태를 갖는 경우처럼 단일 선로와 MMIC(30)가 단일 와이어링되는 경우에는 격리저항과 발생되는 기생성분의 인덕턴스를 칩 또는 박막 형태로 보상하여야만 한다. 따라서, 회로를 추가로 부가해야 하므로 제조가 복잡해지고 와이어링의 정확한 값을 측정하기 어려우므로 제조방법에 있어 용이한 일이 아니었다.
그러나 본 발명은 분기선의 연장으로 상기 와이어링(40a)을 MMIC(230)에 이중으로 연결함으로써 단일한 와이어링에서 발생되는 피할 수 없는 기생 인덕턴스와 기생 캐패시턴스를 이중의 와이어링을 사용함으로써 격리 저항(300), 기생 캐패시턴스(301), 기생 인덕턴스(302) 등이 발생시키고, 이를 보상 캐패시터(224), 보상 인덕터(226)를 통해 서로 보상되도록 설계하였다.
이처럼 본 발명은 전달 특성의 향상을 위해 제 2 이중 선로(220)에서 기생성분을 보상하기 위해 구성되는 제 2 격리저항(222), 보상 캐패시터(224) 및 보상 인덕터(226)를 상기 MMIC(40a)와의 이중 와이어링을 통해 발생되는 격리 저항(300), 기생 캐패시턴스(301), 인덕턴스(302) 등까지 고려하여 적당한 값을 갖도록 조절하여야 한다.
본 발명을 이용해 구현된 전송기는 이중으로 제작되는 분기 선로에 의해 발생하는 기생성분을 보상 캐패시터(224) 및 보상 인덕터(226)에 의해 기생성분을 상쇄함에 의해 초고주파에서 출력단자 간에 격리도를 향상시킴으로써 대역 신호 전송기의 입출력 특성을 기존의 방법으로 구현된 대역 신호 전송기에 비해 도 7에서 나타내고 있는 것과 같이 매우 우수한 특성을 보이고 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 다중 도파로 구조를 이용한 대역 신호 전송기는 전력 분배기 형태를 가진 이중 구조 도파로로 설계 제작하여 동작 주파수가 MHz 대역에서 GHz 대역 혹은 THz 대역으로 증가함에 따라 전기신호 전달의 성능을 향상시키고, 입출력 특성을 향상시킬 수 있다.

Claims (14)

  1. 기판과,
    상기 기판 위에 초고주파 집적회로(MMIC)로부터 와이어링(wiring)되어 적어도 2개 이상 분리된 금속면이 그 폭과 길이 중 하나 이상을 달리하여 적어도 2단 이상으로 직렬 연결된 다단 도파로 형태의 신호 전송로를 포함하는 대역 신호 전송기.
  2. 제 1 항에 있어서,
    상기 기판은 저온 세라믹 재질, 유전체, 자성체, 반도체 중 일종 혹은 이종 이상의 복합적 재료로 구성되는 대역 신호 전송기.
  3. 제 1 항에 있어서,
    상기 초고주파 집적회로는 50 GHz 대역 이상에서 사용되는 대역 신호 전송기.
  4. 제 1 항에 있어서, 상기 신호 전송로는
    상기 초고주파 집적회로(MMIC)로부터 더블 와이어링(wiring)을 하여 분리된 2 개의 제 1 금속면을 갖는 제 1 이중 선로와,
    상기 제 1 이중 선로에 각각 직렬로 연결되는 폭과 길이가 상기 제 1 금속면 과 다른 2 개의 금속면을 갖는 제 2 이중 선로를 포함하여 구성되는 대역 신호 전송기.
  5. 제 4 항에 있어서,
    상기 제 1 이중 선로는 70 오옴(ohm)의 임피던스를 갖고, 상기 제 2 이중 선로는 100 오옴의 임피던스를 갖는 것을 특징으로 하는 대역 신호 전송기.
  6. 제 1 항에 있어서, 상기 신호 전송로는
    전기 신호를 입력받는 입력라인과,
    상기 입력라인의 일단에 연결되어 적어도 두 갈래 이상으로 나누어지는 트랜스포머 라인(transformer line)과,
    상기 트랜스포머 라인의 끝단에 각각 이중 선로로 연결되는 제 1, 2 출력라인과,
    상기 제 1, 2 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 1 격리저항과,
    상기 제 1, 2 출력라인의 끝단에 이웃하는 선로와 그 폭과 길이를 달리하여 직렬로 연결되는 제 3, 4 출력라인과,
    상기 제 3, 4 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 2 격리저항과,
    상기 제 2 격리저항 양단에 병렬로 연결되어 인접 선로의 기생성분을 보상하 는 보상 수단으로 구성되는 대역 신호 전송기.
  7. 제 6 항에 있어서, 상기 보상 수단은
    상기 제 2 격리저항 양단에 병렬로 연결되어 인접 선로의 기생 캐패시턴스 성분을 보상하는 보상 캐패시터와,
    상기 제 2 격리저항 양단과 상기 보상 캐패시터 간에 병렬로 연결되어 인접 선로의 기생 인덕턴스 성분을 보상하는 보상 인덕터로 구성되는 대역 신호 전송기.
  8. 제 6 항에 있어서,
    상기 제 1, 2 출력라인은 50 오옴의 임피던스를, 그리고 상기 제 3, 4 출력라인은 100 오옴의 임피던스를 갖는 것을 특징으로 하는 대역 신호 전송기.
  9. 제 6 항에 있어서,
    상기 제 1, 2 격리저항은 100 오옴(ohm)의 값을 갖고, 상기 보상 캐피시터는 10~90 pF의 캐패시턴스 값을, 상기 보상 인덕터는 1~9 nH 인던턴스 값을 갖는 것을 특징으로 하는 대역 신호 전송기.
  10. 제 6 항에 있어서,
    상기 보상 캐패시터 및 보상 인덕터의 값은 상기 제 3, 4 출력라인 간의 간격을 통해 조절하는 것을 특징으로 하는 대역 신호 전송기.
  11. 제 6 항에 있어서,
    상기 보상 캐패시터 및 보상 인덕터는 단독 또는 복합적으로 구성되는 것을 특징으로 하는 대역 신호 전송기.
  12. 제 6 항에 있어서,
    상기 보상 캐패시터 및 보상 인덕터는 칩형 또는 일괄공정 중 적어도 하나로 구성되는 것을 특징으로 하는 대역 신호 전송기.
  13. 제 6 항에 있어서,
    상기 제 1, 2 격리저항은 칩형 및 박막형 중 적어도 하나로 구성되는 것을 특징으로 하는 대역 신호 전송기.
  14. 제 6 항에 있어서,
    상기 제 3, 4 출력라인의 끝단에 직렬로 한쪽 단이 연결되고, 다른 쪽 단은 상기 MMIC(230)와 와이어링(wiring)되어 연결되는 제 5, 6 출력라인과,
    상기 제 5, 6 출력라인 사이에 연결되어 선로 간의 격리도를 향상시키는 제 3 격리저항을 포함하여 구성되는 것을 특징으로 하는 대역 신호 전송기.
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