KR20070056670A - Bonding pad for semiconductor wafer test - Google Patents

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류정수
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Abstract

A bonding pad for inspecting a semiconductor wafer is provided to secure a stable bonding region by forming a predetermined pattern on an electrical inspection region thereof. A probe tip comes in contact with an electrical inspection region(118) in order to perform an electrical characteristic inspection for a semiconductor device. An external lead line is electrically connected to a bonding region(116). The electrical inspection region has a predetermined pattern(119). The predetermined pattern has a concave structure, a convex structure or a concavo-convex structure. A planar shape of the predetermined pattern is a circle shape or a polygonal shape.

Description

반도체 웨이퍼 검사용 본딩 패드{Bonding Pad for Semiconductor Wafer Test}Bonding Pad for Semiconductor Wafer Test

도 1은 종래기술에 따른 반도체 웨이퍼에 포함된 반도체 칩을 설명하기 위한 평면도;1 is a plan view for explaining a semiconductor chip included in a semiconductor wafer according to the prior art;

도 2는 종래기술에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위한 평면도;2 is a plan view illustrating a bonding pad for inspecting a semiconductor wafer according to the prior art;

도 3은 본 발명의 실시예에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위한 평면도;3 is a plan view illustrating a bonding pad for inspecting a semiconductor wafer according to an embodiment of the present invention;

도 4a 내지 도 4c는 본 발명의 다양한 실시예들에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위해 도 3의 I-I 선을 따라 절단한 단면도들;4A through 4C are cross-sectional views taken along line II of FIG. 3 to illustrate a bonding pad for inspecting a semiconductor wafer according to various embodiments of the present disclosure;

도 5는 본 발명의 실시예에 따른 반도체 웨이퍼 검사용 본딩 패드의 특성을 설명하기 위한 평면도.5 is a plan view for explaining the characteristics of the bonding pad for semiconductor wafer inspection according to the embodiment of the present invention.

본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 반도체 웨이퍼 검사용 본딩 패드에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a bonding pad for semiconductor wafer inspection.

반도체 장치는 웨이퍼 제조 공정, 웨이퍼 상태의 전기적 검사(EDS : Electrical Die Sort), 반도체 패키지(package) 조립 및 반도체 패키지 상태의 전기적 검사 공정의 순서로 만들어진다. 이때 제조가 완료(F/O : FAB Out)된 반도체 웨이퍼 상에는 다수개의 단위 반도체 칩(chip)들이 형성된다. 이 반도체 칩들은 전기적 특성 검사(EDS : Electrical Die Sort)와 조립(assembly) 공정을 통해 패키지 형태로 만들어진다. 반도체 칩들은 내부에 있는 회로 기능을 검사하는 동시에 외부로 연결하기 위한 다수개의 본딩 패드(bonding pad)를 각각 포함한다.The semiconductor device is made in the order of a wafer manufacturing process, an electrical die sort (EDS), a semiconductor package assembly, and an electrical test process of the semiconductor package. In this case, a plurality of unit semiconductor chips are formed on a semiconductor wafer on which fabrication is completed (F / O: FAB Out). These semiconductor chips are packaged through electrical die sort (EDS) and assembly processes. The semiconductor chips each include a plurality of bonding pads for connecting to the outside while inspecting the circuit function therein.

반도체 장치의 고집적화에 따라 설계 디자인 룰(design rule)도 감소하고 있는 추세이다. 또한, 고밀도 반도체 칩의 개발이 가속화되면서 본딩 패드의 크기 및 본딩 패드 사이의 거리(pitch)도 작아지는 추세이다.As the semiconductor device is highly integrated, design design rules are also decreasing. In addition, as the development of high-density semiconductor chips is accelerated, the size of the bonding pads and the pitch between the bonding pads are also decreasing.

이러한 작은 본딩 패드와 고온의 검사 조건은 반도체 웨이퍼 검사를 수행할 때, 전기적 특성 검사를 위한 프로브 팁의 탐침 자국이 본딩 패드에 남게 되는 원인이 된다. 특히 탐침 자국이 크게 발생하면 후속의 본딩 공정을 통한 패키지 조립에서 조립 수율을 떨어뜨리는 원인이 되는 문제점이 있다.These small bonding pads and high temperature inspection conditions cause the probe marks on the probe tips for electrical property inspection to remain on the bonding pads when performing semiconductor wafer inspection. In particular, a large number of probe marks may cause a drop in assembly yield in package assembly through subsequent bonding processes.

도 1은 종래기술에 따른 반도체 웨이퍼에 포함된 반도체 칩을 설명하기 위한 평면도이다.1 is a plan view illustrating a semiconductor chip included in a semiconductor wafer according to the prior art.

도 1을 참조하면, 웨이퍼 상에 형성된 단위 반도체 칩(10)에는 내부 회로부(12)가 중앙에 형성되고, 반도체 칩(10)의 가장자리를 따라서 본딩 패드(14)가 다수개 형성되어 있다. 본딩 패드(14)는 중앙에 있는 내부 회로부(12)의 역할을 외부로 확장시키기 위한 연결 통로로서의 역할을 수행한다. 이에 따라, 본딩 패드(14) 는 반도체 웨이퍼의 생산을 완료한 후, 웨이퍼 상태의 전기적 검사에서 검사기(tester)와 연결을 위하여 프로브 팁(probe tip)이 접촉되는 단자(terminals)의 역할을 수행하는 동시에 반도체 패키지 조립 공정에서는 금선(gold wire)이나 솔더 볼(solder ball) 등과 같은 외부의 리드 선(lead wire)을 전기적으로 연결하기 위한 지점의 역할을 수행하게 된다.Referring to FIG. 1, the internal circuit unit 12 is formed in the center of the unit semiconductor chip 10 formed on the wafer, and a plurality of bonding pads 14 are formed along the edge of the semiconductor chip 10. The bonding pad 14 serves as a connection passage for extending the role of the inner circuit part 12 in the center to the outside. Accordingly, the bonding pads 14 serve as terminals for contacting probe tips for connection with a tester in the electrical inspection of the wafer state after completing the production of the semiconductor wafer. At the same time, the semiconductor package assembly process serves as a point for electrically connecting external lead wires such as gold wires or solder balls.

도 2는 종래기술에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위한 평면도이다.2 is a plan view illustrating a bonding pad for inspecting a semiconductor wafer according to the related art.

도 2를 참조하면, 전기적 특성 검사 과정에서 프로브 팁이 본딩 패드(14)에 탐침 자국(20)을 야기할 수 있다. 이러한 탐침 자국(20)은 본딩 패드(14)에 프로브 팁이 본딩 패드(14)를 누르는 압력 등에 영향을 받는다. 따라서, 본딩 패드(14)에서 프로브 팁이 접촉하여 발생하는 탐침 자국(20)이 외부의 리드 선과 전기적으로 연결이 되는 본딩 영역(16)에 손상을 주는 일이 발생한다. 이러한 탐침 자국(20)으로 인한 본딩 영역(16)의 손상은 반도체 패키지 조립을 위한 본딩 공정에서 일어날 수 있는 불량의 원인이 된다는 문제점이 있다.Referring to FIG. 2, the probe tip may cause the probe marks 20 on the bonding pads 14 during the electrical property test. These probe marks 20 are affected by the pressure at which the probe tip presses the bonding pad 14 to the bonding pad 14. Therefore, the probe trace 20 generated by the contact of the probe tip in the bonding pad 14 may damage the bonding region 16 which is electrically connected to the external lead wire. The damage of the bonding region 16 due to the probe marks 20 is a cause of defects that may occur in the bonding process for assembling the semiconductor package.

본 발명이 이루고자 하는 기술적 과제는 안정적인 본딩 영역을 갖는 반도체 웨이퍼 검사용 본딩 패드를 제공하는 데 있다.An object of the present invention is to provide a bonding pad for semiconductor wafer inspection having a stable bonding area.

상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 웨이퍼 검사용 본딩 패드를 제공한다. 이 본딩 패드는 반도체 소자의 전기적 특성 검사를 수행하기 위하여 프로브 팁이 접촉하는 전기적 검사 영역 및 외부의 리드 선과의 전기적 연결을 위한 본딩 영역으로 이루어지되, 전기적 검사 영역은 소정의 패턴을 갖는 것을 특징으로 한다.In order to achieve the above technical problem, the present invention provides a bonding pad for semiconductor wafer inspection. The bonding pad is composed of an electrical inspection region to which the probe tip contacts and a bonding region for electrical connection with an external lead wire in order to perform electrical characteristic inspection of the semiconductor device, wherein the electrical inspection region has a predetermined pattern. do.

소정의 패턴은 오목한 구조, 볼록한 구조 또는 요철 구조일 수 있으며, 평면적 형상은 원형 또는 다각형 형태일 수 있다.The predetermined pattern may be a concave structure, a convex structure or a concave-convex structure, and the planar shape may be circular or polygonal.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해서 과장된 것이다. 도면들에 있어서, 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호가 병기되어 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. Therefore, the shape of the elements in the drawings are exaggerated to emphasize a clearer description. In the drawings, like reference numerals designate like elements that perform the same function.

도 3은 본 발명의 실시예에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위한 평면도이다.3 is a plan view illustrating a bonding pad for inspecting a semiconductor wafer according to an embodiment of the present invention.

도 3a를 참조하면, 본딩 패드(114)는 반도체 소자의 전기적 특성 검사를 수행하기 위하여 프로브 팁이 접촉하는 전기적 검사 영역(118) 및 외부의 리드 선과의 전기적 연결을 위한 본딩 영역(116)으로 이루어질 수 있다. 전기적 검사 영역(118)의 전면에는 소정의 패턴(119)이 형성될 수 있다. 소정의 패턴(119)은 오목한 구조, 볼록한 구조 또는 요철 구조로 형성될 수 있으며, 소정의 패턴(119)의 평면적 형상은 원형 또는 다각형 형태로 형성될 수 있다.Referring to FIG. 3A, the bonding pad 114 includes an electrical inspection region 118 to which the probe tip contacts and a bonding region 116 for electrical connection with an external lead wire to perform electrical characteristic inspection of the semiconductor device. Can be. A predetermined pattern 119 may be formed on the front surface of the electrical inspection region 118. The predetermined pattern 119 may be formed in a concave structure, a convex structure, or an uneven structure, and the planar shape of the predetermined pattern 119 may be formed in a circular or polygonal shape.

전기적 검사 영역(118)의 전면에 소정의 패턴이 형성됨으로써, 반도체 소자의 전기적 특성 검사를 수행하기 위한 프로브 팁의 접촉에도 탐침 자국이 외부의 리드 선과의 전기적 연결을 위한 본딩 영역(116)에 손상을 주는 일이 발생하지 않을 수 있다. 이는 전기적 검사 영역(118)의 전면에 형성된 소정의 패턴(119)과 전기적 특성 검사를 수행하기 위한 프로브 팁 사이의 마찰력이 증가하였기 때문이다.Since a predetermined pattern is formed on the front surface of the electrical inspection region 118, the probe marks are damaged in the bonding region 116 for electrical connection with an external lead wire even when the probe tip is contacted to perform the electrical characteristic inspection of the semiconductor device. Giving may not happen. This is because the friction force between the predetermined pattern 119 formed on the front surface of the electrical inspection region 118 and the probe tip for performing the electrical characteristic inspection are increased.

도 4a 내지 도 4c는 본 발명의 다양한 실시예들에 따른 반도체 웨이퍼 검사용 본딩 패드를 설명하기 위해 도 3의 I-I 선을 따라 절단한 단면도들이다.4A to 4C are cross-sectional views taken along line II of FIG. 3 to illustrate bonding pads for inspecting a semiconductor wafer according to various embodiments of the present disclosure.

도 4a를 참조하면, 반도체 소자의 전기적 특성 검사를 수행할 때, 프로브 팁의 탐침 자국이 밀리지 않게 하기 위해 본딩 패드(114a)의 표면에 소정의 패턴(119a)이 오목한 구조로 형성될 수 있다.Referring to FIG. 4A, a predetermined pattern 119a may be formed in a concave structure on the surface of the bonding pad 114a in order to prevent the probe mark of the probe tip from being pushed when performing the electrical property inspection of the semiconductor device.

이에 따라, 반도체 소자의 전기적 특성 검사를 수행하기 위한 프로브 팁의 접촉에도 탐침 자국이 본딩 패드(114a)의 표면에 오목한 구조로 형성된 소정의 패턴(119a) 사이의 증가된 마찰력에 의해 소정의 패턴(119a)이 형성된 영역에만 남게 될 수 있다. 따라서, 추후 외부의 리드 선과의 전기적 연결을 위한 본딩 공정이 안정적으로 수행될 수 있다.Accordingly, even when the probe tip is used to perform electrical property inspection of the semiconductor device, a predetermined pattern may be formed due to an increased friction force between the predetermined patterns 119a having a concave structure formed on the surface of the bonding pad 114a. 119a) may remain only in the formed region. Therefore, a bonding process for electrical connection with an external lead wire may be performed stably later.

도 4b를 참조하면, 반도체 소자의 전기적 특성 검사를 수행할 때, 프로브 팁의 탐침 자국이 밀리지 않게 하기 위해 본딩 패드(114b)의 표면에 소정의 패턴(119b)이 볼록한 구조로 형성될 수 있다.Referring to FIG. 4B, a predetermined pattern 119b may be formed in a convex structure on the surface of the bonding pad 114b in order to prevent the probe tip of the probe tip from being pushed when performing the electrical property inspection of the semiconductor device.

이에 따라, 반도체 소자의 전기적 특성 검사를 수행하기 위한 프로브 팁의 접촉에도 탐침 자국이 본딩 패드(114b)의 표면에 볼록한 구조로 형성된 소정의 패 턴(119b) 사이의 증가된 마찰력에 의해 소정의 패턴(119b)이 형성된 영역에만 남게 될 수 있다. 따라서, 추후 외부의 리드 선과의 전기적 연결을 위한 본딩 공정이 안정적으로 수행될 수 있다.Accordingly, a predetermined pattern is caused by the increased friction force between the predetermined pattern 119b formed in the convex structure of the probe marks on the surface of the bonding pad 114b even in the contact of the probe tip for performing the electrical characteristic inspection of the semiconductor device. It may remain only in the region where 119b is formed. Therefore, a bonding process for electrical connection with an external lead wire may be performed stably later.

도 4c를 참조하면, 반도체 소자의 전기적 특성 검사를 수행할 때, 프로브 팁의 탐침 자국이 밀리지 않게 하기 위해 본딩 패드(114c)의 표면에 소정의 패턴(119c)이 요철 구조로 형성될 수 있다.Referring to FIG. 4C, a predetermined pattern 119c may be formed in a concave-convex structure on the surface of the bonding pad 114c so as not to push the probe marks of the probe tip when the electrical characteristic of the semiconductor device is inspected.

이에 따라, 반도체 소자의 전기적 특성 검사를 수행하기 위한 프로브 팁의 접촉에도 탐침 자국이 본딩 패드(114c)의 표면에 요철 구조로 형성된 소정의 패턴(119c) 사이의 증가된 마찰력에 의해 소정의 패턴(119c)이 형성된 영역에만 남게 될 수 있다. 따라서, 추후 외부의 리드 선과의 전기적 연결을 위한 본딩 공정이 안정적으로 수행될 수 있다.Accordingly, even when the probe tip is used to perform electrical property inspection of the semiconductor device, a predetermined pattern may be formed due to increased friction between the predetermined patterns 119c having the uneven structure formed on the surface of the bonding pad 114c. 119c) may remain only in the region where it is formed. Therefore, a bonding process for electrical connection with an external lead wire may be performed stably later.

도 5는 본 발명의 실시예에 따른 반도체 웨이퍼 검사용 본딩 패드의 특성을 설명하기 위한 평면도이다.5 is a plan view illustrating characteristics of a bonding pad for inspecting a semiconductor wafer according to an embodiment of the present invention.

도 5를 참조하면, 본딩 패드는 반도체 소자의 전기적 특성 검사를 수행하기 위하여 프로브 팁이 접촉하는 전기적 검사 영역(218) 및 외부의 리드 선과의 전기적 연결을 위한 본딩 영역(216)으로 이루어질 수 있다. 전기적 검사 영역(218)의 전면에는 소정의 패턴(219)이 형성될 수 있다. 소정의 패턴(219)은 오목한 구조, 볼록한 구조 또는 요철 구조로 형성될 수 있으며, 소정의 패턴(219)의 평면적 형상은 원형 또는 다각형 형태로 형성될 수 있다.Referring to FIG. 5, the bonding pad may include an electrical inspection region 218 contacting the probe tip and a bonding region 216 for electrical connection with an external lead wire in order to perform electrical characteristic inspection of the semiconductor device. A predetermined pattern 219 may be formed on the front surface of the electrical inspection region 218. The predetermined pattern 219 may be formed in a concave structure, a convex structure, or an uneven structure, and the planar shape of the predetermined pattern 219 may be formed in a circular or polygonal shape.

전기적 검사 영역(218)의 전면에 소정의 패턴이 형성됨으로써, 반도체 소자 의 전기적 특성 검사를 수행하기 위한 프로브 팁의 접촉에도 탐침 자국(220)이 외부의 리드 선과의 전기적 연결을 위한 본딩 영역(216)까지 밀리지 않게 된다. 이는 전기적 검사 영역(218)의 전면에 형성된 소정의 패턴(219)과 전기적 특성 검사를 수행하기 위한 프로브 팁 사이의 마찰력이 증가하였기 때문이다.Since a predetermined pattern is formed on the front surface of the electrical inspection region 218, the bonding trace 220 may be bonded to the external lead wire even when the probe trace 220 contacts the probe tip for performing electrical characteristic inspection of the semiconductor device. Will not be pushed). This is because the friction force between the predetermined pattern 219 formed on the front surface of the electrical inspection region 218 and the probe tip for performing the electrical characteristic inspection are increased.

상기한 본 발명의 실시예들에 따른 방법으로 반도체 칩의 내부에 있는 회로 기능을 검사하는 동시에 외부로 연결하기 위한 반도체 웨이퍼 검사용 본딩 패드를 제공함으로써, 전기적 특성 검사를 수행하는 동안 프로브 팁과의 접촉에 의한 탐침 자국이 추후 패키지 공정에서 외부의 리드 선과의 전기적 연결을 위한 본딩 영역에 손상을 주는 것을 방지할 수 있다. 이에 따라, 본딩 패드에 안정적인 본딩 영역을 확보함으로써, 추후 패키지 공정에서 조립 수율을 향상시킬 수 있는 반도체 웨이퍼 검사용 본딩 패드를 제공할 수 있다.By providing a bonding pad for inspecting a semiconductor wafer for external connection while inspecting a circuit function inside the semiconductor chip by the method according to the embodiments of the present invention described above, the bonding tip with the probe tip during the electrical characteristic inspection is performed. Probe marks by contact can be prevented from damaging the bonding area for electrical connection with external leads in later package processes. Accordingly, by securing a stable bonding region in the bonding pad, it is possible to provide a bonding pad for semiconductor wafer inspection that can improve assembly yield in a later package process.

상술한 것과 같이, 본 발명에 따르면 본딩 패드의 전기적 검사 영역에 소정의 패턴을 형성하여 안정적인 본딩 영역을 확보함으로써, 패키지 공정에서 조립 수율을 향상시킬 수 있는 반도체 웨이퍼 검사용 본딩 패드를 제공할 수 있다.As described above, according to the present invention, by forming a predetermined pattern in the electrical inspection region of the bonding pad to secure a stable bonding region, it is possible to provide a bonding pad for semiconductor wafer inspection that can improve assembly yield in a packaging process. .

Claims (3)

반도체 소자의 전기적 특성 검사를 수행하기 위하여 프로브 팁이 접촉하는 전기적 검사 영역; 및An electrical inspection region to which the probe tip contacts to perform electrical characteristics inspection of the semiconductor device; And 외부의 리드 선과의 전기적 연결을 위한 본딩 영역을 포함하되, 상기 전기적 검사 영역은 소정의 패턴을 갖는 것을 특징으로 하는 반도체 웨이퍼 검사용 본딩 패드.And a bonding region for electrical connection with an external lead wire, wherein the electrical inspection region has a predetermined pattern. 제 1항에 있어서,The method of claim 1, 상기 소정의 패턴은 오목한 구조, 볼록한 구조 또는 요철 구조인 것을 특징으로 하는 반도체 웨이퍼 검사용 본딩 패드.And the predetermined pattern is a concave structure, a convex structure or a concave-convex structure. 제 2항에 있어서,The method of claim 2, 상기 소정의 패턴의 평면적 형상은 원형 또는 다각형 형태인 것을 특징으로 하는 반도체 웨이퍼 검사용 본딩 패드.Bonding pad for semiconductor wafer inspection, characterized in that the planar shape of the predetermined pattern is a circular or polygonal shape.
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