KR20070051559A - Liquid crystal display comprising signal seletion circuit - Google Patents

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Abstract

신호 선택 회로를 포함하는 액정 표시 장치가 제공된다. 액정 표시 장치는, 제1 및 제2 핀을 포함하는 입력 커넥터로, 제1 핀은 테스트 모드에서는 칩 인에이블 신호를, 정상 동작 모드에서는　EDID(Extended Display Identification Data) 클럭 신호를 제공받고, 제2 핀은 테스트 모드에서는 제어 신호를, 정상 동작 모드에서는 EDID 데이터 신호를 제공받는 입력 커넥터와 칩 인에이블 신호와 제어 신호는 플리커 조절 회로에 제공하고, EDID 클럭 신호와 EDID 데이터 신호는 EDID 회로에 선택적으로 제공하는 신호 선택 회로를 포함한다.A liquid crystal display device including a signal selection circuit is provided. The liquid crystal display is an input connector including first and second pins, wherein the first pin is provided with a chip enable signal in a test mode, an Extended Display Identification Data (EDID) clock signal in a normal operation mode, and a second pin. The pins provide control signals in test mode, input connectors and chip enable signals and control signals to the flicker control circuit, which receive EDID data signals in normal operation mode, and EDID clock signals and EDID data signals to the EDID circuits. It provides a signal selection circuit.

플리커 조절 회로, EDID 회로, 신호 선택 회로, 액정 표시 장치 Flicker Control Circuit, EDID Circuit, Signal Selection Circuit, Liquid Crystal Display

Description

신호 선택 회로를 포함하는 액정 표시 장치{Liquid crystal display comprising signal seletion circuit} Liquid crystal display comprising a signal selection circuit {Liquid crystal display comprising signal seletion circuit}

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블럭도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2 및 도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 액정 표시 장치의 동작을 설명하기 위한 도면이다.2 and 3 are diagrams for describing an operation of the liquid crystal display according to the exemplary embodiment shown in FIG. 1.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

1: 액정 표시 장치 110: 입력 커넥터(connector)1: liquid crystal display 110: input connector

200: 액정 표시 모듈 210: 신호 선택 회로200: liquid crystal display module 210: signal selection circuit

230: 플리커(flicker) 조절 회로 250: EDID 회로230: flicker control circuit 250: EDID circuit

330: 스위칭부 350: 버퍼(buffer)330: switching unit 350: buffer

본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는 신호 선택 회로를 포함하는 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device including a signal selection circuit.

액정 표시 장치(Liquid crystal display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display) 중 하나이다. 이는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져 있으며, 전극에 전압을 인가하여 액정층의 액정 분자를 재배열시킴으로써 투과되는 광의 양을 조절하는 표시 장치다.Liquid crystal displays are one of the most widely used flat panel displays. It consists of two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween, and is a display device for controlling the amount of light transmitted by applying a voltage to the electrodes to rearrange the liquid crystal molecules of the liquid crystal layer.

액정 표시 장치에 있어서 입력 커넥터의 핀에 대한 입력 신호 맵핑(signal mapping)은 표준화되어 있다. 그러나 일부 사용자에 의해 입력 커넥터의 핀에 대한 입력 신호 맵핑의 변화가 요구되고 있다. 이로 인해 기존의 제조공정 라인에서 신호 케이블 변경 및 제품 제조시 지그(jig)의 변경 등이 필요하게 되어 제품의 생산 시간의 증가는 물론 작업자 실수로 인한 제품 손상까지도 우려되고 있다. In a liquid crystal display, input signal mapping to pins of an input connector is standardized. However, some users require a change in the input signal mapping to the pins of the input connector. As a result, it is necessary to change the signal cable and change the jig when manufacturing the product in the existing manufacturing process line, which increases the production time of the product and also causes the product damage due to an operator error.

본 발명이 이루고자 하는 기술적 과제는, 신호 선택 회로를 포함하는 액정 표시 장치를 제공하고자 하는 것이다.An object of the present invention is to provide a liquid crystal display device including a signal selection circuit.

본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problem of the present invention is not limited to the technical problem mentioned above, another technical problem not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 및 제2 핀을 포함하는 입력 커넥터로, 제1 핀은 테스트 모드에서는 칩 인에이블 신호를, 정상 동작 모드에서는　EDID 클럭 신호를 제공받고, 제2 핀은 테스트 모드에서는 제어 신호를, 정상 동작 모드에서는 EDID 데이터 신호를 제공받는 입력 커넥터와 칩 인에이블 신호와 제어 신호는 플리커 조절 회로에 제공하고, EDID 클럭 신호와 EDID 데이터 신호는 EDID 회로에 선택적으로 제공하는 신호 선택 회로를 포함한다.In accordance with another aspect of the present invention, a liquid crystal display device includes an input connector including first and second pins, wherein the first pin provides a chip enable signal in a test mode and a normal operation mode. An input connector, a chip enable signal, and a control signal, which receive an EDID clock signal and a second pin, receive a control signal in a test mode and an EDID data signal in a normal operation mode, provide a flicker control circuit. The EDID data signal includes a signal selection circuit that selectively provides the EDID circuit.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, and only the embodiments make the disclosure of the present invention complete, and the general knowledge in the art to which the present invention belongs. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하 첨부된 도 1 내지 도 3을 참조하여 본 발명인 액정 표시 장치를 상세히 설명한다.Hereinafter, the liquid crystal display of the present invention will be described in detail with reference to FIGS. 1 to 3.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블럭도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1을 참조하면, 액정 표시 장치(1)는 입력 커넥터(110), 액정 표시 모듈(200)을 포함한다.Referring to FIG. 1, the liquid crystal display 1 includes an input connector 110 and a liquid crystal display module 200.

입력 커넥터(110)는 EDID 클럭 신호(CLK_EDID), EDID 데이터 신호(DATA_EDID), EDID 전압 신호(V_EDID)와 칩 인에이블 신호(CE), 제어 신호(CTL)를 외부 시스템으로부터 제공받아 액정 표시 모듈(200)로 제공한다. The input connector 110 receives an EDID clock signal CLK_EDID, an EDID data signal DATA_EDID, an EDID voltage signal V_EDID, a chip enable signal CE, and a control signal CTL from an external system. 200).

입력 커넥터(110)는 복수개의 입력핀을 구비하고 있는데, 원칙적으로 각각의 입력핀에 대한 입력 신호 맵핑(signal mapping)이 표준화되어 있다.The input connector 110 includes a plurality of input pins, and in principle, input signal mapping for each input pin is standardized.

칩 인에이블 신호(CE), 제어 신호(CTL)와 EDID 클럭 신호(CLK_EDID), EDID 데이터 신호(DATA_EDID), EDID 전압 신호(V_EDID)는 복수개의 입력핀 중 적어도 하나의 입력핀에 제공된다. 칩 인에이블 신호(CE), 제어 신호(CTL)와 EDID 클럭 신호(CLK_EDID), EDID 데이터 신호(DATA_EDID), EDID 전압 신호(V_EDID)를 제공받는 입력핀으로는, 종래에 넌 커넥트(NC: Non-Connect)되어 있던 입력핀을 사용한다. 이와 같이, 넌 커넥트되어 있던 입력핀을 사용하면, 입력 커넥터(110)로 제공되는 기타 다른 신호들의 신호 맵핑을 변경하지 않을 수 있다. The chip enable signal CE, the control signal CTL, the EDID clock signal CLK_EDID, the EDID data signal DATA_EDID, and the EDID voltage signal V_EDID are provided to at least one of the plurality of input pins. As an input pin for receiving the chip enable signal CE, the control signal CTL, the EDID clock signal CLK_EDID, the EDID data signal DATA_EDID, and the EDID voltage signal V_EDID, conventional non-connect (NC: Non) Use the connected input pin. As such, using the non-connected input pin may not change the signal mapping of other signals provided to the input connector 110.

액정 표시 모듈(200)은 신호 선택 회로(210), 플리커 조절 회로(230), EDID 회로(250)를 포함하고 있다. The liquid crystal display module 200 includes a signal selection circuit 210, a flicker control circuit 230, and an EDID circuit 250.

신호 선택 회로(210)는 다시 스위칭부(330), 버퍼(350)를 포함하고 있다. 신호 선택 회로(210)의 회로 및 동작은 도 2 및 도 3을 참조하여 구체적으로 후술한다.The signal selection circuit 210 again includes a switching unit 330 and a buffer 350. The circuit and operation of the signal selection circuit 210 will be described in detail later with reference to FIGS. 2 and 3.

스위칭부(330)는 입력 커넥터(110)로부터 EDID 전압 신호(V_EDID)를 제공받아 제1 및 제2 버퍼(buf1, buf2)에 버퍼 제어 신호(BCTL)를 제공한다. 버퍼(350)는 스위칭부(330)로부터 버퍼 제어 신호(BCTL)가 제공되는지 여부에 따라 칩 인에이블 신호(CE)와 제어 신호(CTL)를 플리커 조절 회로(230)에 EDID 클럭 신호(CLK_EDID)와 EDID 데이터 신호(DATA_EDID)를 EDID 회로(250)에 선택적으로 제공한다. The switching unit 330 receives the EDID voltage signal V_EDID from the input connector 110 and provides the buffer control signal BCTL to the first and second buffers buf1 and buf2. The buffer 350 supplies the chip enable signal CE and the control signal CTL to the flicker control circuit 230 based on whether the buffer control signal BCTL is provided from the switching unit 330, and the EDID clock signal CLK_EDID. And an EDID data signal DATA_EDID is selectively provided to the EDID circuit 250.

플리커 조절 회로(230)는 화면의 명멸현상(flicker: 깜빡거림)을 조절한다.The flicker adjusting circuit 230 adjusts flicker of the screen.

즉, 테스트 모드에서 칩 인에이블 신호(CE)와 제어 신호(CTL)를 버퍼(350)로부터 제공받아 플리커 현상을 조절하는데 사용된다.That is, in the test mode, the chip enable signal CE and the control signal CTL are received from the buffer 350 and used to adjust the flicker phenomenon.

EDID 회로(250)는 액정 표시 모듈(220)의 그래픽 카드와 그의 능력에 관한 기본적인 정보를 포함하는 VESA(Video Electronics Standards Association)의 표준 데이터 포맷이다. 이 EDID 회로(250)는 제조자 ID, 최대 이미지 크기, 컬러의 특징, 제조 프리셋 시간, 주파수 범위 제한, 최대 제품 유형, 필터의 유형, 표시장치에 의해 제공되는 타이밍, 표시장치 크기, 디지털 표시장치만을 위한 화소 맵핑 자료를 포함한다. 즉, 정상 동작 모드에서 EDID 클럭 신호(CLK_EDID), EDID 데이터 신호(DATA_EDID)를 제공받아 VESA의 표준 데이터 포맷에 관한 정보를 제공한다.The EDID circuit 250 is a standard data format of the Video Electronics Standards Association (VESA) that contains basic information about the graphics card of the liquid crystal display module 220 and its capabilities. This EDID circuit 250 is only for manufacturer ID, maximum image size, color characteristics, manufacturing preset time, frequency range limit, maximum product type, filter type, timing provided by the display, display size, digital display only. Pixel mapping data for the application. That is, the EDID receives the EDID clock signal CLK_EDID and the EDID data signal DATA_EDID in the normal operation mode, and provides information on the standard data format of the VESA.

도 2 및 도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 액정 표시 장치의 동작을 설명하기 위한 도면이다. 설명의 편의상, 도 1에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.2 and 3 are diagrams for describing an operation of the liquid crystal display according to the exemplary embodiment shown in FIG. 1. For convenience of description, members having the same functions as the members shown in FIG. 1 are denoted by the same reference numerals, and therefore description thereof is omitted.

도 2 및 도 3을 참조하면, 신호 선택 회로(210)는 스위칭부(330)와 버퍼(350)를 포함한다.2 and 3, the signal selection circuit 210 includes a switching unit 330 and a buffer 350.

스위칭부(330)는 PNP 바이폴라 트랜지스터(PNP)와 두 개의 저항(R1, R2)을 포함한다. PNP 바이폴라 트랜지스터(PNP)는 EDID 전압 신호(V_EDID)의 제공 여부에 따라 게이팅된다. PNP 바이폴라 트랜지스터(PNP)의 베이스에는 입력 커넥터(110)의 복수개의 입력핀 중의 하나, 저항(R1) 및 제1 버퍼(buf1)가, 에미터에는 전원전압(Vdd)이, 컬렉터에는 저항(R2)과 제2 버퍼(buf2)가 연결되어 있다. 각 저항(R1, R2)의 타단은 접지되어 있다. 여기서 PNP 바이폴라 트랜지스터(PNP)의 베이스와 연결된 저항(R1)은 10㏀ 내지 30㏀가 될 수 있다.The switching unit 330 includes a PNP bipolar transistor PNP and two resistors R1 and R2. The PNP bipolar transistor PNP is gated according to whether an EDID voltage signal V_EDID is provided. The base of the PNP bipolar transistor PNP has one of a plurality of input pins of the input connector 110, the resistor R1 and the first buffer buf1, the emitter a power supply voltage Vdd, and the collector a resistor R2. ) And the second buffer bu2 are connected. The other end of each of the resistors R1 and R2 is grounded. Here, the resistor R1 connected to the base of the PNP bipolar transistor PNP may be 10 kV to 30 kV.

버퍼(350)는 제1 버퍼(buf1)와 제2 버퍼(buf2)를 포함한다. The buffer 350 includes a first buffer buf1 and a second buffer buf2.

제1 버퍼(buf1)는 입력 커넥터의 하나 이상의 입력핀, PNP 바이폴라 트랜지스터(PNP)의 컬렉터, 플리커 조절 회로(230)와 연결되어 있다. 제2 버퍼(buf2)는 입력 커넥터(110)의 하나 이상의 입력핀, PNP 바이폴라 트랜지스터(PNP)의 베이스, EDID 회로(250)와 연결되어 있다. 버퍼(350)는 접지되어 있다.The first buffer buf1 is connected to one or more input pins of the input connector, the collector of the PNP bipolar transistor PNP, and the flicker control circuit 230. The second buffer buf2 is connected to one or more input pins of the input connector 110, the base of the PNP bipolar transistor PNP, and the EDID circuit 250. The buffer 350 is grounded.

이하 도 2를 참조하여 테스트 모드에서 신호 선택 회로 부분의 동작을 설명한다. Hereinafter, the operation of the signal selection circuit portion in the test mode will be described with reference to FIG. 2.

테스트 모드에서 입력 커넥터로(110)부터 EDID 전압 신호(V_EDID)가 제공되지 않는 논 커넥터의 경우에는 PNP 바이폴라 트랜지스터(PNP)가 턴온되므로, PNP 바이폴라 트랜지스터(PNP)의 에미터에 제공되는 (+)전압인 전원전압(Vdd)이 PNP 바이폴라 트랜지스터(PNP)의 컬렉터와 연결된 저항(R2)에 전달된다. PNP 바이폴라 트랜지스터(PNP)의 컬렉터와 연결된 저항(R2)에 전달된 전압이 버퍼 제어 신호(BCTL)가 되어서 제1 버퍼(buf1)에 제공된다. In the test mode, the PNP bipolar transistor (PNP) is turned on in the case of the non-connector in which the EDID voltage signal V_EDID is not provided from the input connector 110 to the positive connector provided to the emitter of the PNP bipolar transistor PNP. The power supply voltage Vdd, which is a voltage, is transmitted to the resistor R2 connected to the collector of the PNP bipolar transistor PNP. The voltage transferred to the resistor R2 connected to the collector of the PNP bipolar transistor PNP becomes a buffer control signal BCTL and is provided to the first buffer buf1.

버퍼(350)는 예를 들어 삼상태(tri-state) 버퍼를 포함하나, 이에 제한되지 않는다. 삼상태 버퍼는 버퍼 제어 신호(BCTL)가 공급되는 경우에는 동작하여 입력에 제공되는 신호를 출력하고, 버퍼 제어 신호(BCTL)가 공급되지 않는 경우에는 높은 임피던스가 되어 입력과 출력을 차단하여 입력에 제공되는 신호를 출력하지 않는다. 따라서 이하에서는 삼상태 버퍼를 가지고 설명한다.The buffer 350 includes, but is not limited to, for example, a tri-state buffer. The tri-state buffer operates when the buffer control signal BCTL is supplied and outputs the signal provided to the input. When the buffer control signal BCTL is not supplied, the tri-state buffer becomes high impedance and blocks the input and output to the input. Do not output the signal provided. Therefore, the following description will be given with the tri-state buffer.

버퍼 제어 신호(BCTL)가 제1 버퍼(buf1)에 제공되면 제1 버퍼(buf1)는 동작을 하게 되는데, 이 때는 제1 버퍼(buf1)에 입력되는 신호가 출력되게 된다. 따라 서, 칩 인에이블신호(CE)와 제어신호(CTL)가 제1 버퍼(buf1)를 통해서 출력된다. When the buffer control signal BCTL is provided to the first buffer buf1, the first buffer buf1 operates, and at this time, a signal input to the first buffer buf1 is output. Accordingly, the chip enable signal CE and the control signal CTL are output through the first buffer buf1.

그러나, 제2 버퍼(buf2)에 버퍼 제어 신호(BCTL)가 제공되지 않으므로, 제2 버퍼(buf2)는 높은 임피던스로 나타난다. 따라서, 제2 버퍼(buf2)로 제공되는 신호는 차단되어, 칩 인에이블신호(CE)와 제어신호(CTL)가 제2 버퍼(buf2)를 통해서 출력되지 않는다.However, since the buffer control signal BCTL is not provided to the second buffer buf2, the second buffer buf2 is represented by a high impedance. Therefore, the signal provided to the second buffer buf2 is blocked, so that the chip enable signal CE and the control signal CTL are not output through the second buffer buf2.

결론적으로, 입력 커넥터(110)로부터 EDID 전압 신호(V_EDID)가 제공되지 않으면 PNP 바이폴라 트랜지스터(PNP)가 턴온되므로, 버퍼 제어 신호(BCTL)가 제1 버퍼(buf1)에 제공되어 동작하게 된다. 제1 버퍼(buf1)가 동작하게 되면, 칩 인에이블신호(CE)와 제어신호(CTL)가 플리커 조절 회로(230)로 제공된다.As a result, when the EDID voltage signal V_EDID is not provided from the input connector 110, the PNP bipolar transistor PNP is turned on, so that the buffer control signal BCTL is provided to the first buffer buf1 to operate. When the first buffer buf1 operates, the chip enable signal CE and the control signal CTL are provided to the flicker control circuit 230.

이하 도 3을 참조하여 정상 동작 모드에서 신호 선택 회로 부분의 동작을 설명한다. Hereinafter, the operation of the signal selection circuit portion in the normal operation mode will be described with reference to FIG. 3.

정상 동작 모드에서 입력 커넥터로(110)부터 EDID 전압 신호(V_EDID)가 제공되는 경우에는 PNP 바이폴라 트랜지스터(PNP)가 턴오프되므로, PNP 바이폴라 트랜지스터(PNP)의 베이스에 제공되는 전압이 저항(R1)에 제공되게 된다. 저항(R1)에 제공된 전압이 버퍼 제공 신호(BCTL)가 되어 제2 버퍼(buf2)에 제공된다. When the EDID voltage signal V_EDID is supplied from the input connector 110 to the input connector in the normal operation mode, the PNP bipolar transistor PNP is turned off, so that the voltage provided to the base of the PNP bipolar transistor PNP is the resistor R1. To be provided. The voltage provided to the resistor R1 becomes the buffer providing signal BCTL and is provided to the second buffer buf2.

버퍼 제어 신호(BCTL)가 제2 버퍼(buf2)에 제공되면 제2 버퍼(buf2)는 동작을 하게 되는데, 이 때는 제2 버퍼(buf2)에 입력되는 신호가 출력되게 된다. 따라서, EDID 클럭 신호(CLK_EDID)와 EDID 데이터 신호(DATA_EDID)가 제2 버퍼(buf2)를 통해서 출력된다. When the buffer control signal BCTL is provided to the second buffer buf2, the second buffer buf2 operates, and at this time, a signal input to the second buffer buf2 is output. Accordingly, the EDID clock signal CLK_EDID and the EDID data signal DATA_EDID are output through the second buffer buf2.

그러나, 제1 버퍼(buf1)에 버퍼 제어 신호(BCTL)가 제공되지 않으므로, 제1 버퍼(buf1)는 동작하지 않고 높은 임피던스로 나타난다. 따라서, 제2 버퍼(buf2)로 제공되는 신호는 차단되어, EDID 클럭 신호(CLK_EDID)와 EDID 데이터 신호(DATA_EDID)가 제2 버퍼(buf2)를 통해서 출력되지 않는다.However, since the buffer control signal BCTL is not provided to the first buffer buf1, the first buffer buf1 does not operate and appears to have a high impedance. Therefore, the signal provided to the second buffer buf2 is blocked, and the EDID clock signal CLK_EDID and the EDID data signal DATA_EDID are not output through the second buffer buf2.

결론적으로, 입력 커넥터(110)로부터 EDID 전압 신호(EDID_V)가 제공되면 PNP 바이폴라 트랜지스터(PNP)가 턴오프되므로, 버퍼 제어 신호(BCTL)가 제2 버퍼(buf2)에 제공되어 동작하게 된다. 제2 버퍼(buf2)가 동작하게 되면, EDID 클럭 신호(CLT_EDID)와 EDID 데이터 신호(DATA_EDID)가 EDID 회로(230)로 제공된다.As a result, when the EDID voltage signal EDID_V is provided from the input connector 110, since the PNP bipolar transistor PNP is turned off, the buffer control signal BCTL is provided to the second buffer buf2 to operate. When the second buffer bu2 is operated, the EDID clock signal CLT_EDID and the EDID data signal DATA_EDID are provided to the EDID circuit 230.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상술한 바와 같이 본 발명에 따른 액정 표시 장치에 의하면, 사용자 사양 및 내부 공정 사양을 동일한 입력 커넥터에 적용할 수 있다.As described above, according to the liquid crystal display device according to the present invention, the user specification and the internal process specification can be applied to the same input connector.

또한 본 발명에 따른 액정 표시 장치에 의하면, 기존의 제조공정 라인에서 신호 케이블 변경 및 제품 제조시 지그(jig)의 변경 등이 필요없게 되어 작업의 효율을 향상시킬 수 있다.In addition, according to the liquid crystal display device according to the present invention, it is not necessary to change the signal cable and the jig during manufacturing the product in the existing manufacturing process line can improve the work efficiency.

Claims (5)

제1 및 제2 핀을 포함하는 입력 커넥터로, 상기 제1 핀은 테스트 모드에서는 칩 인에이블 신호를, 정상 동작 모드에서는　EDID(Extended Display Identification Data) 클럭 신호를 제공받고, 상기 제2 핀은 테스트 모드에서는 제어 신호를, 정상 동작 모드에서는 EDID 데이터 신호를 제공받는 입력 커넥터; 및An input connector including first and second pins, wherein the first pin receives a chip enable signal in a test mode, an Extended Display Identification Data (EDID) clock signal in a normal operation mode, and the second pin receives a test signal. An input connector configured to receive a control signal in a mode and an EDID data signal in a normal operation mode; And 상기 칩 인에이블 신호와 상기 제어 신호는 플리커 조절 회로에 제공하고, 상기 EDID 클럭 신호와 EDID 데이터 신호는 EDID 회로에 선택적으로 제공하는 신호 선택 회로를 포함하는 액정 표시 장치.And a signal selection circuit for providing the chip enable signal and the control signal to a flicker control circuit, and selectively providing the EDID clock signal and the EDID data signal to an EDID circuit. 제 1항에 있어서,The method of claim 1, 상기 입력 커넥터는 EDID 전압 신호를 제공받는 제3 핀을 더 포함하는 액정 표시 장치.　The input connector may further include a third pin configured to receive an EDID voltage signal. 제 1항에 있어서, 신호 선택 회로는 The method of claim 1, wherein the signal selection circuit is 상기 EDID 전압 신호의 제공 여부에 따라 버퍼 제어 신호를 제공하는 스위칭부와, 상기 스위칭부의 상기 버퍼 제어 신호에 인에이블되어 상기 칩 인에이블 신호 및 상기 제어 신호를 상기 플리커 조절 회로에 제공하는 제1 버퍼를 포함하는 액정 표시 장치.　A first buffer configured to provide a buffer control signal according to whether the EDID voltage signal is provided and a first buffer configured to enable the buffer control signal to provide the chip enable signal and the control signal to the flicker control circuit Liquid crystal display comprising a. 제 1항에 있어서,The method of claim 1, 상기 신호 선택 회로는　정상 동작 모드에서 상기 EDID 전압 신호를 제공받아　인에이블되어, 상기 EDID 클럭 신호 및 EDID 데이터 신호를 상기 EDID 회로에 제공하는 제2 버퍼를 포함하는 액정 표시 장치.And the signal selection circuit includes a second buffer configured to receive and enable the EDID voltage signal in a normal operation mode to provide the EDID clock signal and an EDID data signal to the EDID circuit. 제 4항에 있어서,The method of claim 4, wherein 상기 스위칭부는 상기 EDID 전압 신호를 베이스로 제공받아 컬렉터로 상기 버퍼 제어 신호를 제공하는 PNP 바이폴라 트랜지스터인 액정 표시 장치.And the switching unit is a PNP bipolar transistor configured to receive the EDID voltage signal as a base and provide the buffer control signal to a collector.
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KR101409645B1 (en) * 2007-08-08 2014-06-18 엘지디스플레이 주식회사 Liquid crystal display device

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