KR20070046533A - Circuit for generating a signal enabling buffer - Google Patents

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KR20070046533A KR1020050103344A KR20050103344A KR20070046533A KR 20070046533 A KR20070046533 A KR 20070046533A KR 1020050103344 A KR1020050103344 A KR 1020050103344A KR 20050103344 A KR20050103344 A KR 20050103344A KR 20070046533 A KR20070046533 A KR 20070046533A
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Abstract

본 발명은 리프레쉬 신호가 오토리프레쉬 명령에 의해 인에이블된 구간부터, 데이터의 리드(Read) 또는 라이트(Write) 동작 이전에 인에이블되는 다수의 뱅크별 로우액티브 신호 중 어느 하나라도 인에이블 되는 구간까지, 인에이블되는 제어신호를 출력하는 제어신호 발생부와, 상기 제어신호 발생부에서 출력된 제어신호와 버퍼링된 클럭인에이블 신호를 입력 받아 논리 연산하는 제 1 논리부 및, 상기 제 1 논리부의 출력신호와 리드 동작에서 인에이블되는 리드인에이블 신호를 입력 받아 논리 연산을 통해 버퍼인에이블 신호를 출력하는 제 2 논리부를 포함하여 구성되는 버퍼인에이블 신호 생성회로를 제공한다.According to an embodiment of the present invention, the interval from which the refresh signal is enabled by the auto refresh command to the interval where any one of a plurality of bank-specific low active signals enabled before the read or write operation of data is enabled. And a control signal generator for outputting an enabled control signal, a first logic unit configured to logically receive a control signal output from the control signal generator and a buffered clock enable signal, and an output of the first logic unit. A buffer enable signal generation circuit including a second logic unit configured to receive a signal and a read enable signal enabled in a read operation and output a buffer enable signal through a logic operation is provided.

오토 리프레쉬, 데이터 입력 버퍼, 리프레쉬 신호, 버퍼인에이블 신호 Auto refresh, data input buffer, refresh signal, buffer enable signal

Description

버퍼인에이블 신호 생성 회로 {Circuit for generating a signal enabling buffer} Circuit for generating a signal enabling buffer

도 1은 종래 기술에 의한 데이터 입력 버퍼의 회로도이다.1 is a circuit diagram of a data input buffer according to the prior art.

도 2는 본 발명의 일 실시예에 의한 버퍼인에이블 신호 생성 회로의 회로도이다.2 is a circuit diagram of a buffer enable signal generation circuit according to an embodiment of the present invention.

도 3은도 2의 버퍼인에이블 신호 생성 회로에 입력되는 제어신호 생성 회로의 회로도이다.FIG. 3 is a circuit diagram of a control signal generation circuit input to the buffer enable signal generation circuit of FIG. 2.

도 4는 본 발명의 다른 실시예에 의한 버퍼인에이블 신호 생성 회로의 회로도이다. 4 is a circuit diagram of a buffer enable signal generation circuit according to another embodiment of the present invention.

본 발명은 버퍼인에이블 신호 생성회로에 관한 것으로서, 보다 상세하게는 버퍼인에이블 신호 생성 회로에 오토 리프레쉬 관련 신호와 라스아이들 신호를 논리 연산하여 생성된 제어신호를 입력시킴으로써, 오토 리프레쉬 동작 구간에서 데 이터 입력 버퍼를 비활성화시킬 수 있는 버퍼인에이블 신호를 생성하도록 한 버퍼인에이블 신호 생성회로에 관한 것이다. The present invention relates to a buffer enable signal generation circuit. More particularly, the present invention relates to a buffer enable signal generation circuit by inputting a control signal generated by performing a logical operation on an auto refresh-related signal and a radar idle signal. A buffer enable signal generation circuit for generating a buffer enable signal capable of deactivating a data input buffer.

대부분의 컴퓨터 및 통신 제품에서 주기억 장치로 널리 사용되고 있는 휘발성 메모리(예컨대, DRAM)의 셀은 데이터 손실을 방지하기 위하여 리프레쉬를 해 주어야 한다. 이는 데이터를 저장하는 단위 셀의 한 구성 요소인 셀 커패시터가 이상적인 특성을 지니지 못하는 관계로 저장된 전하가 일정시간이 지나면 누설전류에 의해 외부로 소멸되기 때문이다. 따라서, 저장된 데이터가 완전히 소멸되기 전에 이를 확인하여 재저장시키는 동작인 리프레쉬 동작이 필요한 것이다.Cells of volatile memory (e.g. DRAM), which are widely used as main memory in most computer and communication products, must be refreshed to prevent data loss. This is because the stored charge is dissipated to the outside by the leakage current after a certain time because the cell capacitor, which is a component of the unit cell that stores the data, does not have ideal characteristics. Therefore, the refresh operation is required to check and restore the stored data before it is completely destroyed.

이와 같은 리프레쉬에는 셀프 리프레쉬와 오토 리프레쉬가 있는데, 셀프 리프레쉬의 경우 리프레쉬 명령과 함께 인에이블된 클럭인에이블 신호(cke)에 의해 다른 동작을 정지한 상태에서 내부 카운터에서 지정한 주소를 따라 리프레쉬를 실시하는 방식으로 진행되는 반면, 오토 리프레쉬의 경우에는 일정한 주기마다 들어오는 외부 명령을 통해 워드라인이 활성화되고, 셀에 저장된 데이터가 비트라인에 실린 후 비트 라인 센스엠프(Bit line sense amplifier)에 의해 증폭된 데이터가 다시 셀에 재저장되는 방식으로 진행된다는 점에서 차이가 있다.Such refresh includes self refresh and auto refresh. In the case of self refresh, the refresh is executed according to the address specified by the internal counter while other operations are stopped by the clock enable signal (cke) enabled with the refresh instruction. On the other hand, in the case of auto refresh, the word line is activated by an external command that comes in at regular intervals, and the data stored in the cell is loaded on the bit line and then amplified by a bit line sense amplifier. Is different in that it proceeds in such a way that it is restored back to the cell.

그런데, 이와 같이 진행되는 오토 리프레쉬 동작 중에는 셀에 데이터를 쓰거나(Write), 읽는(Read) 동작은 행해지지 않으므로, 이에 관련된 회로들은 오토 리프레쉬 동작 동안 모두 비활성화 시켜도 무방하다. However, since the write or read data is not performed in the cell during the auto refresh operation, the circuits related thereto may be deactivated during the auto refresh operation.

도 1은 종래 기술에 의한 데이터 입력 버퍼의 회로도이다.1 is a circuit diagram of a data input buffer according to the prior art.

도 1을 참고하면, 종래 기술에 의한 데이터 입력 버퍼는 버퍼 인에이블 신호에 의해 활성화 여부가 결정되는데, 좀 더 구체적으로 살펴보면 우선, 버퍼인에이블 신호가 로우레벨인 경우 NMOS(N11)는 턴오프(turn off)되어 버퍼부(10)의 동작을 차단시키고, PMOS(P12)는 턴온(turn on)되어 입력 신호에 관계없이 하이레벨의 출력신호를 출력한다. 한편, 버퍼인에이블 신호가 하이레벨인 경우 NMOS(N11)는 턴온(turn on)되고, PMOS(P12)는 턴오프(turn off)되므로 버퍼부(10)가 동작하여 입력 신호를 버퍼링한 출력신호를 출력한다. 이와 같이 버퍼인에이블 신호가 로우레벨인 경우 데이터 입력버퍼는 비활성화되고, 하이레벨인 경우 데이터 입력 버퍼는 활성화되는데, 종래 기술에 의해 생성된 버퍼 인에이블 신호의 경우 셀프 리프레쉬와 대기(Standby) 상태, 그리고 읽기(Read) 동작에서는 로우레벨이 되어 데이터 입력 버퍼를 비활성화시키고 있다. Referring to FIG. 1, whether the data input buffer according to the related art is activated is determined by a buffer enable signal. In more detail, first, when the buffer enable signal is low level, the NMOS N11 is turned off ( turn off to block the operation of the buffer unit 10, and the PMOS P12 is turned on to output a high level output signal regardless of the input signal. On the other hand, when the buffer enable signal is at a high level, the NMOS N11 is turned on and the PMOS P12 is turned off, so that the buffer unit 10 operates to buffer the input signal. Outputs As such, when the buffer enable signal is low level, the data input buffer is deactivated, and when the buffer enable signal is high level, the data input buffer is activated. In the case of the buffer enable signal generated by the prior art, the self refresh and standby states, In the read operation, the data input buffer is turned low to deactivate the data input buffer.

그러나, 오토 리프레쉬의 경우에는 앞서 살펴본 바와 같이 쓰거나(Write), 읽는(Read) 동작이 행해지지 않음에도 불구하고, 버퍼인에이블 신호를 로우레벨로 천이시켜 데이터 입력 버퍼를 비활성화시키지 않으므로 버퍼에 토글링(toggling)된 데이터가 입력되어 전류를 소모시키는 문제가 있었다. 특히, 이와 같은 전류 소모 문제는 적은 소모전류 사양이 요구되는 모바일 디바이스(Mobile device)에서 보다 두드러지게 나타난다. However, auto refresh does not disable the data input buffer by transitioning the buffer enable signal to a low level, even though the write or read operation is not performed as described above. (Toggling) has a problem that the input data is consumed to consume the current. In particular, this current consumption problem is more prominent in mobile devices that require less current consumption.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 버퍼인에이블 신호 생성 회로에 오토 리프레쉬 관련 신호와 라스아이들 신호를 논리 연산하여 생성된 제어신호를 입력시킴으로써, 오토 리프레쉬 동작 구간에서 데이터 입력 버퍼를 비활성화시킬 수 있는 버퍼인에이블 신호를 생성하는 버퍼인에이블 신호 생성회로를 제공하는 데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to input a control signal generated by performing a logical operation on an auto refresh related signal and a raid signal to a buffer enable signal generation circuit, thereby providing data in an auto refresh operation section. An object of the present invention is to provide a buffer enable signal generation circuit for generating a buffer enable signal capable of deactivating an input buffer.

상기 목적을 달성하기 위하여, 본 발명은 리프레쉬 신호가 오토리프레쉬 명령에 의해 인에이블된 구간부터, 데이터의 리드(Read) 또는 라이트(Write) 동작 이전에 인에이블되는 다수의 뱅크별 로우액티브 신호 중 어느 하나라도 인에이블 되는 구간까지, 인에이블되는 제어신호를 출력하는 제어신호 발생부와, 상기 제어신호 발생부에서 출력된 제어신호와 버퍼링된 클럭인에이블 신호를 입력 받아 논리 연산하는 제 1 논리부 및, 상기 제 1 논리부의 출력신호와 리드 동작에서 인에이블되는 리드인에이블 신호를 입력 받아 논리 연산을 통해 버퍼인에이블 신호를 출력하는 제 2 논리부를 포함하여 구성되는 버퍼인에이블 신호 생성회로를 제공한다.In order to achieve the above object, according to the present invention, any one of a plurality of bank-specific low active signals enabled from a section in which a refresh signal is enabled by an auto refresh command and before a read or write operation of data. A control signal generator for outputting a control signal enabled to at least one enabled period, a first logic unit for receiving a logic operation from a control signal output from the control signal generator and a buffered clock enable signal, and performing a logical operation; And a second logic unit configured to receive an output signal of the first logic unit and a read enable signal enabled in a read operation and output a buffer enable signal through a logic operation. .

본 발명에 있어서, 상기 제어신호 발생부는 상기 다수의 뱅크별 로우액티브 신호를 논리 연산하는 제 3 논리부와, 상기 제 3 논리부의 출력신호와 상기 리프레쉬 신호를 입력 받아, 상기 리프레쉬 신호가 인에이블된 시점부터 상기 로우액티브 신호 중 어느 하나라도 인에이블되는 시점까지 일정한 전압레벨의 출력 신호를 유지하여 출력하는 래치부와, 상기 래치부의 출력 신호와 스탠바이 상태에서 인에이블되는 라스아이들 신호를 논리 연산하여 제어신호를 출력하는 제 4 논리부를 포함하여 구성된다.In an embodiment, the control signal generator may receive a third logic unit configured to logically operate the low-active signals for each of the plurality of banks, an output signal and the refresh signal of the third logic unit, and the refresh signal may be enabled. A latch unit which maintains and outputs an output signal having a constant voltage level from a time point to a point at which any one of the low-active signals is enabled, and performs a logic operation on the output signal of the latch unit and the idle signal enabled in the standby state. And a fourth logic section for outputting a signal.

본 발명에 있어서, 상기 래치부는 상기 로우액티브 신호를 논리 연산한 신호가 일단에 입력되는 제 1 논리소자와, 상기 리프레쉬 신호를 버퍼링한 신호가 일단에 입력되는 제 2 논리소자가 래치형태로 연결된 것을 특징으로 한다.In an embodiment of the present invention, the latch unit may include a first logic device to which a signal obtained by performing a logic operation on the low-active signal is input at one end, and a second logic device to which a signal buffered at the refresh signal is input at one end. It features.

본 발명에 있어서, 상기 제 1 논리소자와 상기 제 2 논리소자는 부정논리곱 연산을 수행하는 것을 특징으로 한다.In the present invention, the first logic element and the second logic element is characterized in that to perform a negative logical operation.

본 발명에 있어서, 상기 제 3 논리부는 상기 복수의 뱅크별 로우액티브 신호를 부정 논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the third logic unit may perform an operation for performing an NOR operation on the plurality of bank-specific low active signals.

본 발명에 있어서, 상기 제 4 논리부는 상기 래치부의 출력신호와 상기 라스아이들 신호를 논리합하는 연산을 수행하는 것을 특징으로 한다.The fourth logic unit may be configured to perform an OR operation on the output signal of the latch unit and the threshold signal.

본 발명에 있어서, 상기 제 1 논리부는 상기 제어신호와 상기 클럭인에이블 신호를 논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the first logic unit may perform an operation of ORing the control signal and the clock enable signal.

본 발명에 있어서, 상기 제 2 논리부는 상기 제 1 논리부의 출력 신호와 상기 리드에이블 신호를 부정논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the second logic unit may perform an operation for negating and logically combining the output signal of the first logic unit and the read enable signal.

또한, 본 발명은 오토리프레쉬 명령에 의해 인에이블되는 리프레쉬신호와 스탠바이 상태에서 인에이블되는 라스아이들 신호를 논리 연산하는 제 1 논리부와, 상기 제 1 논리부의 출력 신호와 클럭인에이블 신호를 입력 받아 논리 연산하는 제 2 논리부 및, 상기 제 2 논리부의 출력 신호와 리드 동작에서 인에이블되는 리드인에이블 신호를 논리 연산하여 상기 리프레쉬신호가 인에이블된 구간동안 디스인에이블되는 버퍼인에이블 신호를 출력하는 제 3 논리부를 포함하여 구성되는 버퍼인에이블 신호 생성회로를 제공한다. The present invention also provides a first logic unit for performing a logic operation on a refresh signal enabled by an auto refresh command and a erase idle signal enabled in a standby state, and an output signal and a clock enable signal of the first logic unit. Outputting a buffer enable signal that is disabled during a period in which the refresh signal is enabled by performing a logical operation on a second logic unit for performing a logic operation and an output signal of the second logic unit and a read enable signal enabled in a read operation A buffer enable signal generation circuit including a third logic unit is provided.

본 발명에 있어서, 상기 제 1 논리부는 상기 리프레쉬 신호와 상기 라스아이들 신호를 논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the first logic unit may perform an operation of ORing the refresh signal and the idle signal.

본 발명에 있어서, 상기 제 2 논리부는 상기 제 1 논리부의 출력 신호와 상기 클럭인에이블 신호를 논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the second logic unit may perform an operation for ORing the output signal of the first logic unit and the clock enable signal.

본 발명에 있어서, 상기 제 3 논리부는 상기 제 2 논리부의 출력 신호와 상기 리드인에이블 신호를 부정논리합하는 연산을 수행하는 것을 특징으로 한다.In an embodiment of the present invention, the third logic unit may perform an operation for negating and logically combining the output signal of the second logic unit and the read enable signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명의 일 실시예에 의한 버퍼인에이블 신호 생성 회로의 회로도이고, 도 3은 도 2의 버퍼인에이블 신호 생성 회로에 입력되는 제어신호 생성 회로의 회로도이다.2 is a circuit diagram of a buffer enable signal generation circuit according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of a control signal generation circuit input to the buffer enable signal generation circuit of FIG. 2.

도 2 및 도 3을 참고하면, 본 발명의 일 실시예에 의한 버퍼인에이블 신호 생성 회로는 리프레쉬 신호가 오토리프레쉬 명령에 의해 인에이블된 구간부터, 데이터의 리드(Read) 또는 라이트(Write) 동작 이전에 인에이블되는 다수의 뱅크별 로우액티브 신호 중 어느 하나라도 인에이블 되는 구간까지, 인에이블되는 제어신호를 출력하는 제어신호 발생부(30)와, 상기 제어신호 발생부(30)에서 출력된 제어신호와 인버터(IV21)에서 버퍼링된 클럭인에이블 신호를 입력 받아 논리합 연산하는 제 1 논리부(20)와, 상기 제 1 논리부(20)의 출력신호와 리드(Read) 동작에서 인에이블되는 리드인에이블 신호를 입력 받아 부정논리합 연산을 통해 버퍼인에이블 신호를 출력하는 제 2 논리부(22)를 포함하여 구성된다. 2 and 3, a buffer enable signal generation circuit according to an embodiment of the present invention reads or writes data from a section in which a refresh signal is enabled by an auto refresh command. A control signal generator 30 for outputting a control signal enabled to a section in which any one of a plurality of bank-enabled low active signals previously enabled is enabled, and output from the control signal generator 30 A first logic unit 20 for receiving the control signal and the clock enable signal buffered by the inverter IV21 and performing an OR operation, and the output signal and read operation of the first logic unit 20 are enabled. And a second logic unit 22 that receives the read enable signal and outputs a buffer enable signal through a negative logic sum operation.

여기서, 상기 제어신호 발생부(30)는 상기 뱅크별 로우액티브 신호를 부정논리합 연산하는 노어게이트(NR31)와 인버터(IV31, IV32)로 구성된 제 3 논리부(302)와, 상기 제 3 논리부(302)의 출력신호와 상기 리프레쉬 신호를 인버터(IV33)에서 버퍼링한 신호를 입력 받아, 상기 리프레쉬 신호가 인에이블된 시점부터 상기 로우액티브 신호 중 어느 하나라도 인에이블되는 시점까지 일정한 전압레벨의 출력 신호를 유지하는 래치부(304)와, 상기 래치부(304)의 출력 신호와 스탠바이 상태에서 인에이블되는 라스아이들 신호를 논리 연산하여 제어신호를 출력하는 제 4 논리부(306)를 포함하여 구성된다. 이때, 상기 로우액티브 신호는 뱅크별로 발생하며, 본 발명의 실시예에서는 4개의 뱅크를 가정하여 식별기호(로우엑티브 신호[0] 내지 로우엑티브 신호[3])를 통해 구분하였다. 또한, 상기 래치부(30)는 상기 로우액티브 신호를 논리 연산한 신호가 일단에 입력되는 제 1 난드게이트(ND31)와 상기 리프레 쉬 신호를 버퍼링한 신호가 일단에 입력되는 제 2 난드게이트(ND31)가 래치형태로 연결되어 있다. Here, the control signal generator 30 may include a third logic unit 302 including a NOR gate NR31 and an inverter IV31 and IV32 that perform a negative logic sum operation on the low-active signals for each bank, and the third logic unit. The output signal of 302 and the signal obtained by buffering the refresh signal in the inverter IV33 are inputted, and output at a constant voltage level from when the refresh signal is enabled to when any one of the low active signals is enabled. And a latch unit 304 for holding a signal, and a fourth logic unit 306 for outputting a control signal by performing a logic operation on an output signal of the latch unit 304 and a lasdle signal enabled in a standby state. do. In this case, the low-active signal is generated for each bank, and in the embodiment of the present invention, four banks are assumed and divided by the identification symbols (low active signal [0] to low active signal [3]). The latch unit 30 also includes a first NAND gate ND31 to which a signal obtained by performing a logic operation on the low active signal is input at one end, and a second NAND gate ND31 to which a signal buffered at the refresh signal is input at one end. ) Is connected in the form of a latch.

이와 같은 본 발명의 일 실시예에 의한 버퍼인에이블 신호 생성 회로의 구체적인 동작을 도 2 및 도 3을 참고하여 살펴보면 다음과 같다.A detailed operation of the buffer enable signal generation circuit according to an embodiment of the present invention will be described with reference to FIGS. 2 and 3 as follows.

우선, 오토 리프레쉬 동작을 위한 리프레쉬 명령에 의해 리프레쉬 신호가 하이레벨로 천이하면 인버터(IV33)에서 반전 버퍼링되어 제 1 난드게이트(ND31)의 일단에 입력되는 신호는 로우레벨이다. 이 경우, 제 1 난드게이트(ND31)의 출력신호는 타단의 입력 신호에 관계없이 하이레벨이 되므로 노어게이트(NR32)와 인버터(IV34)로 이루어진 제 4 논리부(306)에서 논리합 연산되어 출력되는 제어신호는 하이레벨이 된다. 이러한 하이레벨의 제어신호는 도 2의 버퍼인에이블 신호 생성 회로에서 노어게이트(NR21)와 인버터(IV22)로 이루어진 제 1 논리부(20)의 출력신호를 하이레벨로 만들고, 노어게이트(NR22)를 통해 로우레벨의 버퍼인에이블 신호가 생성되도록 한다. 즉, 오토 리프레쉬 명령에 의해 리프레쉬 신호가 하이레벨로 천이하면 로우레벨의 버퍼인에이블 신호가 생성되어 앞서 설명한 바와 같이 데이터 입력 버퍼를 비활성화 시킨다.First, when the refresh signal transitions to the high level by the refresh command for the auto refresh operation, the signal is inverted and buffered by the inverter IV33 and input to one end of the first NAND gate ND31 is low level. In this case, the output signal of the first NAND gate ND31 becomes high level irrespective of the input signal of the other end. The control signal goes high. The high level control signal makes the output signal of the first logic unit 20 including the NOR gate NR21 and the inverter IV22 high in the buffer enable signal generation circuit of FIG. 2, and the NOR gate NR22. Through the low level buffer enable signal is generated. That is, when the refresh signal transitions to the high level by the auto refresh command, a low level buffer enable signal is generated to deactivate the data input buffer as described above.

이후, 리프레쉬 신호가 로우레벨로 천이하고, 뱅크[1]에서 데이터의 리드(Read)나 라이트(Write) 동작을 수행하기 위해 로우액티브 신호[1]가 하이레벨로 되는 경우를 살펴본다. 리프레쉬 신호가 로우레벨이므로 인버터(IV33) 통해 제 1 난드게이트(ND31)의 일단에 입력되는 신호는 하이레벨이다. 또한, 로우액티브 신호[1]이 하이레벨이므로 노어게이트(NR31)의 출력신호는 로우레벨이 되고, 이에 따라 제 2 난드게이트(ND32)의 출력신호는 하이레벨이 된다. 이때, 제 2 난드게이트(ND32)의 출력신호는 제 1 난드게이트(ND31)의 타단에 입력되므로 제 1 난드게이트(ND31)의 출력신호는 로우레벨이 된다. 따라서, 대기상태(Standby) 이후 로우레벨이 되는 라스아이들 신호와 제 1 난드게이트(ND31)의 출력신호가 노어게이트(NR32)와 인버터(IV34)로 이루어진 제 4 논리부(306)에서 논리합 연산되어 출력되는 제어신호는 로우레벨이 된다. 이와 같이 생성된 제어신호와 도 2의 인버터(IV21)에서 버퍼링되어 로우레벨이된 클럭인에이블 신호는 노어게이트(NR21)와 인버터(IV22)를 통해 논리합 연산되므로, 제 1 논리부(20)는 로우레벨을 출력한다. 이러한 제 1 논리부(20)의 출력신호와 읽기 동작에서 하이레벨이 되는 리드인에이블 신호는 노어게이트(NR22)를 통해 부정논리합 연산되어 버퍼인에이블 신호를 생성하게 되는데, 이때, 출력되는 버퍼인에이블 신호는 리드인에이블 신호가 하이레벨이면 로우레벨이 되어 데이터 입력 버퍼를 비활성화 시키고, 리드인에이블 신호가 로우레벨이면 하이레벨이 되어 데이터 입력버퍼를 활성화 시킨다. Subsequently, the case in which the refresh signal transitions to a low level and the low active signal [1] becomes a high level in order to perform a read or write operation of data in the bank [1] will be described. Since the refresh signal is at a low level, a signal input to one end of the first NAND gate ND31 through the inverter IV33 is at a high level. In addition, since the low active signal 1 is at a high level, the output signal of the NOR gate NR31 is at a low level, and thus the output signal of the second NAND gate ND32 is at a high level. At this time, since the output signal of the second NAND gate ND32 is input to the other end of the first NAND gate ND31, the output signal of the first NAND gate ND31 becomes low level. Therefore, the radar idle signal, which becomes low level after the standby state Standby, and the output signal of the first NAND gate ND31 are ORed in the fourth logic unit 306 including the NOR gate NR32 and the inverter IV34. The output control signal is at the low level. Since the control signal generated as described above and the clock enable signal buffered in the inverter IV21 of FIG. 2 and low level are ORed through the NOR gate NR21 and the inverter IV22, the first logic unit 20 is Output the low level. The output signal of the first logic unit 20 and the read enable signal, which is at a high level in a read operation, are negatively logic-operated through the NOR gate NR22 to generate a buffer enable signal. The enable signal becomes low level when the read enable signal is high level to inactivate the data input buffer, and becomes high level when the read enable signal is low level to activate the data input buffer.

앞서 설명한 본 발명의 일실시예에 의한 버퍼인에이블 신호 생성 회로는 리프레쉬 명령에 의해 인에이블 되는 리프레쉬 신호와 뱅크에 읽기나 쓰기 동작 수행 시 선행되어 인에이블 되는 로우액티브 신호를 조합하여 형성된 제어신호에 의해, 오토 리프레쉬 동작의 시작 구간부터 로우액티브 신호가 인에이블되는 구간까지, 데이터 입력버퍼를 비활성화 시킬 수 있는 버퍼인에이블 신호를 생성하게 된다.A buffer enable signal generation circuit according to an embodiment of the present invention described above is applied to a control signal formed by combining a refresh signal enabled by a refresh command and a low active signal that is enabled before a read or write operation to a bank. As a result, the buffer enable signal is generated to deactivate the data input buffer from the start interval of the auto refresh operation to the period where the low active signal is enabled.

도 4는 본 발명의 다른 실시예에 의한 버퍼인에이블 신호 생성 회로의 회로도이다. 4 is a circuit diagram of a buffer enable signal generation circuit according to another embodiment of the present invention.

도 4를 참고하면, 본 발명의 다른 실시예에 의한 버퍼인에이블 신호 생성 회로는 오토리프레쉬 명령에 의해 하이레벨로 천이하는 리프레쉬신호와 스탠바이 상태에서 하이레벨인 라스아이들 신호를 논리합 연산하는 노어게이트(NR41)와 인버터(IV41)로 이루어진 제 1 논리부(40)와 상기 제 1 논리부(40)의 출력 신호와 인버터(IV42)에서 버퍼링된 클럭인에이블 신호를 입력 받아 논리합 연산하는 노어게이트(NR42)와 인버터(IV43)로 이루어진 제 2 논리부(42)와 상기 제 2 논리부(42)의 출력 신호와 리드 동작에서 하이레벨로 천이하는 리드인에이블 신호를 부정논리합 연산하는 노어게이트(NR43)을 포함한 제 3 논리부(44)를 포함하여 구성된다.Referring to FIG. 4, a buffer enable signal generation circuit according to another embodiment of the present invention includes a gate of an OR gate that performs an OR operation on a refresh signal transitioning to a high level by an auto refresh command and a las idle signal at a high level in a standby state. NOR gate NR42 for receiving and ORing the first logic unit 40 including the NR41 and the inverter IV41, the output signal of the first logic unit 40, and the clock enable signal buffered by the inverter IV42. NOR gate NR43 that performs a negative logic operation on the second logic section 42 including the inverter IV43 and the output signal of the second logic section 42 and the read enable signal transitioning to a high level in a read operation. It is configured to include a third logic unit 44 including.

이와 같은 본 발명의 다른 실시예에 의한 버퍼인에이블 신호 생성 회로의 구체적인 동작을 도 4를 참고하여 살펴보면 다음과 같다.A detailed operation of the buffer enable signal generation circuit according to another embodiment of the present invention will be described with reference to FIG. 4 as follows.

우선, 제 1 논리부(40)는 대기상태에서 하이레벨의 라스아이들 신호가 입력되거나 리프레쉬 명령에 의해 하이레벨의 리프레쉬 신호가 입력되면 하이레벨을 출력한다. 그리고, 제 2 논리부(42)는 제 1 논리부(40)의 출력 신호와 인버터(IV42)에서 버퍼링되어 로우레벨이 된 클럭인에이블 신호를 입력받아 논리합 연산하여 하이레벨을 출력한다. 그 결과, 노어게이트(NR43)와 인버터(IV44, IV45)로 구성된 제 3 논리부(44)에서 제 2 논리부(42)의 출력신호와 리드 인에이블 신호를 부정 논리합하여 형성하는 버퍼인에이블 신호는 로우레벨이 되어 데이터 입력 버퍼는 비활성화 시키게 된다.First, the first logic unit 40 outputs a high level when a high idle level idle signal is input in a standby state or a high level refresh signal is input by a refresh command. The second logic unit 42 receives the output signal of the first logic unit 40 and the clock enable signal buffered by the inverter IV42 and becomes the low level, and performs a logical sum operation to output a high level. As a result, in the third logic section 44 constituted by the NOR gate NR43 and the inverters IV44 and IV45, a buffer enable signal formed by a negative logic sum of the output signal and the read enable signal of the second logic section 42. Becomes low level and the data input buffer is deactivated.

이후, 리프레쉬 신호가 로우레벨로 천이하면 로우레벨의 라스아이들 신호와의 논리합 연산을 통해 제 1 논리부(40)의 출력신호는 로우레벨이 된다. 또한, 로우레벨의 제 1 논리부(40)의 출력신호는 인버터(IV42)에서 버퍼링되어 로우레벨이 된 클럭인에이블 신호와 노어게이트(NR42)와 인버터(IV43)로 이루어진 제 2 논리부(42)의 입력 신호가 되므로, 제 2 논리부(42)의 출력신호는 로우레벨이 된다. 이때, 로우레벨의 제 2 논리부(42)의 출력신호는 노어게이트(NR43)의 일단에 입력되어 버퍼인에이블 신호를 생성하는데, 버퍼인에이블 신호의 전위는 리드인에이블 신호의 전위에 의해 결정된다. 즉, 리드인에이블 신호가 리드(Read) 명령에 의해 하이레벨이 되면 제 3 논리부(44)는 로우레벨의 버퍼인에이블 신호를 형성하게 되어 데이터 입력버퍼를 비활성화시키게 되나, 리드인에이블 신호가 로우레벨이면 제 3 논리부(44)는 하이레벨의 버퍼인에이블 신호를 형성하여 데이터 입력버퍼를 활성화시키게 된다. Subsequently, when the refresh signal transitions to a low level, the output signal of the first logic unit 40 becomes a low level through a logical sum operation with a low-level erase idle signal. In addition, the output signal of the low-level first logic unit 40 is buffered by the inverter IV42 and becomes the low-level clock enable signal, and the second logic unit 42 including the NOR gate NR42 and the inverter IV43. ), The output signal of the second logic section 42 is at a low level. At this time, the output signal of the low-level second logic section 42 is input to one end of the NOR gate NR43 to generate a buffer enable signal. The potential of the buffer enable signal is determined by the potential of the read enable signal. do. That is, when the read enable signal becomes high by the read command, the third logic unit 44 forms a low level buffer enable signal, thereby inactivating the data input buffer. At the low level, the third logic unit 44 forms a high level buffer enable signal to activate the data input buffer.

앞서 설명한 본 발명의 다른 실시예에 의한 버퍼인에이블 신호 생성 회로는 리프레쉬 명령에 의해 인에이블 되는 리프레쉬 신호를 대기상태 이후 로우레벨로 천이하는 라스아이들 신호와 조합함으로써, 오토 리프레쉬 명령에 의해 리프레쉬 신호가 인에이블 되는 시점에서 데이터 입력버퍼를 비활성화 시킬 수 있는 버퍼인에이블 신호를 생성하게 된다.The buffer enable signal generation circuit according to another embodiment of the present invention described above combines a refresh signal enabled by a refresh command with a las idle signal that transitions to a low level after a standby state, whereby the refresh signal is generated by the auto refresh command. When enabled, it generates a buffer enable signal that can deactivate the data input buffer.

상술한 바와 같이, 본 발명의 버퍼인에이블 신호 생성 회로는 오토 리프레쉬 신호 관련 신호와 라스아이들 신호를 논리 연산하여 생성된 제어신호를 입력받아, 오토 리프레쉬 동작 구간에서 데이터 입력 버퍼를 비활성화시킬 수 있는 버퍼인에이블 신호를 생성할 수 있는 효과를 가진다.As described above, the buffer enable signal generation circuit of the present invention receives a control signal generated by performing a logical operation on an auto refresh signal-related signal and a radar signal, thereby deactivating a data input buffer in an auto refresh operation section. It has the effect of generating an enable signal.

Claims (12)

리프레쉬 신호가 오토리프레쉬 명령에 의해 인에이블된 구간부터, 데이터의 리드(Read) 또는 라이트(Write) 동작 이전에 인에이블되는 다수의 뱅크별 로우액티브 신호 중 어느 하나라도 인에이블 되는 구간까지, 인에이블되는 제어신호를 출력하는 제어신호 발생부와;Enabled from the period in which the refresh signal is enabled by the auto refresh command to the period in which any one of a plurality of bank-specific low active signals enabled before the data read or write operation is enabled. A control signal generator for outputting a control signal; 상기 제어신호 발생부에서 출력된 제어신호와 버퍼링된 클럭인에이블 신호를 입력 받아 논리 연산하는 제 1 논리부 및;A first logic unit which receives a control signal output from the control signal generator and a buffered clock enable signal and performs a logic operation; 상기 제 1 논리부의 출력신호와 리드 동작에서 인에이블되는 리드인에이블 신호를 입력 받아 논리 연산을 통해 버퍼인에이블 신호를 출력하는 제 2 논리부를 포함하여 구성되는 버퍼인에이블 신호 생성회로.And a second logic unit configured to receive an output signal of the first logic unit and a read enable signal enabled in a read operation, and output a buffer enable signal through a logic operation. 제 1항에 있어서, 상기 제어신호 발생부는 상기 다수의 뱅크별 로우액티브 신호를 논리 연산하는 제 3 논리부와;2. The apparatus of claim 1, wherein the control signal generator comprises: a third logic unit configured to logically operate the plurality of bank-specific low active signals; 상기 제 3 논리부의 출력신호와 상기 리프레쉬 신호를 입력 받아, 상기 리프레쉬 신호가 인에이블된 시점부터 상기 로우액티브 신호 중 어느 하나라도 인에이블되는 시점까지 일정한 전압레벨의 출력 신호를 유지하여 출력하는 래치부와; A latch unit receiving the output signal of the third logic unit and the refresh signal, and maintaining and outputting an output signal having a constant voltage level from the time when the refresh signal is enabled to the time when any of the low active signals are enabled. Wow; 상기 래치부의 출력 신호와 스탠바이 상태에서 인에이블되는 라스아이들 신호를 논리 연산하여 제어신호를 출력하는 제 4 논리부를 포함하여 구성되는 버퍼인 에이블 신호 생성회로.And a fourth logic unit configured to perform a logic operation on the output signal of the latch unit and the idle signal enabled in the standby state to output a control signal. 제 2항에 있어서, 상기 래치부는 상기 로우액티브 신호를 논리 연산한 신호가 일단에 입력되는 제 1 논리소자와; 3. The display device of claim 2, wherein the latch unit comprises: a first logic element to which a signal obtained by performing a logic operation on the low active signal is input at one end; 상기 리프레쉬 신호를 버퍼링한 신호가 일단에 입력되는 제 2 논리소자가 래치형태로 연결된 것을 특징으로 하는 버퍼인에이블 신호 생성회로.And a second logic element to which a signal buffering the refresh signal is input at one end is connected in a latch form. 제 3항에 있어서, 상기 제 1 논리소자와 상기 제 2 논리소자는 부정논리곱 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.4. The buffer enable signal generation circuit of claim 3, wherein the first logic element and the second logic element perform a negative logical operation. 제 2항에 있어서, 상기 제 3 논리부는 상기 복수의 뱅크별 로우액티브 신호를 부정 논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.3. The buffer enable signal generation circuit as claimed in claim 2, wherein the third logic unit performs an operation that negates the low active signals of the plurality of banks. 제 2항에 있어서, 상기 제 4 논리부는 상기 래치부의 출력신호와 상기 라스아이들 신호를 논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.3. The buffer enable signal generation circuit as claimed in claim 2, wherein the fourth logic unit performs an operation for ORing the output signal of the latch unit and the radar idle signal. 제 1항에 있어서, 상기 제 1 논리부는 상기 제어신호와 상기 클럭인에이블 신호를 논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.The buffer enable signal generation circuit of claim 1, wherein the first logic unit performs an operation of ORing the control signal and the clock enable signal. 제 1항에 있어서, 상기 제 2 논리부는 상기 제 1 논리부의 출력 신호와 상기 리드에이블 신호를 부정논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.2. The buffer enable signal generation circuit of claim 1, wherein the second logic unit performs an operation that negates and logically outputs the output signal of the first logic unit and the read enable signal. 오토리프레쉬 명령에 의해 인에이블되는 리프레쉬신호와 스탠바이 상태에서 인에이블되는 라스아이들 신호를 논리 연산하는 제 1 논리부와;A first logic unit configured to logically operate the refresh signal enabled by the auto refresh command and the erase idle signal enabled in the standby state; 상기 제 1 논리부의 출력 신호와 클럭인에이블 신호를 입력 받아 논리 연산하는 제 2 논리부 및;A second logic unit configured to receive an output signal and a clock enable signal of the first logic unit and perform a logic operation; 상기 제 2 논리부의 출력 신호와 리드 동작에서 인에이블되는 리드인에이블 신호를 논리 연산하여 상기 리프레쉬신호가 인에이블된 구간동안 디스인에이블되는 버퍼인에이블 신호를 출력하는 제 3 논리부를 포함하여 구성되는 버퍼인에이블 신 호 생성회로. And a third logic unit configured to perform a logic operation on an output signal of the second logic unit and a read enable signal enabled in a read operation to output a buffer enable signal that is disabled during a period in which the refresh signal is enabled. Buffer enable signal generation circuit. 제 9항에 있어서, 상기 제 1 논리부는 상기 리프레쉬 신호와 상기 라스아이들 신호를 논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.10. The buffer enable signal generation circuit of claim 9, wherein the first logic unit performs an operation of ORing the refresh signal and the idle signal. 제 9항에 있어서, 상기 제 2 논리부는 상기 제 1 논리부의 출력 신호와 상기 클럭인에이블 신호를 논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.10. The buffer enable signal generation circuit of claim 9, wherein the second logic unit performs an operation of ORing the output signal of the first logic unit and the clock enable signal. 제 9항에 있어서, 상기 제 3 논리부는 상기 제 2 논리부의 출력 신호와 상기 리드인에이블 신호를 부정논리합하는 연산을 수행하는 것을 특징으로 하는 버퍼인에이블 신호 생성회로.10. The buffer enable signal generation circuit of claim 9, wherein the third logic unit performs an operation for negating and logically combining the output signal of the second logic unit and the read enable signal.
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