KR20070044512A - Method of forming a gate structure of non-volatile memory device - Google Patents
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Abstract
플로팅 게이트층 및 유전막의 계면 특성을 향상시킬 수 있는 비휘발성 메모리 장치의 게이트 구조물 형성 방법에 있어서, 반도체 기판 상에 터널 산화막을 형성하고, 상기 터널 산화막 상에 불순물 도핑된 비정질 실리콘층으로 이루어진 플로팅 게이트층을 형성한다. 상기 비정질 실리콘층이 결정화되지 않는 온도에서 상기 비정질 실리콘층 상에 제1 실리콘 산화막을 형성한다. 상기 제1 실리콘 산화막 상에 실리콘 질화막, 제2 실리콘 산화막 및 컨트롤 게이트층을 순차적으로 형성한다. 상기한 방법에 의하면, 유전막의 하부막인 제1 실리콘 산화막 형성시 플로팅 게이트층이 폴리실리콘으로 상변환되지 않는다. 따라서, 플로팅 게이트층 및 제1 실리콘 산화막의 계면이 고르게 형성되어 유전막의 항복 전압 특성이 향상될 수 있다.A method of forming a gate structure of a nonvolatile memory device capable of improving the interfacial characteristics of a floating gate layer and a dielectric film, the method comprising: forming a tunnel oxide film on a semiconductor substrate and a floating gate including an amorphous silicon layer doped with impurities on the tunnel oxide film Form a layer. A first silicon oxide film is formed on the amorphous silicon layer at a temperature at which the amorphous silicon layer is not crystallized. A silicon nitride film, a second silicon oxide film, and a control gate layer are sequentially formed on the first silicon oxide film. According to the above method, the floating gate layer is not phase-converted to polysilicon when the first silicon oxide film, which is the lower layer of the dielectric film, is formed. Accordingly, the interface between the floating gate layer and the first silicon oxide layer may be evenly formed, thereby improving breakdown voltage characteristics of the dielectric layer.
Description
도 1은 종래의 비휘발성 메모리 장치의 게이트 구조물의 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem of a gate structure of a conventional nonvolatile memory device.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 구조물의 형성 방법을 설명하기 위한 개략적인 단면도들이다.2 to 8 are schematic cross-sectional views illustrating a method of forming a gate structure of a nonvolatile memory device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 105 : 터널 산화막100
110 : 플로팅 게이트층 120 : 유전막110: floating gate layer 120: dielectric film
122 : 제1 실리콘 산화막 124 : 실리콘 질화막122: first silicon oxide film 124: silicon nitride film
126 : 제2 실리콘 산화막 130 : 컨트롤 게이트층126: second silicon oxide film 130: control gate layer
132 : 폴리실리콘층 134 : 금속(실리사이드)층132: polysilicon layer 134: metal (silicide) layer
140 : 하드 마스크층 G : 결정립(grain)140: hard mask layer G: grain
B : 결정입계(grain boundary) O* : 옥시던트(oxidant)B: grain boundary O * : oxidant
본 발명은 게이트 구조물의 형성 방법에 관한 것이다. 보다 상세하게는, 비휘발성 메모리 장치의 게이트 구조물의 형성 방법에 관한 것이다.The present invention relates to a method of forming a gate structure. More particularly, the present invention relates to a method of forming a gate structure of a nonvolatile memory device.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터의 영구 저장이 가능한 비휘발성 메모리 장치로 구분될 수 있다. 상기 비휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 비휘발성 메모리에 대한 수요가 늘고 있다. 상기 비휘발성 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), have relatively fast data input and output, while volatile memory devices lose data over time, and ROM Although data input and output is relatively slow, such as read only memory, it can be classified as a nonvolatile memory device capable of permanent storage of data. In the case of the nonvolatile memory device, there is an increasing demand for an electrically erasable and programmable ROM (EEPROM) or a nonvolatile memory capable of electrically inputting / outputting data. The nonvolatile memory device has a structure for electrically controlling input and output of data by using F-N tunneling or channel hot electron injection.
도 1을 참조하면, 비휘발성 메모리의 셀은 반도체 기판(10) 상에 터널 산화막(12)을 개재하여 형성된 플로팅 게이트(14)와, 상기 플로팅 게이트(14) 상에 유전막(20)을 개재하여 형성된 컨트롤 게이트(30)를 구비한 적층형 게이트 전극(50)을 갖는다.Referring to FIG. 1, a cell of a nonvolatile memory includes a floating gate 14 formed on a
상기 적층형 게이트 전극(50)을 갖는 비휘발성 메모리 셀의 프로그램(programme) 동작은, 컨트롤 게이트(30)에 인가된 양(positive)의 전압이 플로팅 게이트(14)에 커플링되어 파울러 노드하임(Fowler-Nordheim; F-N) 터널링 또는 핫- 캐리어 주입(hot-carrier injection)에 의해 반도체 기판으로부터 전자들이 터널 산화막(12)을 거쳐 플로팅 게이트(14) 내로 포획(capture)되는 것을 그 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트(14) 내의 전자들이 반도체 기판으로 빠져나가는 것을 그 원리로 한다. 상기한 프로그램 동작시 컨트롤 게이트(30)에 인가된 전압에 의해 플로팅 게이트(14)로 커플링되는 전압의 비율을 커플링 계수(coupling ratio; C/R)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.In a program operation of a nonvolatile memory cell having the stacked
한편, 상기 유전막(20)은 일반적으로 제1 실리콘 산화막(22)/실리콘 질화막(24)/제2 실리콘 산화막(24)(oxide/nitride/oxide)이 적층되어 형성된다. 여기서, 상기 유전막(20)의 하부막을 이루고 있는 제1 실리콘 산화막(20)은 종래에 화학 기상 증착 방법을 이용한 중온 산화막(middle temperature oxide; MTO) 공정을 통해 형성되었으나, 중온 산화막의 열화에 의한 신뢰성 저하 문제로 인해 산화 공정(oxidation process)이 사용되고 있다.On the other hand, the
그런데, 상기 제1 실리콘 산화막(22)이 고온 산화 공정에 의해 형성되는 경우에는 상기 플로팅 게이트(14)의 상부 표면에 요철(I)이 발생한다. 이는 상기 제1 실리콘 산화막(22) 하부에 형성된 플로팅 게이트(14)가 비정질 실리콘으로 이루어지고, 실제 산화가 이루어지기 전에 상기 비정질 실리콘이 결정화되기 때문으로 판단된다.By the way, when the first silicon oxide film 22 is formed by a high temperature oxidation process, irregularities I occur on the upper surface of the floating gate 14. This may be because the floating gate 14 formed under the first silicon oxide film 22 is made of amorphous silicon, and the amorphous silicon is crystallized before the actual oxidation is performed.
이에 따라, 상기 플로팅 게이트(14)의 표면을 따라 형성되는 제1 실리콘 산화막의 표면에 요철(I)이 발생할 수 있다. 그러면, 비휘발성 메모리 장치의 프로그 램 또는 소거 동작시 상기 제1 실리콘 산화막(22)의 요철(I) 부위에 전계가 집중되어 항복 전압(break-down voltage; BV) 특성이 열화되고, 이에 따른 신뢰성의 저하를 야기시키는 원인이 되고 있다.Accordingly, irregularities I may occur on the surface of the first silicon oxide layer formed along the surface of the floating gate 14. Then, during programming or erasing operation of the nonvolatile memory device, an electric field is concentrated on the uneven portion (I) of the first silicon oxide layer 22, resulting in deterioration of break-down voltage (BV) characteristics, and thus reliability. It causes the deterioration.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 플로팅 게이트 및 유전막의 계면 특성을 향상시킬 수 있는 비휘발성 메모리 장치의 게이트 구조물의 형성 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of forming a gate structure of a nonvolatile memory device that can improve the interface characteristics of the floating gate and the dielectric film.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 비휘발성 메모리 장치의 게이트 구조물의 형성 방법은, 먼저 반도체 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 불순물 도핑된 비정질 실리콘층으로 이루어진 플로팅 게이트층을 형성한다. 다음에, 상기 플로팅 게이트층이 결정화되어 표면이 거칠어지는 것을 억제하기 위하여, 상기 비정질 실리콘층이 결정화되지 않는 온도에서 상기 비정질 실리콘층 상에 제1 실리콘 산화막을 형성한다. 마지막으로, 상기 제1 실리콘 산화막 상에 실리콘 질화막, 제2 실리콘 산화막 및 컨트롤 게이트층을 순차적으로 형성한다.A method of forming a gate structure of a nonvolatile memory device according to an aspect of the present invention for achieving the above object, first to form a tunnel oxide film on a semiconductor substrate. A floating gate layer including an amorphous silicon layer doped with impurities is formed on the tunnel oxide layer. Next, a first silicon oxide film is formed on the amorphous silicon layer at a temperature at which the amorphous silicon layer is not crystallized, in order to suppress the crystallization of the floating gate layer and the surface roughening. Finally, a silicon nitride film, a second silicon oxide film, and a control gate layer are sequentially formed on the first silicon oxide film.
본 발명의 일 실시예에 따르면, 상기 제1 실리콘 산화막은 300 내지 570℃ 정도의 온도에서 형성되고, 상기 제1 실리콘 산화막은 플라즈마 산화 공정에 의해 형성될 수 있다.According to an embodiment of the present invention, the first silicon oxide film may be formed at a temperature of about 300 to 570 ° C., and the first silicon oxide film may be formed by a plasma oxidation process.
상술한 바에 따르면, 플로팅 게이트로 기능하는 비정질 실리콘층이 결정화되 지 않는 상태에서 유전막의 하부막을 구성하는 실리콘 산화막을 형성할 수 있다. 즉, 플로팅 게이트층 상부의 제1 실리콘 산화막의 표면에 거친 요철이 발생하여, 상기 요철 부위에 전계가 집중되는 현상을 용이하게 억제할 수 있다. 따라서, 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.As described above, the silicon oxide film constituting the lower layer of the dielectric film may be formed in a state where the amorphous silicon layer serving as the floating gate is not crystallized. In other words, rough unevenness is generated on the surface of the first silicon oxide film on the floating gate layer, thereby easily suppressing a phenomenon in which an electric field is concentrated on the uneven portion. Therefore, the reliability of the nonvolatile memory device can be improved.
이하, 본 발명에 따른 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 구조물 형성 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 패턴 또는 구 조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method of forming a gate structure of a nonvolatile memory device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, which are common in the art. Those skilled in the art will be able to implement the invention in various other forms without departing from the spirit of the invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern or structures is formed to be "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When mentioned, each layer (film), region, pad, pattern or structure is meant to be directly formed over or below the substrate, each layer (film), region, pad or patterns, or other layers (film), Other regions, different pads, different patterns or other structures may be additionally formed on the substrate. In addition, where each layer (film), region, pad, pattern or structure is referred to as " first " and / or " second ", only each layer (film), region, pad is not intended to limit these members. , To distinguish between patterns or structures. Thus, "first" and / or "second" may be used selectively or interchangeably for each layer (film), region, pad, pattern or structure, respectively.
실시예Example
도 2 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 게이트 구조물의 형성 방법을 설명하기 위한 개략적인 단면도들이다.2 to 6 are schematic cross-sectional views illustrating a method of forming a gate structure of a nonvolatile memory device according to an embodiment of the present invention.
도 2는 반도체 기판 상에 형성된 터널 산화막 및 플로팅 게이트를 설명하기 위한 단면도이고, 도 3은 도 2에 도시된 플로팅 게이트층 상에 형성된 제1 실리콘 산화막을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a tunnel oxide film and a floating gate formed on a semiconductor substrate, and FIG. 3 is a cross-sectional view illustrating a first silicon oxide film formed on a floating gate layer illustrated in FIG. 2.
도 2를 참조하면, 액티브 영역과 필드 영역으로 구분되어진 반도체 기판(100)이 마련되다. 상기 액티브 영역 상에 터널 산화막(105)을 형성한다. 상기 터널 산화막은 비휘발성 메모리 장치의 셀 트랜지스터의 게이트 절연막으로서 제공된다. 일 예로, 상기 터널 산화막(105)은 실리콘 산화막(SiO2)으로 형성된다. 또는, 상기 실리콘 산질화막(SiON)으로 형성될 수도 있다.Referring to FIG. 2, a
상기 터널 산화막(105) 상에 플로팅 게이트층(110)을 형성한다. 만약 상기 플로팅 게이트층(110)이 폴리실리콘층으로 형성될 경우에는 첫째, 상기 터널 산화막(105)에 과도한 스트레스가 가해질 수 있다. 둘째, 폴리실리콘층의 표면은 비정질 실리콘층(amorphous silicon layer)에 비해 상대적으로 거친 모폴로지(morphology)를 가지기 때문에, 후속되는 공정에서 상기 폴리실리콘 상에 형성되는 유전막(도 6의 참조번호 120)에 원하지 않은 동작 특성을 유발할 수 있다(이에 대해서는 이 후에 상세하게 설명될 것이다). 이와 같이, 상기 플로팅 게이트층(110) 의 하부 막질 및 상부 막질을 동시에 고려할 때, 상기 플로팅 게이트층(110)은 비정질 실리콘으로 형성되는 것이 바람직하다.The
통상의 도핑 방법, 예컨대 POCl3 확산 공정 또는 이온 주입 공정을 통해 상기 플로팅 게이트층(110)을 고농도로 도핑한다. 상기 비정질 실리콘층 형성 공정 및 상기 도핑 공정은 실리콘 소스 가스 및 상기 도핑 소스 가스를 동시에 공급함으로써 인 시튜(in-situ)로 수행될 수 있다.The
다음에, 상기 플로팅 게이트층(110) 상에 유전막(120) 형성한다. 상기 유전막(120)은 다층막 구조를 가지며 하부막이 실리콘 산화막으로 이루어지는 것이 바람직하다. 예를 들면, 상기 유전막(120)은 제1 실리콘 산화막(122), 실리콘 질화막(124) 및 제2 실리콘 산화막(124)이 순차적으로 적층된 삼중막 구조의 ONO(oxide-nitride-oxide)막으로 형성될 수 있다. 이하에서는, 상기 유전막(120)의 형성 방법을 보다 상세히 설명하기로 한다.Next, a
도 3을 참조하면, 먼저 상기 플로팅 게이트층(110) 상에 제1 실리콘 산화막(122)을 형성한다. 여기서, 상기 제1 실리콘 산화막(122)이 570℃ 이상의 고온 산화 공정을 통해 형성되는 경우, 상기 플로팅 게이트층(110)의 비정질 실리콘에 결정화가 진행되어 폴리실리콘층으로 상변환될 수 있다. 상기 상변환된 폴리실리콘층의 상부 표면에는 상기 결정화에 따른 크고 작은 요철이 형성되므로 비정질 실리콘층에 비해 표면이 거칠어진다. 이에 따라, 상기 폴리실리콘층의 표면을 따라 형성되는 상기 제1 실리콘 산화막(122) 역시 표면에 요철이 형성된다. 트랜지스터 동작 시 상기 요철 부위에 전계가 집중됨으로써 항복 전압(breakdown voltage) 특성이 저하될 수 있다.Referring to FIG. 3, first, a first
그러므로, 상기 제1 실리콘 산화막(122)은 상기 비정질 실리콘으로 이루어진 플로팅 게이트층(110)이 결정화되지 않는 온도에서 형성되도록 한다. 구체적으로, 상기 제1 실리콘 산화막(122)은 300 내지 570℃ 정도의 온도 범위에서 수행되는 저온 산화 공정을 통해 형성된다. 예를 들면, 상기 제1 실리콘 산화막(122)은 플라즈마 산화 공정 또는 저온 화학 기상 증착 공정을 통해 형성될 수 있으며, 특히 플라즈마 산화 공정을 통해 형성되는 것이 바람직하다. 이에 따라, 상기 플로팅 게이트층(110) 및 제1 실리콘 산화막(122) 사이에는 굴곡없는 일정한(uniform) 계면이 형성될 수 있다.Therefore, the first
이하에서는, 도 4 및 도 5를 참조하여 고온 산화 공정 및 저온 산화 공정을 좀 더 자세히 비교하여 살펴보기로 한다.Hereinafter, the high temperature oxidation process and the low temperature oxidation process will be described in more detail with reference to FIGS. 4 and 5.
도 4는 고온 산화 공정시 플로팅 게이트층의 막질을 설명하기 위한 단면도이고, 도 5는 저온 산화 공정시 플로팅 게이트층의 막질을 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a film quality of a floating gate layer in a high temperature oxidation process, and FIG. 5 is a cross-sectional view for explaining a film quality of a floating gate layer in a low temperature oxidation process.
도 4를 참조하면, 상기 고온 산화 공정이 진행되면서 상기 플로팅 게이트층(110)이 결정화되어 그 표면에 결정립(grain)(G)이 형성된다. 방위가 다른 두 결정립(G)이 만나는 경계면에는 결정입계(grain boundary)(B)가 생긴다. 상기 결정입계(B)는 일종의 면결함이므로 계면 에너지(surface energy)로 인해 결정 내부보다 화 학 반응성이 크게 나타난다. 따라서, 옥시던트(oxidant)(O*)들은 우선적으로 상기 결정입계(B)를 통해서 결합을 일으킨다. 결국, 결정립(G) 영역과 결정입계(B) 영역이 각각 산화되는 양에 차이가 발생하여 폴리실리콘의 표면을 거칠게 만든다. 즉, 상기 플로팅 게이트층(110) 및 제1 실리콘 산화막(122)의 계면의 표면 형태(morphology)가 거칠게 나타나는 것이다.Referring to FIG. 4, as the high temperature oxidation process is performed, the floating
도 5를 참조하면, 저온 산화 공정이 수행되면 플로팅 게이트층(110)을 이루고 있는 비정질 실리콘층의 표면이 결정화되지 않기 때문에 결정입계가 발생하지 않는다.Referring to FIG. 5, when the low temperature oxidation process is performed, grain boundaries do not occur because the surface of the amorphous silicon layer constituting the floating
옥시던트들(O*)은 상기 비정질 실리콘층의 표면에 걸쳐 고르게 반응하기 때문에, 상기 플로팅 게이트층(110)과 제1 실리콘 산화막(112)의 계면은 요철이 거의 없는 고른 상태로 형성될 수 있다.Since the oxidants (O * ) react evenly over the surface of the amorphous silicon layer, the interface between the floating
도 6은 도 3에 도시된 제1 실리콘 산화막 상에 형성된 실리콘 질화막 및 제2 실리콘 산화막을 설명하기 위한 단면도이다.FIG. 6 is a cross-sectional view illustrating a silicon nitride film and a second silicon oxide film formed on the first silicon oxide film shown in FIG. 3.
도 6을 참조하면, 상기 제1 실리콘 산화막(122) 상에 실리콘 질화막(124) 및 제2 실리콘 산화막(126)을 형성한다. 상기 제1 또는 제2 실리콘 산화막과 실리콘 질화막(124)의 계면들의 특성을 향상시키기 위하여, 상기 실리콘 질화막(124) 및 제2 실리콘 산화막(126) 또는 상기 제1 실리콘 산화막(122), 실리콘 질화막(124) 및 제2 실리콘 산화막(126)은 인-시튜(in-situ) 방식으로 형성될 수 있다.Referring to FIG. 6, a
도 7은 도 6에 도시된 유전막 상에 형성된 컨트롤 게이트층 및 하드 마스크 층을 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view illustrating a control gate layer and a hard mask layer formed on the dielectric layer illustrated in FIG. 6.
도 7을 참조하면, 상기 유전막(120) 상에 컨트롤 게이트층(130)을 형성한다. 예를 들면, 상기 유전막(120) 상에 고농도의 N형 불순물로 도핑된 폴리실리콘층(132)을 형성하고, 상기 폴리실리콘층(132) 상에 금속층(134) 또는 금속 실리사이드층을 형성함으로써 컨트롤 게이트층(130)을 형성할 수 있다. 상기 금속층(134)은 텅스텐(W), 코발트(Co), 티타늄(Ti) 또는 탄탈륨(Ta) 중의 어느 하나로 이루어질 수 있다. 상기 금속 실리사이드층은 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix) 또는 탄탈륨 실리사이드(TaSix)로 이루어질 수 있다.Referring to FIG. 7, a
다음에, 상기 컨트롤 게이트층(130) 상에 게이트 패터닝을 위한 하드 마스크층(140)을 형성한다. 상기 하드 마스크층(140)은 실리콘 산화막 또는 실리콘 질화막의 단일막으로 형성되거나, 또는 이들의 복합막으로 형성될 수 있다.Next, a
도 8은 도 7에 도시된 결과물의 패터닝에 의해 형성된 비휘발성 메모리 장치의 게이트 구조물을 설명하기 위한 단면도이다.FIG. 8 is a cross-sectional view illustrating a gate structure of a nonvolatile memory device formed by patterning the resultant illustrated in FIG. 7.
도 8을 참조하면, 상기 하드 마스크층(140) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 터널 산화막(105), 플로팅 게이트층(110), 유전막(120) 및 컨트롤 게이트층(130)을 부분적으로 제거하는 이방성 식각 공정을 수행한다. 이로써, 상기 반도체 기판(100) 상에는 터널 산화막 패턴(105a), 플로팅 게이트(110a), 유전막 패턴(120a) 및 컨트롤 게이트(130a)가 순차적으로 적층된 구조를 갖는 비휘발성 메모리 장치의 게이트 구조물 (150)을 완성한다.Referring to FIG. 8, a photoresist pattern (not shown) is formed on the
상기와 같은 본 발명의 실시예에 따르면, 유전막의 하부막을 구성하는 실리콘 산화막을 저온 산화 공정을 통해 형성하여, 플로팅 게이트층의 표면에 요철의 발생을 방지할 수 있다. 이에 따라, 플로팅 게이트층 및 유전막 사이의 계면 특성을 향상시켜 유전막의 항복 전압 특성이 개선되어 반도체 장치의 신뢰성이 향상되는 효과가 있다.According to the embodiment of the present invention as described above, by forming a silicon oxide film constituting the lower layer of the dielectric film through a low temperature oxidation process, it is possible to prevent the occurrence of irregularities on the surface of the floating gate layer. As a result, the interface voltage between the floating gate layer and the dielectric layer is improved, so that the breakdown voltage characteristic of the dielectric layer is improved, thereby improving reliability of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050100479A KR20070044512A (en) | 2005-10-25 | 2005-10-25 | Method of forming a gate structure of non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050100479A KR20070044512A (en) | 2005-10-25 | 2005-10-25 | Method of forming a gate structure of non-volatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070044512A true KR20070044512A (en) | 2007-04-30 |
Family
ID=38178387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050100479A KR20070044512A (en) | 2005-10-25 | 2005-10-25 | Method of forming a gate structure of non-volatile memory device |
Country Status (1)
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|---|---|
| KR (1) | KR20070044512A (en) |
-
2005
- 2005-10-25 KR KR1020050100479A patent/KR20070044512A/en not_active Application Discontinuation
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