KR20070044172A

KR20070044172A - Electron emission device and method of manufacturing the same

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Publication number: KR20070044172A
Application number: KR1020050100192A
Authority: KR
Inventors: 이상조; 이천규; 전상호; 안상혁; 홍수봉; 신종훈
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-10-24
Filing date: 2005-10-24
Publication date: 2007-04-27

Abstract

본 발명은 에미션 효율을 높이면서 캐소드 전극과 게이트 전극간 기생 캐패시턴스를 줄일 수 있는 전자 방출 소자 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 전자 방출 소자의 제조 방법은, 제1 기판 위에 캐소드 전극을 형성하는 단계와, 제1 기판 위 전체에 상부가 하부보다 높은 밀도를 가지는 절연층을 형성하는 단계와, 절연층 위에 게이트 전극 물질층을 형성하고, 게이트 전극 물질층에 개구부를 형성하는 단계와, 개구부에 의해 노출된 절연층 부위를 식각하여 절연층의 상부에는 게이트 전극의 개구부와 관통하는 제1 개구부를 형성하고, 절연층의 하부에는 제1 개구부보다 큰 폭을 가지는 제2 개구부를 형성하는 단계와, 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계와, 절연층의 제2 개구부 내측으로 캐소드 전극 위에 전자 방출부를 형성하는 단계를 포함한다.The present invention relates to an electron emission device capable of reducing parasitic capacitance between the cathode electrode and the gate electrode while increasing emission efficiency, and a method of manufacturing the electron emission device according to the present invention, the cathode electrode on the first substrate Forming an insulating layer having a higher density than the lower portion over the first substrate, forming a gate electrode material layer on the insulating layer, and forming an opening in the gate electrode material layer; Etching the portion of the insulating layer exposed by the opening to form a first opening penetrating the opening of the gate electrode in the upper portion of the insulating layer, and forming a second opening having a width larger than the first opening in the lower portion of the insulating layer. Patterning the gate electrode material layer to form a gate electrode, and forming a gate electrode on the cathode inside the second opening of the insulating layer. Forming a magnetic discharge portion.

전자방출부, 절연층, 개구부, 게이트전극, 캐소드전극, 화학기상증착, 밀도 Electron emission region, insulation layer, opening, gate electrode, cathode electrode, chemical vapor deposition, density

Description

ELECTRON EMISSION DEVICE AND METHOD OF MANUFACTURING THE SAME

도 1a 내지 도 1e는 본 발명의 실시예에 따른 전자 방출 소자의 제조 방법을 설명하기 위한 순차적 공정 단면도들이다.1A to 1E are sequential process cross-sectional views illustrating a method of manufacturing an electron emission device according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 전자 방출 소자를 나타낸 부분 단면도이다.2 is a partial cross-sectional view showing an electron emission device according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 전자 방출 소자를 나타낸 부분 평면도이다.3 is a partial plan view of an electron emission device according to an exemplary embodiment of the present invention.

본 발명은 전자 방출 소자에 관한 것으로, 보다 상세하게는 에미션 효율을 높이면서 캐소드 전극과 게이트 전극간 기생 캐패시턴스를 줄이기 위하여 절연층의 형상을 개선한 전자 방출 소자 및 그 제조 방법에 관한 것이다.The present invention relates to an electron emitting device, and more particularly, to an electron emitting device having an improved shape of an insulating layer in order to reduce parasitic capacitance between a cathode electrode and a gate electrode while increasing emission efficiency, and a method of manufacturing the same.

일반적으로, 전자 방출 소자는 전자원으로 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식이 있다.In general, electron emission devices include a method of using a hot cathode and a cold cathode as an electron source.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; FEA, 이하 FEA라 칭함)형, 표면 전도 에미션(Surface Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.Herein, an electron emission device using a cold cathode may include a field emitter array (FEA) type, a surface conduction emission type (SCE) type, a metal-insulating layer-metal ( Metal-Insulator-Metal (MIM) type and Metal-Insulator-Semiconductor (MIS) type are known.

이 가운데 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 최근들어 카본 나노튜브와 흑연 및 다이아몬드상 카본과 같은 카본계 물질로 전자 방출부를 형성한 예가 개발되고 있다.Among them, the FEA type electron emission device uses the principle that electrons are easily emitted by an electric field in vacuum when a material having a low work function or a large aspect ratio is used as the electron source. An example in which electron emission portions are formed from a tube and carbon-based materials such as graphite and diamond-like carbon has been developed.

통상의 FEA형 전자 방출 소자는 진공 용기를 구성하는 두 기판 중 제1 기판 위에 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극을 구비하고, 제2 기판 위에 형광층과 더불어 제1 기판 측에서 방출된 전자들이 형광층을 향해 효율적으로 가속되도록 하는 애노드 전극을 구비하여 소정의 발광 또는 표시 작용을 하는 구조로 이루어진다.A typical FEA type electron emission device has an electron emission portion and a driving electrode for controlling electron emission of the electron emission portion on the first of the two substrates constituting the vacuum container, and include a cathode electrode and a gate electrode, and a fluorescent light on the second substrate. In addition to the layer, an anode electrode for efficiently accelerating the electrons emitted from the first substrate side toward the fluorescent layer is formed to have a predetermined light emission or display function.

캐소드 전극은 전자 방출부와 전기적으로 연결되어 전자 방출에 필요한 전류를 전자 방출부에 공급한다. 그리고 캐소드 전극과 게이트 전극은 두 전극간 전압 차를 이용해 전자 방출부 주위에 전계를 형성하여 전자 방출의 온/오프와 전자 방출량을 제어한다.The cathode electrode is electrically connected to the electron emitter to supply a current required for electron emission to the electron emitter. The cathode electrode and the gate electrode form an electric field around the electron emission part by using the voltage difference between the two electrodes to control the electron emission on / off and the electron emission amount.

상기 전자 방출 소자에서, 게이트 전극은 절연층을 사이에 두고 캐소드 전극 상부에 형성되고, 캐소드 전극과 게이트 전극의 교차 영역마다 게이트 전극과 절연층에 개구부가 각각 형성되며, 이 개구부 내측으로 캐소드 전극 위에 전자 방출부가 형성되는 것이 일반적이다.In the electron emission device, a gate electrode is formed on the cathode electrode with an insulating layer interposed therebetween, and openings are formed in the gate electrode and the insulating layer at each crossing region of the cathode electrode and the gate electrode, and the opening is formed on the cathode electrode. It is common for the electron emission section to be formed.

상술한 구조에서 전자 방출부는 공정이 용이하고 대면적 소자 제작에 유리한 스크린 인쇄법에 의해 형성할 수 있다. 그리고 이 경우 전자 방출부에 대해 게이트 전극이 충분한 높이를 확보할 수 있도록 절연층 또한 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정에 의해 형성할 수 있다. 이 경우 절연층의 개구부는 습식 식각(wet etching)에 의해 절연층을 식각하여 형성한다.In the above-described structure, the electron emitting portion can be formed by a screen printing method which is easy to process and advantageous for manufacturing a large area device. In this case, the insulating layer can also be formed by so-called thick film processes such as screen printing, doctor blades, and laminates so that the gate electrode can secure a sufficient height for the electron emission portion. In this case, the opening of the insulating layer is formed by etching the insulating layer by wet etching.

그런데, 상기 후막 공정에 의한 절연층을 구비하는 전자 방출 소자에서는 절연층을 습식 식각하여 개구부를 형성할 때, 공정 고유의 등방성 식각 특성으로 인해 개구부 폭이 확대되어 미세한 크기, 즉 높은 종횡비의 개구부를 형성하는데 어려움이 있다. 따라서, 종래의 전자 방출 소자는 전자 방출부와 게이트 전극간 거리가 확대됨에 따라 에미션 효율이 저하되는 단점이 있다.However, in the electron emission device including the insulating layer formed by the thick film process, when the insulating layer is wet-etched to form the opening, the opening width is enlarged due to the inherent isotropic etching characteristic, so that the opening having a minute size, that is, a high aspect ratio, is formed. There is a difficulty in forming. Therefore, the conventional electron emission device has a disadvantage in that the emission efficiency is lowered as the distance between the electron emission unit and the gate electrode is increased.

또한, 종래의 전자 방출 소자에서 캐소드 전극과 게이트 전극은 절연층을 사이에 두고 서로 중첩되는 영역을 가지며, 이때 절연층은 대략 12 정도의 유전율을 가지는 물질로 이루어진다. 이 절연층은 캐소드 전극과 게이트 전극 사이에서 비교적 큰 캐패시턴스를 가지는 기생 캐패시터로 작용하여 캐소드 전극과 게이트 전극에 소정의 구동 전압이 인가될 때, 신호 지연 등 신호 왜곡을 유발할 수 있다.In addition, in the conventional electron emission device, the cathode electrode and the gate electrode have regions overlapping each other with an insulating layer interposed therebetween, wherein the insulating layer is made of a material having a dielectric constant of about 12. The insulating layer acts as a parasitic capacitor having a relatively large capacitance between the cathode electrode and the gate electrode, and may cause signal distortion such as a signal delay when a predetermined driving voltage is applied to the cathode electrode and the gate electrode.

따라서, 본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 전극에 미세 개구부를 형성하여 에미션 효율을 높이고, 기생 캐패시터에 의한 신호 왜곡을 억제할 수 있는 전자 방출 소자 및 그 제조 방법을 제공하는데 있다.Accordingly, the present invention is to solve the conventional problems as described above, an object of the present invention is to form a fine opening in the gate electrode to increase the emission efficiency, the electron emission that can suppress the signal distortion by the parasitic capacitor An object and a method for manufacturing the same are provided.

상기의 목적을 달성하기 위하여 본 발명은, 제1 기판 위에 캐소드 전극을 형성하는 단계와, 제1 기판 위 전체에 상부가 하부보다 높은 밀도를 가지는 절연층을 형성하는 단계와, 절연층 위에 게이트 전극 물질층을 형성하는 단계와, 게이트 전극 물질층을 패터닝하여 절연층을 일부 노출시키는 개구부를 형성하는 단계와, 개구부에 의해 노출된 절연층 부위를 식각하여 절연층의 상부에는 게이트 전극의 개구부와 관통하는 제1 개구부를 형성하고, 절연층의 하부에는 제1 개구부보다 큰 폭을 가지며 제1 개구부와 관통하는 제2 개구부를 형성하는 단계와, 게이트 전극 물질층을 패터닝하여 게이트 전극을 형성하는 단계와, 절연층의 제2 개구부 내측으로 캐소드 전극 위에 전자 방출부를 형성하는 단계를 포함하는 전자 방출 소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention, forming a cathode electrode on the first substrate, forming an insulating layer having a higher density than the lower portion over the first substrate as a whole, and a gate electrode on the insulating layer Forming a material layer, forming an opening to partially expose the insulating layer by patterning the gate electrode material layer, and etching the portion of the insulating layer exposed by the opening to penetrate through the opening of the gate electrode on top of the insulating layer. Forming a first opening, a second opening having a width greater than that of the first opening and penetrating the first opening, and patterning the gate electrode material layer to form a gate electrode; And forming an electron emission part on the cathode electrode inside the second opening of the insulating layer.

상기 절연층은 화학 기상 증착 공정에 의해 형성할 수 있다. 보다 구체적으로, 상기 절연층은 200 내지 350℃의 증착 온도 범위에서 증착온도를 점진적으로 증가시키면서 형성할 수 있다. The insulating layer may be formed by a chemical vapor deposition process. More specifically, the insulating layer may be formed while gradually increasing the deposition temperature in the deposition temperature range of 200 to 350 ℃.

상기 제2 개구부는 캐소드 전극과 같거나 이보다 큰 폭을 갖도록 형성할 수 있다.The second opening may be formed to have a width equal to or greater than that of the cathode electrode.

또한, 상기의 목적을 달성하기 위하여 본 발명은 전술한 방법에 의해 제조된 전자 방출 소자를 포함한다.Furthermore, in order to achieve the above object, the present invention includes an electron emitting device manufactured by the method described above.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

먼저, 도 1a 내지 도 1e를 참조하여 본 발명의 실시예에 따른 전자 방출 소 자의 제조 방법을 설명한다.First, a method of manufacturing an electron emission device according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1A to 1E.

도 1a를 참조하면, 제1 기판(10) 위에 일 방향을 따라 스트라이프 패턴으로 캐소드 전극(110)을 형성한다.Referring to FIG. 1A, the cathode electrode 110 is formed on the first substrate 10 in a stripe pattern along one direction.

도 1b를 참조하면, 캐소드 전극(110)을 덮도록 제1 기판(10)의 전면에 절연층(112)을 형성한다. 절연층(112)은 화학 기상 증착(chemical vapor deposition; CVD) 공정, 일례로 플라즈마 강화(plasma enhanced; PE)-CVD에 의해 증착 온도를 점진적으로 증가시키면서 형성한다. 일례로 절연층(112)은 200 내지 350℃의 증착 온도 범위에서 증착 온도를 점진적으로 증가시키면서 대략 3㎛ 이상의 두께로 형성한다.Referring to FIG. 1B, an insulating layer 112 is formed on the entire surface of the first substrate 10 to cover the cathode electrode 110. The insulating layer 112 is formed by gradually increasing the deposition temperature by a chemical vapor deposition (CVD) process, for example, plasma enhanced (PE) -CVD. For example, the insulating layer 112 is formed to a thickness of about 3 μm or more while gradually increasing the deposition temperature in the deposition temperature range of 200 to 350 ° C.

절연층(112)은 증착 온도에 따라 막질이 달라지기 때문에, 증착 온도를 점진적으로 증가시키면서 형성하면 절연층(112)의 상부(A)와 하부(B)에서 막질 특성에 차이가 발생하게 된다. 즉, 절연층(112)은 증착 온도가 낮은 조건에서 다공성 막질을 가지는 반면 증착 온도가 높은 조건에서 조밀한 막질을 가진다. 따라서, 절연층(12)의 상부(A)가 하부(B)보다 높은 밀도를 가지게 된다.Since the insulation quality of the insulation layer 112 varies depending on the deposition temperature, when the deposition temperature is gradually increased, the insulation quality of the insulation layer 112 may be different between the upper and lower portions of the insulation layer 112. That is, the insulating layer 112 has a porous film at a low deposition temperature, while having a dense film at a high deposition temperature. Therefore, the upper portion A of the insulating layer 12 has a higher density than the lower portion B. FIG.

도 1c를 참조하면, 절연층(112) 위에 게이트 전극 물질층(114-1)을 형성한다. 게이트 전극 물질층(114-1)은 금속으로 이루어지며, 스퍼터링, 진공 증착, 화학기상증착 등의 방법으로 형성할 수 있다.Referring to FIG. 1C, the gate electrode material layer 114-1 is formed on the insulating layer 112. The gate electrode material layer 114-1 may be made of metal, and may be formed by sputtering, vacuum deposition, chemical vapor deposition, or the like.

그 다음, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극 물질층(114-1)을 패터닝하여 개구부(114a)를 형성한다. 이 개구부(114a)는 캐소드 전극(110)과 이후 형성될 게이트 전극의 교차 영역에 위치한다.Next, the gate electrode material layer 114-1 is patterned by a photolithography process and an etching process to form the opening 114a. The opening 114a is located at the intersection of the cathode electrode 110 and the gate electrode to be formed later.

도 1d를 참조하면, 개구부(114a)에 의해 노출된 절연층(112)의 부위를 절연층 식각액, 일례로 불산(HF)를 이용한 습식 식각에 의해 식각한다. 그러면, 밀도가 높은 절연층(112)의 상부(A)보다 밀도가 낮은 하부(B)에서 식각이 빠르게 진행된다.Referring to FIG. 1D, a portion of the insulating layer 112 exposed by the opening 114a is etched by wet etching using an insulating layer etchant, for example, hydrofluoric acid (HF). Then, etching proceeds rapidly at the lower portion B having a lower density than the upper portion A of the high insulating layer 112.

이에 따라, 절연층(112)의 상부(A)에 게이트 물질층(114-1)의 개구부(114a)와 관통하는 제1 개구부(112a)가 형성되고, 하부(B)에 제1 개구부(112a)보다 큰 폭을 가지며 제1 개구부(112a)와 관통하는 제2 개구부(112b)가 형성된다. 제2 개구부(112b)는 캐소드 전극(110)과 같거나 이보다 큰 폭을 갖도록 형성하며, 도면에서는 제2 개구부(112b)가 캐소드 전극(110)보다 큰 폭을 갖는 경우를 도시하였다.Accordingly, the first opening 112a penetrating the opening 114a of the gate material layer 114-1 is formed in the upper portion A of the insulating layer 112, and the first opening 112a is formed in the lower portion B. The first opening 112a and the second opening 112b penetrating through the first opening 112a are formed. The second opening 112b is formed to have a width equal to or greater than that of the cathode electrode 110, and the second opening 112b has a width larger than that of the cathode electrode 110.

그 후, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극 물질층(114-1)을 패터닝하여 캐소드 전극(110)과 직교하는 방향을 따라 스트라이프 형상으로 배치되는 게이트 전극(114)을 형성한다. 이때, 전술한 절연층(112)의 단면 형상에 의해 절연층(112)의 두께를 종래와 동일하게 유지하면서도 게이트 전극(114)과 절연층(112) 상부(A)에 보다 미세한 크기의 개구부(114a, 112a)를 형성할 수 있다. 또한, 상기 구조에서는 캐소드 전극(110)과 게이트 전극(114)이 절연층(112)을 사이에 두고 서로 중첩되는 영역이 발생하지 않는다.Thereafter, the gate electrode material layer 114-1 is patterned by a photolithography process and an etching process to form a gate electrode 114 arranged in a stripe shape along a direction orthogonal to the cathode electrode 110. At this time, the opening of the finer size is formed in the gate electrode 114 and the upper portion (A) of the insulating layer 112 while maintaining the thickness of the insulating layer 112 the same as before due to the cross-sectional shape of the insulating layer 112 described above. 114a and 112a can be formed. In addition, in the above structure, an area in which the cathode electrode 110 and the gate electrode 114 overlap each other with the insulating layer 112 interposed therebetween does not occur.

도 1e를 참조하면, 게이트 전극(114) 및 절연층(112)에 구비된 개구부(114a, 112a, 112b)를 통해 노출된 캐소드 전극(110) 위로 후막형 또는 박막형의 전자 방출부(116)를 형성한다. 본 실시예에서 전자 방출부(116)는 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어질 수 있으며, 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다아이몬드상 카본 및 실리콘 나노와이어 등이 전자 방출 물질로 사용될 수 있다.Referring to FIG. 1E, a thick-film or thin-film electron-emitting portion 116 is disposed on the cathode electrode 110 exposed through the openings 114a, 112a, and 112b provided in the gate electrode 114 and the insulating layer 112. Form. In the present embodiment, the electron emission unit 116 may be formed of materials emitting electrons when an electric field is applied, for example, carbon-based materials or nanometer-sized materials, and include carbon nanotubes, graphite, graphite nanofibers, diamonds, and diamonds. Mondoidal carbon and silicon nanowires can be used as the electron emitting material.

먼저, 후막형 전자 방출부(116)는 분말 상의 전자 방출 물질에 비히클과 바인더 등의 유기물을 혼합하여 인쇄에 의해 적합한 점도를 갖는 페이스트 상의 혼합물을 형성하고, 노출된 캐소드 전극(110) 위로 이 혼합물을 스크린 인쇄한 후 건조 및 소성하는 과정에 의해 형성할 수 있다.First, the thick film type electron emission unit 116 mixes an organic substance such as a vehicle and a binder with a powdered electron emission material to form a paste-like mixture having a suitable viscosity by printing, and then the mixture on the exposed cathode electrode 110. It can be formed by the process of screen printing and drying and baking.

다른 한편으로, 후막형 전자 방출부(116)는 ① 전술한 페이스트 상의 혼합물에 감광성 물질을 더욱 포함시키고, ② 제1 기판(10)의 전면 상에 이 혼합물을 스크린 인쇄한 후, ③ 제1 기판(10)의 후면에 노광 마스크(미도시)를 개재한 상태에서 제1 기판(10)의 후면을 향해 자외선을 조사하여 캐소드 전극(110) 위 특정 영역의 혼합물을 선택적으로 경화시키고, ④ 현상을 통해 경화되지 않은 혼합물을 제거한 다음, 건조 및 소성하는 과정에 의해 형성할 수 있다.On the other hand, the thick-film electron emission section 116 ① further comprises a photosensitive material in the mixture on the paste, ② screen-printed the mixture on the front surface of the first substrate 10, ③ the first substrate Irradiating ultraviolet rays toward the rear surface of the first substrate 10 while the exposure mask (not shown) is disposed on the rear surface of the 10 to selectively cure the mixture of a specific region on the cathode electrode 110, and The uncured mixture can then be removed, followed by drying and firing.

이 경우, 제1 기판(10)은 투명 기판으로 이루어지고, 캐소드 전극(110)은 ITO(indium tin oxide)와 같은 투명 도전 물질로 이루어진다. 후면 노광을 이용한 상기 방법은 캐소드 전극(110)의 표면으로부터 혼합물의 경화가 일어나므로 캐소드 전극(110)에 대한 전자 방출부(116)의 부착성이 우수하고, 캐소드 전극(110)과 전자 방출부(116) 사이의 접촉 저항이 낮은 장점이 있다.In this case, the first substrate 10 is made of a transparent substrate, and the cathode electrode 110 is made of a transparent conductive material such as indium tin oxide (ITO). In the above method using the back exposure, curing of the mixture occurs from the surface of the cathode electrode 110, so that the adhesion of the electron emission portion 116 to the cathode electrode 110 is excellent, and the cathode electrode 110 and the electron emission portion are excellent. There is an advantage that the contact resistance between 116 is low.

한편, 상기와 같이 형성된 후막형 전자 방출부(116)에서 대부분의 전자 방출 물질들은 유기물에 묻혀 전자 방출에 기여하지 못하게 된다. 이로써 전자 방출부(116) 위에 점착 테이프(미도시)를 붙이고 이를 떼어냄으로써 전자 방출부(116)의 표면 일부를 제거하는 물리적인 활성화 방법을 실행하여 전자 방출부(116)의 표면에 보다 많은 양의 전자 방출 물질이 노출되도록 할 수 있다.Meanwhile, in the thick film-type electron emission unit 116 formed as described above, most of the electron emission materials are buried in the organic material and thus do not contribute to the electron emission. As a result, a physical activation method of removing a portion of the surface of the electron emission part 116 by attaching and detaching an adhesive tape (not shown) on the electron emission part 116 may be performed to obtain a larger amount on the surface of the electron emission part 116. May cause the electron emitting material of to be exposed.

그리고 박막형 전자 방출부(116)는 CVD, 스퍼터링 또는 직접 성장법 등에 의해 형성할 수 있다.The thin film electron emission unit 116 may be formed by CVD, sputtering, or direct growth.

이와 같이, 본 실시예에 의한 전자 방출 소자의 제조 방법은 절연층(112)의 상부(A) 및 하부(B)가 서로 다른 밀도를 갖도록 하여 식각 시 상부(A)가 하부(B)보다 느리게 식각되도록 한다.As described above, in the method of manufacturing the electron emission device according to the present exemplary embodiment, the upper portion A and the lower portion B of the insulating layer 112 have different densities so that the upper portion A is slower than the lower portion B during etching. Etch it.

이로써 절연층(112)의 두께를 종래와 동일하게 유지하면서도 게이트 전극(114)과 절연층(112) 상부(A)에 보다 미세한 크기의 개구부(114a, 112a)를 형성할 수 있으므로, 전자 방출부(116)와 게이트 전극(114)간 거리를 좁혀 에미션 효율을 높일 수 있다. 또한, 캐소드 전극(110)과 게이트 전극(114)이 절연층(112)을 사이에 두고 서로 중첩되는 영역이 형성되지 않아 두 전극 사이의 기생 캐패시턴스를 줄일 수 있으며, 그 결과 신호 왜곡에 의한 표시 품질 저하를 예방할 수 있다.)As a result, since the openings 114a and 112a having a smaller size can be formed in the gate electrode 114 and the upper portion A of the insulating layer 112 while maintaining the thickness of the insulating layer 112 as in the prior art, the electron emission part Emission efficiency can be improved by narrowing the distance between 116 and the gate electrode 114. In addition, since the regions in which the cathode electrode 110 and the gate electrode 114 overlap with each other with the insulating layer 112 are not formed, parasitic capacitance between the two electrodes can be reduced, resulting in display quality due to signal distortion. Can prevent degradation.)

다음으로, 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 전자 방출 소자를 설명한다.Next, an electron emission device according to an embodiment of the present invention will be described with reference to FIGS. 2 and 3.

도 2 및 도 3은 각각 본 발명의 실시예에 따른 전자 방출 소자의 부분 단면도 및 부분 평면도를 나타낸다.2 and 3 show a partial cross-sectional view and a partial plan view of an electron emission device according to an embodiment of the present invention, respectively.

도면을 참조하면, 전자 방출 소자는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(20)을 포함한다. 제1 기판(10)과 제2 기판(20)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 제1 기 판(10)과 제2 기판(20) 및 밀봉 부재가 진공 용기를 구성한다.Referring to the drawings, the electron emission device includes a first substrate 10 and a second substrate 20 which are arranged in parallel to each other at predetermined intervals. Sealing members (not shown) are disposed at edges of the first substrate 10 and the second substrate 20 to bond the two substrates, and the first substrate 10, the second substrate 20, and the sealing member Configure the vacuum vessel.

제1 기판(10) 중 제2 기판(20)과의 대향면에는 제2 기판(20)을 향해 전자들을 방출하는 전자 방출 유닛(100)이 제공되고, 제2 기판(20) 중 제1 기판(10)과의 대향면에는 상기 전자들에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 발광 유닛(200)이 제공된다.On the opposite surface of the first substrate 10 to the second substrate 20, an electron emission unit 100 that emits electrons toward the second substrate 20 is provided, and the first substrate of the second substrate 20 is provided. On the opposite side to (10), there is provided a light emitting unit 200 that emits visible light by the electrons to perform any light emission or display.

보다 구체적으로, 제1 기판(10) 위에는 캐소드 전극들(110)이 제1 기판(10)의 일 방향(도면의 Y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(110)을 덮으면서 제1 기판(10) 전체에 절연층(112)이 형성된다. 절연층(112) 위에는 게이트 전극들(114)이 캐소드 전극(110)과 직교하는 방향(도면의 X축 방향)을 따라 스트라이프 패턴으로 형성된다.More specifically, the cathode electrodes 110 are formed on the first substrate 10 in a stripe pattern along one direction (Y-axis direction of the drawing) of the first substrate 10 and cover the cathode electrodes 110. In addition, the insulating layer 112 is formed on the entire first substrate 10. Gate electrodes 114 are formed on the insulating layer 112 in a stripe pattern along a direction orthogonal to the cathode electrode 110 (the X-axis direction of the drawing).

절연층(112)은 CVD 공정, 일례로 PE-CVD 공정에 의해 형성될 수 있으며, 상부(A)가 하부(B)보다 높은 밀도를 가진다.The insulating layer 112 may be formed by a CVD process, for example, a PE-CVD process, and the upper portion A has a higher density than the lower portion B.

캐소드 전극(110)은 하나의 전극층으로 이루어지거나, 저항에 의한 전압 강하를 억제할 수 있도록 전기 전도도가 높은 재질로 형성된 보조 전극층(도시하지 않음)을 더욱 포함하거나, 전압 강하에 의한 화소별 에미션 균일도 저하를 방지할 수 있도록 저항층(도시하지 않음)을 더욱 포함할 수 있다. 또한, 캐소드 전극(110)은 보조 전극층과 저항층을 동시에 형성할 수도 있다.The cathode electrode 110 may be formed of one electrode layer, or further include an auxiliary electrode layer (not shown) formed of a material having high electrical conductivity so as to suppress the voltage drop caused by the resistance, or the emission per pixel due to the voltage drop. A resistance layer (not shown) may be further included to prevent a decrease in uniformity. In addition, the cathode electrode 110 may simultaneously form an auxiliary electrode layer and a resistance layer.

본 실시예에서 캐소드 전극(110)과 게이트 전극(114)이 교차하는 영역을 화소 영역으로 정의하면, 화소 영역의 캐소드 전극(110) 위에는 전자 방출부(116)가 형성된다. 전자 방출부(116)는 캐소드 전극(110)과의 접촉으로 이와 전기적으로 연결된다.In the present exemplary embodiment, if the region where the cathode electrode 110 and the gate electrode 114 intersect is defined as the pixel region, the electron emission unit 116 is formed on the cathode electrode 110 of the pixel region. The electron emission unit 116 is electrically connected to the cathode electrode 110 in contact with the cathode electrode 110.

절연층(112)에는 전자 방출부(116)에 대응하여 상부(A)에 제1 개구부(112a)가 형성되고 하부(B)에 제1 개구부(112a)보다 큰 폭을 가지며 제1 개구부(112a)와 관통하는 제2 개구부(112b)가 형성된다. 그리고 게이트 전극(114)에는 절연층(112)의 제1 개구부(112a)와 관통하면서 전자 방출부(116)에 대응하는 개구부(114a)가 형성된다.In the insulating layer 112, the first opening 112a is formed in the upper portion A in correspondence to the electron emission portion 116, and has a width greater than that of the first opening portion 112a in the lower portion B and the first opening 112a. ) And a second opening 112b penetrating. In addition, an opening 114a corresponding to the electron emission part 116 is formed in the gate electrode 114 while penetrating through the first opening 112a of the insulating layer 112.

이와 같이 캐소드 전극(110)과 게이트 전극(114)의 교차 영역에서 절연층(112)의 하부(B)에 상부(A)보다 큰 개구부(112b)가 형성되면, 교차 영역의 일부분에만 절연층(112)이 존재하고 나머지 부분에는 절연층(112)이 아닌 진공 영역이 존재하게 된다. 이로써 캐소드 전극(110)과 게이트 전극(114) 사이에 발생하는 기생 캐패시턴스가 감소됨을 예상할 수 있다.As such, when an opening 112b larger than the upper portion A is formed in the lower portion B of the insulating layer 112 at the intersection region of the cathode electrode 110 and the gate electrode 114, the insulating layer may be formed only at a portion of the crossing region. 112 is present and the remaining portion is a vacuum region, not the insulating layer 112. This can be expected to reduce the parasitic capacitance generated between the cathode electrode 110 and the gate electrode 114.

도면에서는 화소 영역마다 1개의 전자 방출부(116)가 위치하고, 전자 방출부(116)의 형상과 절연층(112) 및 게이트 전극(114)의 개구부 형상이 평면상에서 원형인 경우를 도시하였으나, 전자 방출부(116)의 개수 및 형상과 절연층(112) 및 게이트 전극(114)의 개구부 형상은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.In the drawing, one electron emission part 116 is positioned in each pixel area, and the shape of the electron emission part 116 and the opening shape of the insulating layer 112 and the gate electrode 114 are circular in plan view. The number and shape of the emission parts 116 and the shape of the openings of the insulating layer 112 and the gate electrode 114 are not limited to the illustrated example and can be variously modified.

전자 방출부(116)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다. 전자 방출부(116)는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀, 실리 콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어질 수 있으며, 그 제조법으로는 스크린 인쇄, 직접 성장으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.The electron emission unit 116 is made of materials that emit electrons when an electric field is applied in a vacuum, such as a carbon-based material or a nanometer-sized material. The electron emission unit 116 may be made of any one of carbon nanotubes, graphite, graphite nanofibers, diamonds, diamond-like carbons, C ₆₀ , silicon nanowires, or a combination thereof. Direct growth may include screen printing, direct growth, chemical vapor deposition, or sputtering.

다음으로, 제1 기판(10)에 대향하는 제2 기판(20)의 일면에는 형광층(210)과 흑색층(212)이 형성되고, 형광층(210)과 흑색층(212) 위로 알루미늄과 같은 금속막으로 이루어진 애노드 전극(214)이 형성된다. 애노드 전극(214)은 외부로부터 전자빔 가속에 필요한 고전압을 인가 받으며, 형광층(210)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(20) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.Next, a fluorescent layer 210 and a black layer 212 are formed on one surface of the second substrate 20 facing the first substrate 10, and aluminum and the phosphor layer 210 and the black layer 212 are formed on the surface of the second substrate 20. An anode electrode 214 made of the same metal film is formed. The anode electrode 214 receives a high voltage necessary for accelerating the electron beam from the outside, and reflects the visible light emitted toward the first substrate 10 among the visible light emitted from the fluorescent layer 210 to the second substrate 20 side of the screen. It increases the brightness.

한편, 애노드 전극(214)은 제2 기판(20)을 향한 형광층(210)과 흑색층(212)의 일면에 형성될 수 있으며, 이 경우 형광층(210)에서 방사된 가시광을 투과시킬 수 있도록 애노드 전극이 ITO와 같은 투명 도전층으로 이루어진다.Meanwhile, the anode electrode 214 may be formed on one surface of the fluorescent layer 210 and the black layer 212 facing the second substrate 20, and in this case, may transmit visible light emitted from the fluorescent layer 210. So that the anode electrode is made of a transparent conductive layer such as ITO.

또 다른 한편으로는, 제2 기판(20) 상에 투명 재질의 애노드 전극과 반사 효과에 의해 휘도를 높이는 금속 박막이 모두 형성될 수도 있다.On the other hand, both the anode and the thin metal film to increase the brightness by the reflection effect may be formed on the second substrate 20.

형광층(210)은 제1 기판(10) 상에 설정된 화소 영역에 일대일로 대응하여 배치되거나 화면의 수직 방향(도면의 Y축 방향)을 따라 스트라이프 패턴으로 형성될 수 있고, 흑색층(212)은 크롬 또는 크롬 산화물과 같은 불투명 재질로 이루어질 수 있다.The fluorescent layer 210 may be disposed in a one-to-one correspondence with the pixel area set on the first substrate 10 or may be formed in a stripe pattern along the vertical direction of the screen (the Y-axis direction of the drawing), and the black layer 212 It may be made of an opaque material such as silver chromium or chromium oxide.

상술한 제1 기판(10)과 제2 기판(20) 사이에는 다수의 스페이서들(300)이 배치되어 두 기판(10, 20) 사이의 간격을 일정하게 유지시킨다. 이때, 스페이서들 (300)은 형광층(210)을 침범하지 않도록 흑색층(212)이 위치하는 비발광 영역에 대응하여 배치된다.A plurality of spacers 300 are disposed between the first substrate 10 and the second substrate 20 to maintain a constant gap between the two substrates 10 and 20. In this case, the spacers 300 are disposed corresponding to the non-light emitting region where the black layer 212 is located so as not to invade the fluorescent layer 210.

이와 같이 구성되는 전자 방출 소자에서는 애노드 전극(214)에 수백 내지 천 볼트의 (＋) 전압을 인가하고, 캐소드 전극(110)과 게이트 전극(114) 중 어느 하나의 전극에 주사 신호 전압을 인가함과 동시에 다른 하나의 전극에 데이터 신호 전압을 인가하여 구동한다.In the electron emission device configured as described above, a positive voltage of several hundred to one thousand volts is applied to the anode electrode 214, and a scan signal voltage is applied to one of the cathode electrode 110 and the gate electrode 114. At the same time, the data signal voltage is applied to the other electrode to be driven.

그러면, 캐소드 전극(110)과 게이트 전극(114) 사이의 전압차가 임계치 이상인 화소들에서 전자 방출부(116) 주위에 전계가 형성되어 이로부터 전자가 방출되고, 방출된 전자들은 애노드 전극(214)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(212)에 충돌하여 이를 발광시킨다.Then, in the pixels where the voltage difference between the cathode electrode 110 and the gate electrode 114 is greater than or equal to the threshold, an electric field is formed around the electron emission part 116 to emit electrons therefrom, and the emitted electrons are emitted from the anode electrode 214. Led by the high voltage applied to the impingement to the fluorescent layer 212 of the corresponding pixel to emit light.

본 실시예에서는 캐소드 전극(110)과 게이트 전극(114)의 교차 영역에 진공 영역이 존재하여 이들 사이의 기생 캐패시턴스가 감소하므로 상기 구동 과정에서 구동 신호의 왜곡 등이 발생되지 않는다. 또한, 게이트 전극(114)에 미세 개구부(114a)가 형성되어 전자 방출부(116)와 게이트 전극(114)간 거리가 좁아짐에 따라 에미션 효율이 높아지고, 고휘도 화면을 구현할 수 있다.In this embodiment, since there is a vacuum region at the intersection of the cathode electrode 110 and the gate electrode 114, the parasitic capacitance between them is reduced, so that the driving signal is not distorted during the driving process. In addition, since the minute opening 114a is formed in the gate electrode 114, the distance between the electron emission part 116 and the gate electrode 114 is narrowed, thereby improving emission efficiency and realizing a high luminance screen.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

이와 같이 본 발명에 따른 전자 방출 소자는 게이트 전극에 미세 크기의 개구부를 형성하여 에미션 효율을 높일 수 있다. 또한, 본 발명에 따른 전자 방출 소자는 캐소드 전극과 게이트 전극 사이의 발생하는 기생 캐패시턴스를 감소시킬 수 있어 이로 인한 구동 신호의 왜곡 등을 억제할 수 있고, 그 결과 발광 또는 표시 품질을 개선할 수 있다.As described above, the electron emission device according to the present invention may increase emission efficiency by forming openings having a fine size in the gate electrode. In addition, the electron emission device according to the present invention can reduce the parasitic capacitance generated between the cathode electrode and the gate electrode, thereby suppressing the distortion of the driving signal and the like, thereby improving light emission or display quality. .

Claims

Forming a cathode electrode on the first substrate;

Forming an insulating layer over the first substrate, the insulating layer having a higher density than a lower portion thereof;

Forming a gate electrode material layer over the insulating layer;

Patterning the gate electrode material layer to form an opening that partially exposes the insulating layer;

A portion of the insulating layer exposed by the opening is etched to form a first opening penetrating the opening of the gate electrode in the upper portion of the insulating layer, and a lower portion of the insulating layer has a width larger than that of the first opening. Forming a second opening penetrating the first opening;

Patterning the gate electrode material layer to form a gate electrode; And

And forming an electron emission portion on the cathode electrode inside the second opening of the insulating layer.

The method of claim 1,

And said insulating layer is formed by a chemical vapor deposition process.

The method of claim 2,

The insulating layer is a method of manufacturing an electron emission device is formed in the deposition temperature range of 200 to 350 ℃.

The method of claim 3,

And the insulating layer is formed while gradually increasing the deposition temperature.

The method of claim 1,

And the second opening is formed to have a width equal to or greater than that of the cathode electrode.

The method of claim 1,

And the electron emission unit is formed of at least one of carbon nanotubes, graphite, graphite nanofibers, diamond, diamond-like carbon, C ₆₀ and silicon nanowires.

The method of claim 6,

The electron emitting unit is a method of manufacturing an electron emitting device is formed through the screen printing, drying and firing process.

The method of claim 6,

And the electron emitting portion is formed by a direct growth method, a chemical vapor deposition method, or a sputtering method.

The electron emission element manufactured by the method in any one of Claims 1-8.

The method of claim 9,

A second substrate disposed to face the first substrate,

A fluorescent layer formed on an opposite surface of the second substrate to the first substrate; And

An anode formed on one surface of the fluorescent layer

Electron emitting device further comprising.