KR20070040086A - Method of manufacturing a semiconductor device for security of polishing uniformity - Google Patents

Method of manufacturing a semiconductor device for security of polishing uniformity Download PDF

Info

Publication number
KR20070040086A
KR20070040086A KR1020050095414A KR20050095414A KR20070040086A KR 20070040086 A KR20070040086 A KR 20070040086A KR 1020050095414 A KR1020050095414 A KR 1020050095414A KR 20050095414 A KR20050095414 A KR 20050095414A KR 20070040086 A KR20070040086 A KR 20070040086A
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
region
wafer
semiconductor device
Prior art date
Application number
KR1020050095414A
Other languages
Korean (ko)
Inventor
송필근
박상준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050095414A priority Critical patent/KR20070040086A/en
Publication of KR20070040086A publication Critical patent/KR20070040086A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

본 발명은 절연막 평탄화를 통해 웨이퍼 전체적으로 균일한 절연막 균일도를 유지시키는 플래쉬 메모리 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 중심지역과 에지지역이 정의된 웨이퍼 상에 상기 중심지역상에 소정 패턴을 형성하는 단계, 상기 패턴을 포함한 웨이퍼의 전면에 층간절연막을 형성하는 단계, 화학적기계적 연마로써 상기 층간절연막을 평탄화하는 단계를 포함하고, 상술한 본 발명은 웨이퍼 전체적으로 균일한 절연막 균일도를 유지하여 후속 공정시 마진향상 및 70nm이하 플래쉬 메모리 소자의 특성을 향상 시킬 수 있는 효과가 있다.The present invention is to provide a method of manufacturing a flash memory device that maintains a uniform insulating film uniformity across the wafer through the planarization of the insulating film, the present invention provides a predetermined pattern on the center region on a wafer defined a central region and an edge region Forming an interlayer insulating film on the entire surface of the wafer including the pattern; and planarizing the interlayer insulating film by chemical mechanical polishing. This improves the margin and improves the characteristics of the flash memory device below 70nm.

층간절연막, 평탄화, 균일도, 금속 배선 Interlayer insulating film, planarization, uniformity, metal wiring

Description

연마균일도를 확보할 수 있는 반도체 소자의 제조방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE FOR SECURITY OF POLISHING UNIFORMITY}METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE FOR SECURITY OF POLISHING UNIFORMITY

도 1은 웨이퍼 상에 지역을 정의하기 위한 단면도,1 is a cross-sectional view for defining an area on a wafer;

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 3은 웨이퍼 상에 지역을 정의하기 위한 단면도,3 is a cross-sectional view for defining an area on a wafer;

도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention;

도 5 및 도 6은 종래기술과 본 발명을 비교하기 위한 단면도.5 and 6 are cross-sectional views for comparing the present invention with the prior art.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 반도체 기판 42 : 금속 배선41 semiconductor substrate 42 metal wiring

43 : 마스크 44 : 층간절연막43 mask 44 interlayer insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 웨이퍼 전역에 걸쳐 연마균일도를 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of securing a uniformity of polishing throughout a wafer.

반도체 소자의 금속 배선 공정 후 층간절연막을 형성하는 단계에서 상기 층간절연막 평탄화 공정진행 시 웨이퍼의 중심지역이 웨이퍼의 에지지역에 비해 연마제거속도(removal rate)가 매우 빨라 평탄화 균일도를 유지하는데 어려움이 있다.In the step of forming the interlayer insulating film after the metallization process of the semiconductor device, it is difficult to maintain the flattening uniformity because the removal rate is very fast compared to the edge area of the wafer when the interlayer insulating film planarization process is performed. .

도 1은 웨이퍼 상에서 각 지역을 정의하는 단면도이다. 상기 웨이퍼는 중심지역(도면부호 'X'), 중심지역과 에지지역사이 중간지역(도면부호 'Y') 및 에지지역(도면부호 'Z')으로 나눌 수 있다.1 is a cross-sectional view defining each region on a wafer. The wafer may be divided into a central region (reference numeral 'X'), a middle region (reference numeral 'Y') and an edge region (reference numeral 'Z') between the central region and the edge region.

도 2a 내지 도 2c는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a를 참조하면, 상기 중심지역('X'), 중간지역('Y') 및 에지지역('Z')이 정의된 반도체 기판(21) 상부에 금속막(22)을 형성한다. 상기 금속막(22)상에 금속 배선을 형성하기 위해 패터닝된 마스크(23)을 형성한다.Referring to FIG. 2A, a metal film 22 is formed on the semiconductor substrate 21 on which the center region 'X', the middle region 'Y', and the edge region 'Z' are defined. A patterned mask 23 is formed on the metal film 22 to form metal wires.

도 2b를 참조하면, 상기 마스크(23)을 식각배리어로 도전성 물질(22)을 식각하여 금속 배선(22a)을 형성한다. 상기 금속 배선(22a) 형성 후 상기 마스크(23)을 제거한다. Referring to FIG. 2B, the conductive material 22 is etched using the mask 23 as an etching barrier to form the metal wiring 22a. After the metal line 22a is formed, the mask 23 is removed.

이후에, 상기 금속 배선(22a)을 포함한 반도체 기판(21) 전면에 층간절연막(24)을 형성한다. Thereafter, an interlayer insulating film 24 is formed on the entire surface of the semiconductor substrate 21 including the metal lines 22a.

도 2c를 참조하면, 상기 층간절연막을 화학적기계적연마(Chemical Mechanical Polishing)를 통해 평탄화한다. 이때, 상기 중심지역의 연마 공정속도가 상기 에지지역에 비해 매우 빨라서 중심지역, 중간지역 및 에지지역간의 단차가 발생한다.Referring to FIG. 2C, the interlayer insulating film is planarized by chemical mechanical polishing. At this time, the polishing process speed of the center region is much faster than that of the edge region, resulting in a step between the center region, the middle region and the edge region.

상기한 종래기술은 에지지역의 잔류두께가 중심지역보다 두꺼워지는 균일도 문제로 인해 후속 콘택 마스크 및 식각 공정시 웨이퍼 에지지역의 콘택 형성시 전기적 동작에서 페일(fail)이 발생하는 문제점이 있다.The prior art has a problem in that a failure occurs in electrical operation during contact formation of the wafer edge region during the subsequent contact mask and etching process due to the uniformity problem that the residual thickness of the edge region becomes thicker than the central region.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 절연막 평탄화를 통해 웨이퍼 전체적으로 균일한 절연막 균일도를 유지시키는 반도체 소자의 제조방법을 제공하는데 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device for maintaining a uniform insulating film uniformity throughout the wafer through the insulating film planarization.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 중심지역과 에지지역이 정의된 웨이퍼 상에 상기 중심지역상에 소정 패턴을 형성하는 단계, 상기 패턴을 포함한 웨이퍼의 전면에 층간절연막을 형성하는 단계, 화학적기계적 연마로써 상기 층간절연막을 평탄화하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object is to form a predetermined pattern on the center area on the wafer on which the center area and the edge area is defined, to form an interlayer insulating film on the entire surface of the wafer including the pattern And planarizing the interlayer insulating film by chemical mechanical polishing.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 웨이퍼 상에서 각 지역을 정의하는 단면도이다. 상기 웨이퍼는 중심지역(도면부호 'X'), 중심지역과 에지지역사이 중간지역(도면부호 'Y') 및 에지지역(도면부호 'Z')으로 나눌 수 있다.3 is a cross-sectional view defining each region on a wafer. The wafer may be divided into a central region (reference numeral 'X'), a middle region (reference numeral 'Y') and an edge region (reference numeral 'Z') between the central region and the edge region.

도 4a 내지 도 4d는 본 발명의 바람직한 실시예에 따른 금속 배선 공정 후 층간절연막 평탄화 공정을 설명하기 위한 공정 단면도이다.4A to 4D are cross-sectional views illustrating a process of planarizing an interlayer insulating film after a metal wiring process according to a preferred embodiment of the present invention.

도 4a에 도시된 바와 같이, 상기 중심지역('X'), 중간지역('Y') 및 에지지역('Z')이 정의된 반도체 기판(41) 상부에 도전성 물질(42)을 형성한다. 상기 도전성 물질(42)상에 상기 중심지역('X') 및 중간지역('Y')에만 금속 배선이 형성되도록 패터닝된 마스크(43)을 형성한다. 즉, 마스크(43)에 의해 에지지역('Z')은 모두 오픈된다.As shown in FIG. 4A, the conductive material 42 is formed on the semiconductor substrate 41 on which the center region 'X', the middle region 'Y', and the edge region 'Z' are defined. . A patterned mask 43 is formed on the conductive material 42 so that metal wirings are formed only in the center region 'X' and the middle region 'Y'. That is, all of the edge regions 'Z' are opened by the mask 43.

도 4b에 도시된 바와 같이, 상기 마스크(43)을 식각배리어로 도전성 물질(42)을 식각하여 금속 배선(42a)을 형성한다. 이때, 상기 에지지역('Z')은 마스크(43)에 의해 오픈되어 있으므로 상기 마스크(43)로 도전성 물질(42)을 식각할 때 동시에 식각되어 금속 배선이 형성되지 않는다. 즉, 중심지역('X')과 중간지역('Y')에만 금속 배선이 형성되고, 에지지역에서는 금속배선이 형성되지 않는다.As shown in FIG. 4B, the conductive material 42 is etched using the mask 43 as an etching barrier to form the metal wire 42a. At this time, since the edge region 'Z' is opened by the mask 43, the edge area 'Z' is etched at the same time when the conductive material 42 is etched by the mask 43 so that no metal wiring is formed. That is, the metal wiring is formed only in the center region 'X' and the middle region 'Y', and the metal wiring is not formed in the edge region.

도 4c에 도시된 바와 같이, 상기 금속 배선(42a) 형성 후 상기 마스크(43)을 제거한다. 상기 금속 배선(42a)을 포함한 반도체 기판(41) 전면에 층간절연막(44)을 형성한다. 상기 층간절연막(44)은 제1층간절연막(44a) 및 제2층간절연막(44b)로 형성되는데 상기 제1층간절연막(44a)는 고밀도플라즈마(High Density Plasma)방식으로 형성하고, 제2층간절연막(44b)는 화학적기상증착법(Chemical Vapor Deposition)으로 형성한다. As shown in FIG. 4C, the mask 43 is removed after the metal line 42a is formed. An interlayer insulating film 44 is formed on the entire surface of the semiconductor substrate 41 including the metal wiring 42a. The interlayer insulating film 44 is formed of a first interlayer insulating film 44a and a second interlayer insulating film 44b. The first interlayer insulating film 44a is formed by a high density plasma method and a second interlayer insulating film. (44b) is formed by Chemical Vapor Deposition.

이때, 상기 제1층간절연막(44a)은 웨이퍼의 중심지역에서 더 두껍게 증착되도록 가스량을 조절한다. 예컨대, SiH4를 50∼100sccm, O2를 100∼200sccm, Ar을 50∼150sccm의 유량으로 5000Å∼6000Å의 두께로 형성한다. 상기 제2층간절연막(44b)은 TEOS로 5000Å∼6000Å의 두께로 형성한다. At this time, the first interlayer insulating film 44a is controlled to adjust the amount of gas so as to be thicker in the central region of the wafer. For example, 50 to 100 sccm of SiH 4 , 100 to 200 sccm of O 2 , and Ar are formed to have a thickness of 5000 kPa to 6000 kPa at a flow rate of 50 to 150 sccm. The second interlayer insulating film 44b is formed of TEOS having a thickness of 5000 GPa to 6000 GPa.

도 4d에 도시된 바와 같이, 상기 층간절연막(44)을 화학적기계적연마(Chemical Mechanical Polishing)를 통해 평탄화한다. 이때, 상기 형성된 제1 및 제2층간절연막의 총 두께는 중심지역의 두께('d1')가 에지지역('d2')에 비해 2∼3배 더 두껍게 형성된다. 또한, 상기 중심 지역('X')의 연마제거속도가 상기 에지지역('Z')의 연마제거속도보다 2∼3배 빠르므로 공정 후 상기 층간절연막 잔류두께의 균일도를 유지할 수 있다.As shown in FIG. 4D, the interlayer insulating film 44 is planarized through chemical mechanical polishing. In this case, the total thickness of the formed first and second interlayer insulating films is formed to have a thickness 'd 1 ' of the center region 2 to 3 times thicker than the edge region 'd 2 '. In addition, since the polishing removal rate of the center region 'X' is 2 to 3 times faster than the polishing removal rate of the edge region 'Z', the uniformity of the residual thickness of the interlayer insulating film may be maintained after the process.

도 5 내지 도 6은 종래기술과 본 발명의 화학적기계적연마 공정 후 층간절연막의 잔류두께를 비교한 단면도이다.5 to 6 are cross-sectional views comparing residual thicknesses of an interlayer insulating film after the chemical mechanical polishing process of the prior art and the present invention.

도 5를 참조하면, 종래기술에 따른 연마 공정 후 중심지역과 에지지역의 층간절연막의 잔류두께를 비교할 수 있다. 다이번호 8, 9, 14 및 17번(50)을 비교하면 연마 공정 후 층간절연막의 잔류두께가 3340, 2878, 2841 및 3114로 최고 500Å의 단차가 발생한다.Referring to Figure 5, after the polishing process according to the prior art it is possible to compare the residual thickness of the interlayer insulating film of the center region and the edge region. Comparing die Nos. 8, 9, 14, and 17 (50), a step of up to 500 kV occurs with residual thicknesses of the interlayer insulating film after the polishing process being 3340, 2878, 2841 and 3114.

도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 연마 공정 후 중심지역과 에지지역의 층간절연막의 잔류두께를 비교할 수 있다. 다이번호 8,9,14 및 17번(60)을 비교하면 연마 공정 후 층간절연막의 잔류두께가 3325, 3242, 3248 및 3492로 최고 250Å의 단차가 발생하여 종래기술과 다르게 균일도가 많이 향상된 것을 알 수 있다. 즉, 웨이퍼 전역에 걸쳐 연마 공정 후 잔류하는 층간절연막의 두께가 현저히 감소함을 알 수 있다.Referring to FIG. 6, after the polishing process according to the preferred embodiment of the present invention, the residual thicknesses of the interlayer insulating films of the center region and the edge region may be compared. Comparing the die Nos. 8, 9, 14 and 17 (60), it was found that the residual thickness of the interlayer insulating film after the polishing process was 3325, 3242, 3248 and 3492, resulting in a step of up to 250 μs resulting in much improved uniformity unlike the prior art. Can be. That is, it can be seen that the thickness of the interlayer insulating film remaining after the polishing process over the entire wafer is significantly reduced.

상기한 본 발명은, 에지지역의 금속 배선을 선택적으로 제거하여 중심지역 및 중간지역에만 금속 배선을 형성하여, 상기 에지지역의 층간절연막이 증착된 최종 층간절연막의 두께가 상기 중심지역에 비해 얇아서 상기 중심지역의 연마 공정속도가 에지지역에 비해 빨라도 잔류하는 단의 두께가 비슷하여 균일도를 향상시킬 수 있다.According to the present invention, the metal interconnection of the edge region is selectively removed to form metal interconnection only in the central region and the intermediate region, so that the thickness of the final interlayer dielectric layer on which the interlayer dielectric layer is deposited is thinner than that of the central region. Even though the polishing process speed of the center region is faster than that of the edge region, the remaining stage thickness is similar to improve the uniformity.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 소자의 제조방법은 웨이퍼 전체적으로 균일한 절연막 균일도를 유지하여 후속 공정시 마진향상 및 70nm이하 반도체 소자의 특성 을 향상 시킬 수 있는 효과가 있다.The method of manufacturing a semiconductor device according to the present invention as described above has the effect of maintaining a uniform insulating film uniformity over the entire wafer, thereby improving margins and improving characteristics of the semiconductor device of less than 70 nm in subsequent processes.

Claims (10)

중심지역과 에지지역이 정의된 웨이퍼의 상기 중심지역상에 소정 패턴을 형성하는 단계;Forming a pattern on the center region of the wafer where a center region and an edge region are defined; 상기 패턴을 포함한 웨이퍼의 전면에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the entire surface of the wafer including the pattern; And 화학적기계적 연마를 통해 상기 층간절연막을 평탄화하는 단계Planarizing the interlayer insulating film through chemical mechanical polishing 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 패턴을 형성하는 단계는,Forming the pattern, 상기 웨이퍼 상에 도전성 물질을 형성하는 단계; Forming a conductive material on the wafer; 상기 도전성 물질 상에 상기 중심지역에서 상기 패턴이 형성되도록 패터닝된 마스크를 형성하는 단계; 및Forming a patterned mask on the conductive material to form the pattern in the central region; And 상기 마스크를 식각배리어로 상기 도전성 물질을 식각하여 패턴을 형성하는 단계Etching the conductive material using the mask as an etching barrier to form a pattern 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 2항에 있어서,The method of claim 2, 상기 패턴은 금속 배선인 것을 특징으로 하는 반도체 소자의 제조방법.The pattern is a manufacturing method of a semiconductor device, characterized in that the metal wiring. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 웨이퍼는 상기 중심지역과 에지지역 사이에 중간지역이 정의되고, 상기 패턴은 상기 중심지역과 동일하게 상기 중간지역에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.And the wafer has an intermediate region defined between the central region and the edge region, and the pattern is formed in the intermediate region in the same manner as the central region. 제 1항에 있어서, The method of claim 1, 상기 층간절연막은 고밀도플라즈마방식을 이용한 제1층간절연막과 화학적기상증착을 이용한 제2층간절연막을 차례로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The interlayer insulating film is a method of manufacturing a semiconductor device, characterized in that to form a first interlayer insulating film using a high density plasma method and a second interlayer insulating film using chemical vapor deposition in that order. 제 5항에 있어서,The method of claim 5, 상기 제2층간절연막은 TEOS산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the second interlayer insulating film is formed of a TEOS oxide film. 제 5항 또는 제 6항에 있어서,The method according to claim 5 or 6, 상기 제1층간절연막은 5000Å∼6000Å으로, 제2 층간절연막은 5000Å∼6000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein the first interlayer insulating film is formed between 5000 kV and 6000 kV and the second interlayer insulating film is formed between 5000 kV and 6000 kV. 제 7항에 있어서,The method of claim 7, wherein 상기 제1층간절연막은 상기 웨이퍼의 중심지역에 에지지역보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the first interlayer dielectric film is formed thicker than an edge region in the center region of the wafer. 제 8항에 있어서,The method of claim 8, 상기 제1층간절연막은 SiH4를 50∼100sccm, O2를 100∼200sccm, Ar을 50∼150sccm의 유량으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first interlayer insulating film is a semiconductor device manufacturing method, characterized in that the SiH 4 50 to 100 sccm, O 2 100 to 200 sccm, Ar to 50 to 150 sccm flow rate. 제 1항에 있어서,The method of claim 1, 상기 화학적기계적 연마시, In the chemical mechanical polishing, 상기 중심지역에서의 연마제거속도가 상기 에지지역의 연마제거속도보다 2∼3배 빠르게 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.And a polishing removal rate at the central region is two to three times faster than the polishing removal rate at the edge region.
KR1020050095414A 2005-10-11 2005-10-11 Method of manufacturing a semiconductor device for security of polishing uniformity KR20070040086A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050095414A KR20070040086A (en) 2005-10-11 2005-10-11 Method of manufacturing a semiconductor device for security of polishing uniformity

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050095414A KR20070040086A (en) 2005-10-11 2005-10-11 Method of manufacturing a semiconductor device for security of polishing uniformity

Publications (1)

Publication Number Publication Date
KR20070040086A true KR20070040086A (en) 2007-04-16

Family

ID=38175932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050095414A KR20070040086A (en) 2005-10-11 2005-10-11 Method of manufacturing a semiconductor device for security of polishing uniformity

Country Status (1)

Country Link
KR (1) KR20070040086A (en)

Similar Documents

Publication Publication Date Title
TW200303599A (en) Manufacturing method of semiconductor device
KR100910225B1 (en) Method for forming multi layer metal wiring of semiconductor device
US9659817B1 (en) Structure and process for W contacts
KR20080114056A (en) Line of semiconductor device and method for manufacturing the same
US7341955B2 (en) Method for fabricating semiconductor device
KR20070040086A (en) Method of manufacturing a semiconductor device for security of polishing uniformity
KR100843204B1 (en) Method for Etching Semiconductor Device and Method for Fabricating Semiconductor Device using the same
KR100664339B1 (en) Method for forming metal line of semiconductor device
KR100562315B1 (en) Method of forming plug of semiconductor device
US20070037381A1 (en) Method for fabricating Al metal line
KR100307827B1 (en) Metal wiring contact formation method of semiconductor device
KR20100076548A (en) Method for forming semiconductor device
US20230282488A1 (en) Self-Aligned Double Patterning
KR100324020B1 (en) Metal wiring formation method of semiconductor device
KR100642917B1 (en) Method of forming a metal line in semiconductor device
KR100802311B1 (en) Method for fabricating cmos image sensor
KR100772679B1 (en) Method for fabricating semiconductor device
KR100641487B1 (en) Method for forming a tungsten plug of semiconductor device
KR100900773B1 (en) Method for fabricating contact hole in semiconductor device
US6309963B1 (en) Method for manufacturing semiconductor device
KR100408683B1 (en) Method for forming contact of semiconductor device
KR100720262B1 (en) Method of fabricating semiconductor device
KR20040092545A (en) Method for manufacturing a metal layer and method for manufacturing semiconductor device using the same
KR101006502B1 (en) Method of manufacturing semiconductor device
KR100582372B1 (en) A method for forming damascene type metal wire

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination