KR20070033181A - Clock generating apparatus and method thereof - Google Patents

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Abstract

A clock generating apparatus and a method thereof are provided to generate a frequency lower than a standard input frequency of a clock source by dividing a compensating operation clock frequency to drive a system and compensating for the clock. In a clock generating apparatus, a frequency divider(100) generates a standard input clock frequency of a clock source. A clock generator(200) generates an operation clock frequency by tuning and varying a frequency of the standard input clock frequency. The operation clock frequency drives a system. The clock generator(200) generates a clock having a frequency lower than the standard input clock frequency by dividing the operation clock frequency. An output determining part(400) outputs the generated clock after dividing the operation clock frequency in a power save mode of the system. The output determining part(400) outputs the operation clock as a clock source in a normal operation mode.

Description

클럭 발생 장치 및 그 방법{Clock generating apparatus and method thereof}Clock generating apparatus and method thereof

도 1은 종래의 클럭 발생 장치에 대한 블럭도,1 is a block diagram of a conventional clock generator;

도 2는 본 발명의 일실시예에 따른 클럭 발생 장치의 블럭도, 그리고 2 is a block diagram of a clock generator according to an embodiment of the present invention, and

도 3은 본 발명의 일실시예에 따른 클럭 발생 장치의 동작방법을 설명하기 위한 흐름도이다. 3 is a flowchart illustrating a method of operating a clock generator according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 주파수 발진부 200: 클럭 발생부100: frequency oscillator 200: clock generator

201: PLL 203: 주파수 분주부201: PLL 203: frequency divider

205: 클럭 보상부 300: CPU205: clock compensation unit 300: CPU

400: 출력 결정부400: output determination unit

본 발명은 클럭 발생 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 기기가 비구동 시 기기로 공급되는 전력을 저감시킬 수 있도록 구조된 클럭 발생 장치 및 그 방법에 관한 것이다.The present invention relates to a clock generator and a method thereof, and more particularly, to a clock generator and a method structured to reduce the power supplied to the device when the device is not driven.

프린터는 잉크 또는 토너 등을 이용하여 프린터 자체 데이터 또는 프린터에 접속된 컴퓨터에서 송신된 인쇄데이터를 기록용지에 인쇄하여 출력하는 장치이다.A printer is a device that prints and prints the printer's own data or print data sent from a computer connected to the printer on a recording sheet using ink or toner.

이러한 프린터는 인쇄할 경우만 사용되기 때문에, 전원이 켜져 있는 상태에서 인쇄작업을 수행하지 않게 되면 불필요한 전력소비가 발생한다. Since these printers are used only for printing, unnecessary power consumption occurs when the printer does not perform a print job while the power is turned on.

한편, 인쇄작업을 수행하지 않는 경우의 전력소모를 줄이기 위한 방법으로 인쇄작업을 수행할 수 있기 위해 요구되는 일부 요소의 공급 전력보다 낮게 공급하는 전력 절약 모드(Power Save Mode)가 있으나, 이 또한 전력소비가 발생한다.On the other hand, there is a power save mode (Power Save Mode) to supply lower than the power supply of some elements required to perform a print job as a way to reduce the power consumption when not performing a print job, Consumption occurs.

도 1은 종래의 클럭 발생 장치의 동작을 설명하기 위한 블럭도이다. 1 is a block diagram illustrating the operation of a conventional clock generator.

도 1을 참조하면, 종래의 클럭 발생 장치는 전원을 공급받은 후에 오실레이터(10)에서 시스템을 구동시키는 동작 주파수 생성을 위해 사용되는 기준 입력 클럭 주파수를 생성한다. Referring to FIG. 1, a conventional clock generator generates a reference input clock frequency used for generating an operating frequency for driving a system in an oscillator 10 after power is supplied.

PLL(Phase Locked Loop)(20)은 오실레이터(10)에서 생성된 클럭 주파수를 입력받아 주파수가 흔들리지 않도록 고정하는 주파수 튜닝을 한 후에 프린터를 구동시키는 주파수에 맞도록 주파수를 가변하여 정확한 동작 클럭 주파수를 출력한다.The PLL (Phase Locked Loop) 20 receives the clock frequency generated by the oscillator 10 and performs frequency tuning to fix the frequency so that it does not shake. Output

그리고, MUX(Multiplexer)(30)는 여러 개의 입력 신호 중 어느 하나의 입력신호를 선택하여 출력하는 장치로, 전력 모드에 따라서 PLL(20)에서 출력된 동작 클럭 주파수 및 오실레이터(10)에서 생성된 기준 입력 클럭 주파수 중 어느 하나를 프린터에 클럭 소스로 공급한다.In addition, the MUX 30 is a device for selecting and outputting any one of a plurality of input signals. The MUX 30 generates an operating clock frequency output from the PLL 20 and an oscillator 10 according to a power mode. One of the reference input clock frequencies is supplied to the printer as a clock source.

그리고, 종래의 클럭 발생 장치는 전력 절약 모드에서 대기소비전력 절약을 위한 방법으로 PLL(20)에서 출력된 동작 주파수의 클럭을 접지(GND)시켜 클럭 소스 를 제공하지 않는 방법과, 오실레이터(10)에서 생성된 기준 입력 클럭 주파수를 바로 절전형 기능을 가진 시스템의 클럭 소스로 공급하는 방법이 있다. In addition, the conventional clock generator is a method for saving standby power consumption in the power saving mode. A method of supplying a clock source by grounding the clock of the operating frequency output from the PLL 20 and supplying a reference input clock frequency generated by the oscillator 10 directly to a clock source of a system having a power saving function. There is a way.

그런데, 종래의 클럭 소스를 공급하지 않거나 기준 입력 클럭 주파수를 시스템의 클럭 소스로 바로 사용하는 방법에서는 소비 전력 절감을 위해 기준 입력 클럭 주파수보다 낮은 클럭 주파수가 시스템의 클럭 소스로 요구된다.However, in a conventional method of not supplying a clock source or directly using a reference input clock frequency as a clock source of a system, a clock frequency lower than the reference input clock frequency is required as a clock source of the system in order to reduce power consumption.

즉, 대기 상태에서 전력을 비효율적으로 사용함에 따라서 발생한 불필요한 전력소비를 줄일 수 있다. That is, unnecessary power consumption caused by inefficient use of power in the standby state can be reduced.

따라서, 본 발명의 목적은, 시스템의 클럭 소스 생성을 위해 이용되는 기준 입력 주파수의 클럭 보다 낮은 주파수 클럭을 생성하여 전력 절약 모드에서 소비전력을 절감하는 구조의 클럭 발생 장치 및 그 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to generate a frequency clock lower than the clock of the reference input frequency used to generate the clock source of the system in the power saving mode. The present invention provides a clock generator and a method for reducing power consumption.

상기 목적을 달성하기 위한 본 발명에 따른 클럭 발생 방법은 클럭 소스의 기준 입력 클럭 주파수를 생성하는 단계, 기준 입력 클럭 주파수를 주파수 튜닝 및 주파수 가변 후 시스템을 구동시키는 동작 클럭 주파수를 출력하는 단계, 출력된 동작 클럭 주파수를 기준 입력 클럭 주파수보다 낮도록 분주하는 단계, 및 시스템이 전력 절약 모드인 경우 동작 클럭 주파수를 분주하여 생성된 클럭을 클럭 소스로 출력하고, 정상 동작 모드인 경우 동작 클럭 주파수를 클럭 소스로 출력하는 단계를 포함한다.According to an aspect of the present invention, there is provided a clock generation method comprising: generating a reference input clock frequency of a clock source, outputting an operating clock frequency for driving the system after frequency tuning and frequency varying of the reference input clock frequency, and outputting Dividing the operating clock frequency to be lower than the reference input clock frequency, and dividing the operating clock frequency when the system is in the power saving mode and outputting the generated clock to the clock source, and clocking the operating clock frequency in the normal operation mode. Outputting to a source.

바람직하게는, 동작 클럭 주파수를 분주하여 생성된 클럭의 한 주기에 대한 온(on) 신호의 시간의 비를 조정하여 클럭을 보상하는 단계를 더 포함한다.Preferably, the method further comprises compensating the clock by adjusting the ratio of time of the on signal to one period of the clock generated by dividing the operating clock frequency.

여기서, 기준 입력 클럭 주파수는 오실레이터(Oscillator) 및 크리스탈(X-Tal) 등에 의해서 생성된다.Here, the reference input clock frequency is generated by an oscillator, a crystal, or the like.

한편, 본 발명의 클럭 발생 장치는, 기준 입력 클럭 주파수를 생성하는 주파수 발진부(100)와, 정확한 동작 클럭 주파수 생성을 위해 주파수 튜닝 및 주파수를 가변하는 PLL(201)과, PLL(201)에서 출력된 클럭보다 낮고 주파수 발진부(100)에서 생성된 기준 입력 클럭 주파수보다 낮은 클럭을 생성하는 주파수 분주부(203)와, 주파수 분주부(203)에서 생성된 클럭의 듀티를 조정하여 클럭을 보상하는 클럭 보상부(clock compensator)(205)와, 시스템 구성 요소의 전반적 제어 및 전력 모드를 결정하는 CPU(300)와 결정된 전력 모드에 따라서 클럭 발생부(200)에서 출력된 클럭을 시스템의 클럭 소스로 공급하는 출력 결정부(400)를 구비한다.Meanwhile, the clock generator of the present invention includes a frequency oscillator 100 for generating a reference input clock frequency, a PLL 201 for varying frequency and a frequency for generating an accurate operating clock frequency, and an output from the PLL 201. A frequency divider 203 for generating a clock lower than the reference clock and lower than a reference input clock frequency generated by the frequency oscillator 100, and a clock for adjusting the duty of the clock generated by the frequency divider 203 to compensate for the clock. The clock compensator 205, the CPU 300 determining overall control and power mode of the system components, and the clock output from the clock generator 200 are supplied to the system clock source according to the determined power mode. An output determination unit 400 is provided.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다. Hereinafter, with reference to the drawings will be described the present invention in more detail.

도 2는 본 발명의 일실시예에 따른 클럭 발생 장치에 대한 블럭도이다.2 is a block diagram of a clock generator according to an embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 클럭 발생 장치는 주파수 발진부(100), 클럭 발생부(200), CPU(300) 및 출력 결정부(400)를 구비한다.2, a clock generator according to the present invention includes a frequency oscillator 100, a clock generator 200, a CPU 300, and an output determiner 400.

먼저, 주파수 발진부(100)는 전원이 인가되면 시스템의 클럭 소스 생성을 위해 기준 입력 클럭 주파수를 생성한다. 여기서, 주파수 발진을 위해 크리스탈, 오실레이터 등이 이용된다.First, when power is applied, the frequency oscillator 100 generates a reference input clock frequency to generate a clock source of the system. Here, crystals, oscillators, and the like are used for frequency oscillation.

클럭 발생부(200)는 PLL(201), 주파수 분주부(203) 및 클럭 보상부(205)를 포함하며, 주파수 발진부(100)에서 생성한 기준 입력 클럭 주파수를 입력받아 시스 템의 클럭 소스로 공급하기 위한 클럭을 생성한다.The clock generator 200 includes a PLL 201, a frequency divider 203, and a clock compensator 205. The clock generator 200 receives a reference input clock frequency generated by the frequency oscillator 100 as a clock source of the system. Generate a clock to feed.

그리고, PLL(201)은 기준 입력 클럭 주파수를 주파수 튜닝 및 주파수 가변 후 시스템을 구동시키는 동작 클럭 주파수를 생성한다. The PLL 201 generates an operating clock frequency for driving the system after frequency tuning and frequency varying of the reference input clock frequency.

주파수 분주부(203)는 PLL(201)에서 생성된 동작 클럭 주파수를 분주시켜 기준 입력 클럭 주파수보다 낮고, PLL(201)에서 생성된 동작 클럭 주파수보다 낮은 주파수의 클럭을 생성한다. 여기서, 주파수 분주부(203)에는 카운터(counter)와 플립플롭(flipflop)등이 이용된다. The frequency divider 203 divides the operating clock frequency generated by the PLL 201 to generate a clock having a frequency lower than the reference input clock frequency and lower than the operating clock frequency generated by the PLL 201. Here, a counter, a flip-flop, or the like is used for the frequency divider 203.

클럭 보상부(205)는 주파수 분주부(203)에서 주파수 분주에 의해 바뀐 클럭의 듀티를 조정하여 클럭을 보상한다. 다시 말해서, 주파수 분주 후에 생성된 클럭은 전체 파형의 한 주기에 대한 온(on) 신호의 시간의 비를 의미하는 듀티비가 바뀌므로 일정한 듀티비를 갖도록 클럭이 온(on)되는 시간을 조정하여 클럭의 동기를 맞추어 준다.The clock compensator 205 compensates the clock by adjusting the duty of the clock changed by the frequency divider in the frequency divider 203. In other words, the clock generated after frequency division changes the duty ratio, which is the ratio of the time of the on signal to one period of the entire waveform, so that the clock is adjusted by adjusting the time that the clock is on to have a constant duty ratio. Keep the motivation

CPU(300)는 시스템 구성 요소의 전반적인 제어를 한다. 특히, 시스템의 클럭 소스를 생성하는 클럭 발생부(400)의 제어 및 전력 모드를 결정한다. CPU(300)와 다른 장치 사이의 인터페이스를 제공하는 SFR(Special Function Register)의 DMU(Device Management Unit) 제어기에 의해서 클럭을 제어한다. 그리고 DMU 제어기 패킷의 마지막 비트가 0으로 설정되면 전력 절약 모드이고, 0이 아닌 값으로 설정되면 정상 동작 모드이다. The CPU 300 controls the overall system components. In particular, the control and power mode of the clock generator 400 generating the clock source of the system is determined. The clock is controlled by a device management unit (DMU) controller of a special function register (SFR) that provides an interface between the CPU 300 and another device. If the last bit of the DMU controller packet is set to 0, it is a power saving mode, and if it is set to a non-zero value, it is a normal operation mode.

출력 결정부(400)는 CPU(300)로부터 입력받은 전력 모드에 따라서 시스템에 공급될 클럭 소스를 출력한다. 출력 결정부(400)는 정상 동작 모드인 경우 PLL(201)에서 생성된 클럭을 시스템의 클럭 소스로 출력하고, 전력 절약 모드인 경우 주파수 분주부(203)와 클럭 보상부(205)를 통해 생성된 클럭을 시스템의 클럭 소스로 출력한다.The output determiner 400 outputs a clock source to be supplied to the system according to the power mode received from the CPU 300. The output determiner 400 outputs the clock generated by the PLL 201 to the clock source of the system in the normal operation mode, and is generated by the frequency divider 203 and the clock compensator 205 in the power saving mode. Outputs the clock to the system clock source.

시스템은 프린터, 컴퓨터 등과 같이 전력 절약 기능을 제공하는 전자 기기가 될 수 있다.The system may be an electronic device that provides a power saving function, such as a printer, a computer, or the like.

도 3은 본 발명의 일실시예에 따른 클럭 발생 장치에 대한 동작방법을 설명하기 위한 흐름도이다. 3 is a flowchart illustrating a method of operating a clock generator according to an exemplary embodiment of the present invention.

도 3을 참조하면, 먼저 시스템의 클럭 소스 생성을 위한 기준 입력 클럭 주파수를 생성한다(S301). 여기서 기준 입력 클럭 주파수 생성을 위해 크리스탈과 오실레이터 등이 사용된다.Referring to FIG. 3, first, a reference input clock frequency for generating a clock source of a system is generated (S301). Crystals and oscillators are used here to generate the reference input clock frequency.

그리고, 기준 입력 클럭 주파수를 입력받아 시스템을 구동시키기 위한 동작 주파수를 생성한다(S303). In operation S303, an operation frequency for driving the system is generated by receiving the reference input clock frequency.

이어, 동작 주파수를 분주하여 낮은 클럭 주파수를 생성한다(S305). 여기서, 생성된 클럭 주파수는 기준 입력 클럭 주파수보다 낮고 동작 주파수보다 낮다.Subsequently, the clock frequency is divided to generate a low clock frequency (S305). Here, the generated clock frequency is lower than the reference input clock frequency and lower than the operating frequency.

그리고, 동작 주파수 분주를 통해 생성된 클럭은 전체 파형의 한 주기에 대한 온(on) 신호의 시간의 비를 의미하는 듀티비가 바뀌므로 일정한 듀티비를 갖도록 클럭이 온(on)되는 시간을 조정한다. 즉, 한 주기 내에서 온(on), 오프(off) 신호의 비를 조정하여 클럭을 보상한다(S307). In addition, since the duty ratio, which represents the ratio of the time of the on signal for one cycle of the entire waveform, is changed by the clock generated by the operating frequency division, the clock is turned on to have a constant duty ratio. . That is, the clock is compensated by adjusting the ratio of the on and off signals within one period (S307).

이어, 클럭 제어를 수행하는 DMU 제어기 패킷의 마지막 비트 값이 0으로 설정되었는지의 여부에 따라서 전력 모드는 전력 절약 모드와 정상 동작 모드로 구분 되고, 전력 모드에 따라서 시스템의 클럭 소스를 출력한다(S309). Subsequently, the power mode is divided into a power saving mode and a normal operation mode according to whether the last bit value of the DMU controller packet performing clock control is set to 0, and outputs the clock source of the system according to the power mode (S309). ).

즉, 정상 동작 모드인 경우 S303 단계에서 생성된 동작 클럭 주파수를 시스템의 클럭 소스로 출력하고, 전력 절약 모드인 경우 S305 단계에서 동작 클럭 주파수를 분주하여 생성된 클럭을 한 주기 내에서 일정한 듀티비를 갖도록 클럭 보상을 하여 시스템의 클럭 소스로 출력한다. That is, in the normal operation mode, the operation clock frequency generated in step S303 is output to the system clock source, and in the power saving mode, the clock generated by dividing the operation clock frequency in step S305 generates a constant duty ratio within one period. Clock compensation is performed to output to the clock source of the system.

이상 설명한 바와 같이, 본 발명에 따르면, 시스템을 구동시키는 동작 클럭 주파수의 분주 및 클럭 보상을 통해 클럭 소스의 기준 입력 클럭 주파수보다 낮은 주파수를 생성함에 따라서 전력 절약 모드에서 소비전력을 절감시킬 수 있다.As described above, according to the present invention, power consumption can be reduced in the power saving mode by generating a frequency lower than the reference input clock frequency of the clock source through the division and clock compensation of the operating clock frequency for driving the system.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the specific embodiments described above, but the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

Claims (5)

시스템의 전력 모드에 따라 상이한 클럭 소스를 제공하는 클럭 발생 장치에 있어서, A clock generator providing different clock sources according to a power mode of a system, 상기 클럭 소스의 기준 입력 클럭 주파수를 생성하는 주파수 발진부;A frequency oscillator for generating a reference input clock frequency of the clock source; 상기 기준 입력 클럭 주파수를 주파수 튜닝 및 주파수를 가변하여 상기 시스 템을 구동시키는 동작 클럭 주파수를 생성하며, 상기 동작 클럭 주파수를 분주하여 상기 기준 입력 클럭 주파수보다 낮은 클럭을 생성하는 클럭 발생부; 및 A clock generator for generating an operating clock frequency for driving the system by frequency tuning the reference input clock frequency and changing a frequency, and generating a clock lower than the reference input clock frequency by dividing the operating clock frequency; And 상기 시스템이 전력 절약 모드인 경우 상기 동작 클럭 주파수를 분주 후 생성된 클럭을 상기 클럭 소스로 출력하고, 정상 동작 모드인 경우 상기 동작 클럭 주파수를 상기 클럭 소스로 출력하는 출력 결정부;를 포함하는 것을 특징으로 하는 클럭 발생 장치. And an output determination unit outputting a clock generated after dividing the operating clock frequency to the clock source when the system is in the power saving mode, and outputting the operating clock frequency to the clock source when in the normal operation mode. Clock generator characterized in that. 제1항에 있어서,The method of claim 1, 상기 클럭 발생부는, 상기 동작 클럭 주파수를 분주 후 생성된 클럭의 한 주기에 대한 온(on) 신호의 시간의 비를 조정하여 클럭을 보상하는 클럭 보상부(clock compensator);를 더 포함하는 것을 특징으로 하는 클럭 발생 장치.The clock generation unit may further include a clock compensator configured to compensate for a clock by adjusting a time ratio of an on signal for one period of a clock generated after dividing the operating clock frequency. The clock generator which sets it. 제1항에 있어서, The method of claim 1, 상기 주파수 발진부는, 오실레이터(Oscillator) 및 크리스탈(X-Tal) 중 어느 하나인 것을 특징으로 하는 클럭 발생 장치.The frequency oscillator is a clock generator, characterized in that any one of an oscillator (Oscillator) and a crystal (X-Tal). 시스템의 전력 모드에 따라 상이한 클럭 소스를 제공하는 클럭 발생 방법에 있어서, A clock generation method for providing a different clock source according to a power mode of a system, 상기 클럭 소스의 기준 입력 클럭 주파수를 생성하는 단계;Generating a reference input clock frequency of the clock source; 상기 기준 입력 클럭 주파수를 주파수 튜닝 및 주파수 가변 후 상기 시스템 을 구동시키는 동작 클럭 주파수를 출력하는 단계;Outputting an operating clock frequency for driving the system after frequency tuning and frequency varying of the reference input clock frequency; 출력된 상기 동작 클럭 주파수를 상기 기준 입력 클럭 주파수보다 낮도록 분주하는 단계; 및Dividing the output operation clock frequency to be lower than the reference input clock frequency; And 상기 시스템이 전력 절약 모드인 경우 상기 동작 클럭 주파수를 분주하여 생성된 클럭을 상기 클럭 소스로 출력하고, 정상 동작 모드인 경우 상기 동작 클럭 주파수를 상기 클럭 소스로 출력하는 단계;를 포함하는 것을 특징으로 하는 클럭 발생 방법.And outputting a clock generated by dividing the operating clock frequency to the clock source when the system is in the power saving mode, and outputting the operating clock frequency to the clock source when in the normal operation mode. Clock generation method. 제4항에 있어서,The method of claim 4, wherein 분주된 상기 동작 클럭 주파수의 한 주기에 대한 온(on) 신호의 시간의 비를 조정하여 클럭을 보상하는 단계;를 더 포함하는 것을 특징으로 하는 클럭 발생 방법.Compensating the clock by adjusting a ratio of time of an on signal to one period of the divided operating clock frequency.
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