KR20070030675A - 반도체 장치 - Google Patents

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KR20070030675A
KR20070030675A KR1020060087373A KR20060087373A KR20070030675A KR 20070030675 A KR20070030675 A KR 20070030675A KR 1020060087373 A KR1020060087373 A KR 1020060087373A KR 20060087373 A KR20060087373 A KR 20060087373A KR 20070030675 A KR20070030675 A KR 20070030675A
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semiconductor device
pmos
nmos
surge current
power supply
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KR1020060087373A
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가츠히로 가토
겐지 이치카와
아츠시 나가야마
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시킬 수 있는 반도체 장치를 제공한다.
(해결 수단) 반도체 디바이스 (100) 에 있어서의 보호 회로 (110) 는, 접지선 (GND) 과 전기적으로 접속된 nMOS (112) 와, 전원선 (VDD) 과 nMOS (112) 사이에 접속되고, 전원선 (VDD) 과 접지선 (GND) 사이에 소정 바이어스 전압이 발생한 경우, 즉 전원선 (VDD) 에 동작 전압이 인가되어 있는 경우, 전원선 (VDD) 과 nMOS (112) 의 전기적인 접속을 도통시키는 pMOS (111) 를 가진다.
반도체 디바이스, GGNMOS, 드레인, 소스

Description

반도체 장치 {SEMICONDUTOR DEVICE}
도 1 은 GGNMOS (910) 를 보호 회로로서 가지는 반도체 디바이스 (900) 의 개략 구성을 나타내는 회로도이다.
도 2 는 p 형 반도체 기판에 형성된 GGNMOS (910) 의 층구조를 나타내는 단면도이다.
도 3 은 고내압 반도체 디바이스용 프로세스로 제조한 GGNMOS 에 서지 전류가 유입했을 때의 드레인 전압 VD 과 드레인 전류 ID 의 관계와, 저내압 반도체 디바이스용 프로세스로 제조한 GGNMOS 에 서지 전류가 유입했을 때의 드레인 전압 VD 과 드레인 전류 ID 의 관계를 모식적으로 나타내는 그래프이다.
도 4 는 본 발명의 실시예 1 에 의한 반도체 디바이스 (100) 의 개략 구성을 나타내는 회로도이다.
도 5(a) 는 보호 회로 (110) 에서의 pMOS (111) 와 nMOS (112) 의 개략 층구조를 나타내는 단면도이고, 도 5(b) 는 반도체 디바이스 (100) 에 정극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 전류 전압 특성 (I-V 특성) 을 나타내는 그래프이다.
도 6(a) 는 보호 회로 (110) 에서의 pMOS (111) 와 nMOS (112) 의 개략 층구 조를 나타내는 단면도이고, 도 6(b) 는 반도체 디바이스 (100) 에 부극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 전류 전압 특성 (I-V 특성) 을 나타내는 그래프이다.
도 7 은 본 발명의 비교예 1 에 의한 반도체 디바이스 (800) 의 개략 구성을 나타내는 회로도이다.
도 8 은 본 발명의 실시예 2 에 의한 반도체 디바이스 (200) 의 개략 구성을 나타내는 회로도이다.
도 9 는 본 발명의 실시예 3 에 의한 반도체 디바이스 (300) 의 개략 구성을 나타내는 회로도이다.
도 10 은 본 발명의 실시예 4 에 의한 반도체 디바이스 (400) 의 개략 구성을 나타내는 회로도이다.
(부호의 설명)
1 : p 형 기판
11, 21 : 게이트 절연막
12, 22 : 게이트 전극
13, 23 : 드레인
14, 24 : 소스
15, 25 : 백 게이트
17, 27 : PN 접합 다이오드
26 : 웰 영역
100, 200, 300, 400 : 반도체 디바이스
110, 210, 310, 410 : 보호 회로
111 : pMOS
112 : nMOS
113 : 저항
120 : 내부 회로
130 : 기생 다이오드
GND : 접지선
VDD : 전원선
R1 : 기판 저항
pt : 기생 바이폴라 트랜지스터
B : 백 게이트
D : 드레인
G : 게이트
S : 소스
(특허 문헌 1) 일본 공개특허공보 2002-268614 호
본 발명은 반도체 장치에 관한 것으로, 특히 CMOS (Complementary-Metal-0xide-Semiconductor) 회로를 구비한 반도체 장치에서의 정전기 서지 대책에 관한 것이다.
최근, 액정 표시 패널로 대표되는 플랫 패널 디스플레이 장치 (이하, FPD 장치라 함) 가 급속하게 보급되어 왔다. 이러한 FPD 장치는, 화상 정보에 따라서 표시해야 할 화소를 점등시키거나 소등시키기 위한 제어용 반도체 집적 회로 (이하, 단순히 제어용 반도체 디바이스라 함) 를 구비하고 있다.
또, FPD 장치 등과 같은 표시 장치의 화상 품질은, 주로 계조도나 콘트라스트비 등으로 결정된다. 계조도는 화상의 세밀함을 결정하는 요소의 하나이며, 콘트라스트비는 화상의 선명함을 결정하는 요소의 하나이다. 일반적으로, 계조도가 큰, 즉 계조의 수가 클수록 세밀한 화상이 얻어지고, 또 콘트라스트비가 큰, 즉 계조간의 명암차 및 색차가 클수록 선명한 화상이 얻어진다. 따라서, 충분한 콘트라스트비를 확보하면서 계조도를 크게 함으로써, 고품질의 화상을 실현할 수 있다.
단, 계조도를 크게 하면 계조간의 콘트라스트비는 작아진다. 이 때문에, 충분한 콘트라스트비를 확보하면서 계조도를 크게 하기 위해서는, 화소를 구동하는 제어용 반도체 디바이스로의 공급 전압을 높게 함으로써 계조간의 전위차를 충분히 확보하는 것이 필요하다. 종래에는, 일반적으로 10수V (볼트) 내지 수10V 정도의 비교적 높은 전압을 제어용 반도체 디바이스에 공급함으로써, 필요한 콘트라스트비와 계조도를 확보하였다.
또, 종래의 FPD 장치에 장치되는 제어용 반도체 디바이스에는, MOS (Metal-0xide-Semiconductor) 구조를 가지는 반도체 디바이스 (이하, 단순히 MOS 구조 디바이스라 함) 가 많이 사용되고 있다.
일반적인 MOS 구조 디바이스는, 주로 얕은 불순물 확산 영역상에 얇은 절연막을 사이에 두고 게이트 전극을 쌓아올림으로써 고집적성을 실현하고 있다. 이 때문에, 외부로부터 침입한 정전기 서지에 의해 쉽게 파괴되어 버릴 가능성이 있다는 구조적인 특징을 가지고 있다. 환언하면, 표시 장치에 장치되는 제어용 반도체 디바이스는, MOS 구조를 가지기 때문에, 외부로부터의 정전기 서지에 대한 내성이 낮다는 과제를 가진다. 또, 이것은 FPD 장치 등의 표시 장치에 장치된 10수V 내지 수10V 정도의 비교적 고전압하에서 동작하는 반도체 디바이스 (이하, 고내압 반도체 디바이스라 함) 에 한정하지 않고, 3V 내지 5V 정도의 통상의 전압하에서 동작하는 반도체 디바이스 (이하, 저내압 반도체 디바이스라 함) 에 있어서도 공통의 과제이다.
종래에는, 정전기 서지에 대한 MOS 구조 디바이스의 내성을 향상시키기 위해, 전원선 (VDD) 과 접지선 (GND) 사이에, 게이트가 접지된 nMOS (Grounded Gate nMOS : 이하, 단순히 GGNMOS 라 함) 를 보호 회로 (보호 소자라고도 함) 로서 형성하였다 (예를 들어 특허 문헌 1 참조). 도 1 에, GGNMOS (910) 를 보호 회로로서 가지는 반도체 디바이스 (900) 의 회로 구성을 나타낸다.
도 1 에 나타내는 바와 같이, 반도체 디바이스 (900) 는, 보호 회로로서의 GGNMOS (910) 와, 내부 회로 (920) 와, 내부 회로 (920) 에 기생하는 기생 다이오 드 (930) 가, 전원선 (VDD) 과 접지선 (GND) 사이에 병렬로 접속된 구성을 가진다.
또, 예를 들어 p 형 반도체 기판 (이하, 단순히 p 형 기판이라 함) 에 형성된 GGNMOS (910) 의 층구조를 도 2 의 단면도에 나타낸다. 도 2 에 나타내는 바와 같이, GGNMOS (910) 는, P 형 기판 (1) 과 게이트 절연막 (2) 과 게이트 전극 (3) 과 드레인 (4) 과 소스 (5) 와 백 게이트 (6) 를 가진다. 드레인 (4) 및 소스 (5) 는 p 형 기판 (1) 에 n 형 불순물을 도프함으로써 형성된 확산 영역이며, n 형 도전성을 가진다. 또, 드레인 (4) 은 전원선 (VDD) 에 접속되고, 소스 (5) 는 접지선 (GND) 에 접속된다. 드레인 (4) 과 소스 (5) 사이에 끼워진 영역상에는 얇은 게이트 절연막 (2) 을 통하여 게이트 전극 (3) 이 형성되어 있다. 이 게이트 전극 (3) 도 접지선 (GND) 에 접속된다. 백 게이트 (6) 는 p 형 기판 (1) 의 전위를 제어하기 위한 전극이고, p 형 불순물을 도프함으로써 형성된 p 형 도전성을 가지는 확산 영역이다.
또, GGNMOS (910) 는, 정극성의 서지 전류에 대해, 콜렉터가 드레인 (4) 에 접속되고, 이미터가 소스 (5) 에 접속되고, 베이스가 p 형 기판 (1) 의 기판 저항 (R1) 을 통하여 백 게이트 (6) 에 접속된 바이폴라 트랜지스터 (이하, 기생 바이폴라 트랜지스터라 함) 가 기생한 동작을 한다. 따라서, 예를 들어 전원선 (VDD) 에 정극성의 서지 전류가 입력된 경우, 이 서지 전류에 의해 GGNMOS (910) 에 기생하는 기생 바이폴라 트랜지스터의 드레인 전압이 상승하고, 그 후 기생 바이폴라 트랜지스터가 턴온한다. 이에 의해, 기생 바이폴라 트랜지스터를 통하여 접지선 (GND) 에 서지 전류가 방출되어, 결과적으로 내부 회로 (920) 의 파괴가 방지된 다.
한편, GGNMOS (910) 는, 부극성의 서지 전류에 대해, p 형 기판 (1) 을 어노드로 하고, n 형 드레인 (4) 을 캐소드로 하는 PN 접합 다이오드가 기생한 동작을 한다. 따라서, 예를 들어 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우, 어노드로서 기능하는 p 형 기판 (1) 과 캐소드로서 기능하는 드레인 (4) 사이에 인가되는 드레인 전압이 즉시 PN 접합의 순방향 전압 (Vf) 에 도달하고, 이에 의해, 서지 전류가 PN 접합 다이오드를 통하여 접지선 (GND) 에 즉시 방출된다. 그 결과, 내부 회로 (920) 의 파괴가 방지된다. 또, PN 접합의 순방향 전압 (Vf) 은, 예를 들어 p 형 기판 (1) 이 규소 기판인 경우 약 0.6V 이다.
그런데, 종래의 반도체 디바이스에서는, 정전기 서지에 대한 내성에 더하여, 노이즈 기인에 의한 파괴를 어떻게 하여 방지할지도 과제가 된다. 특히, 상기 기술한 제어용 반도체 디바이스와 같은 비교적 고전압하에서 동작하는 고내압 반도체 디바이스는, 비교적 저전압하에서 동작하는 저내압 반도체 디바이스에 비해, 노이즈 기인에 의한 파괴를 방지하는 것이 현저하게 어려워진다. 그 이유를 이하에 설명한다.
도 3 에, 고내압 반도체 디바이스용 프로세스 (이하, 고내압 프로세스라 함) 로 제조한 GGNMOS (이것을 고내압 GGNMOS 라 함) 에 서지 전류가 유입했을 때의 드레인 전압 VD 과 드레인 전류 ID 의 관계 (이하, 전압 전류 특성이라 함) 와, 저내 압 반도체 디바이스용 프로세스 (이하, 저내압 프로세스라 함) 로 제조한 GGNMOS (이것을 저내압 GGNMOS 라 함) 의 전압 전류 특성의 관계를 모식적으로 나타낸다.
도 3 에 있어서, 선분 A-A 는 고내압 GGNMOS 의 기생 바이폴라 트랜지스터가 정극성의 서지 전류에 의해 턴온한 후의 특성 곡선의 기울기를 나타내고, 선분 B-B 는 저내압 GGNMOS 의 기생 바이폴라 트랜지스터가 정극성의 서지 전류에 의해 턴온한 후의 특성 곡선의 기울기를 나타낸다. 또, 점 f 는 고내압 반도체 디바이스의 사용 전원 전압, 즉 동작시에 고내압 GGNMOS 에 인가되는 전원 전압과, GGNMOS 가 파괴될 때의 전류의 교점을 나타낸다. 또한, 점 g 는 저내압 반도체 디바이스의 사용 전원 전압, 즉 동작시에 저내압 GGNMOS 에 인가되는 전원 전압과, 노이즈 발생시에 저내압 GGNMOS 에 흐르는 전류의 교점을 나타낸다.
도 3 에 나타내는 바와 같이, 고내압 GGNMOS 의 기생 바이폴라 트랜지스터가 정극성의 서지 전류에 의해 턴온한 후의 특성 곡선의 기울기 (선분 A-A') 와, 저내압 GGNMOS 의 기생 바이폴라 트랜지스터가 정극성의 서지 전류에 의해 턴온한 후의 특성 곡선의 기울기 (선분 B-B') 는, 양자가 대략 동일하다. 이들 기울기는, 기생 바이폴라 트랜지스터 (pt) 자체의 서지 전류의 흐름 용이성 (턴온후의 온 저항) 을 나타내고 있다. 즉, 각 기생 바이폴라 트랜지스터의 턴온후의 온 저항은 보호 회로의 서지 전류 흡수 능력을 결정하고 있다. 이 때문에, 기생 바이폴라 트랜지스터는, 턴온후의 특성 곡선의 기울기 (선분 A-A' 및 선분 B-B') 가 급준할수록, 입력된 서지 전류를 콜렉터 전류로 하여, 전원선 (VDD) 으로부터 접지선 (GND) 에 신속하게 방출할 수 있고, 결과적으로 보호해야 할 대상인 내부 회로측에 서지 전류를 유입시키지 않고, 보호 회로 자체에 효율적으로 서지 전류를 인입함으로써, 반도체 디바이스의 정전기 서지에 대한 내성을 향상시킬 수 있다.
통상, 기생 바이폴라 트랜지스터의 온 저항은, 고내압 프로세스와 저내압 프로세스의 차이에 관계없이, 대체로 수Ω (옴) 내지 10수Ω 의 비교적 낮은 값으로 설정된다. 이와 같이 비교적 낮은 턴온 저항은, 예를 들어 이하의 이유에 의해, 고내압 반도체 디바이스에 있어서, 실제 동작시의 노이즈에 대한 파괴 내성을 저하시키는 요인이 된다.
저내압 반도체 디바이스의 경우, 실제 동작시에 전원선 (VDD) 과 접지선 (GND) 사이에 공급되는 바이어스 전압은, 통상 3.3V 내지 5.5V 정도이다. 이에 비해, 고내압 반도체 디바이스의 경우, 실제 동작시에 전원선 (VDD) 과 접지선 (GND) 사이에 공급되는 바이어스 전압은, 상기 기술한 바와 같이 10수V 내지 수10V 정도이다. 즉, 고내압 반도체 디바이스에는 저내압 반도체 디바이스의 약 10 배 정도의 바이어스 전압이 인가되어 있다.
여기서, 예를 들어 고내압 반도체 디바이스의 동작 전압을 40 V 로 하고, 저내압 반도체 디바이스 및 고내압 반도체 디바이스의 GGNMOS 에 각각 기생한 기생 바이폴라 트랜지스터의 온 저항을 모두 10Ω 로 하면, 노이즈 발생시에 저내압 반도체 디바이스의 기생 바이폴라 트랜지스터에 흐르는 전류가 약 0.33A (암페어) 내지 0.55A 인데 대해, 고내압 반도체 디바이스의 기생 바이폴라 트랜지스터에 흐르는 전류는 4A 가 된다. 즉, 노이즈 발생시에, 고내압 반도체 디바이스의 기생 바이폴라 트랜지스터에는, 저내압 반도체 디바이스의 기생 바이폴라 트랜지스터의 약 10 배의 전류가 흐르게 된다.
통상, MOS 구조 디바이스는, 순간적으로 수 100mA (밀리암페어) 정도의 전류가 흐른 경우라도 파괴되어 버릴 가능성이 낮지만, 암페어 오더의 전류가 흐른 경우에는 일순간에 파괴되어 버릴 가능성이 높다. 이 때문에, 10수V 내지 수10V 의 바이어스 전압이 인가되는 보호 회로를 포함하는 종래의 고내압 반도체 디바이스에는, 발생한 노이즈에 기인하여 영구 파괴 (배선 용단(溶斷)이나 PN 접합 파괴 등) 가 칩내에 발생해버릴 가능성을 가진다는 문제가 있다.
또, 이상의 설명에서는, 노이즈 기인에 의한 파괴가 발생하기 쉬운 것을, 전류의 대소에만 착안하여 설명했지만, 그 밖에 노이즈 발생시의 발열량 (전압×전류) 의 차이에 의해서도 노이즈 기인에 의한 파괴가 동일하게 발생하는 것은 말할 것도 없다. 본 설명에서는, 중복 설명을 피하기 위해, 발열량의 차이와 파괴의 발생 용이성의 관계에 대해서는 설명을 생략한다.
이와 같이, 종래의 고내압 반도체 디바이스에서는, 서지 전류에 대한 내성을 향상시키고자 하면, 노이즈 기인에 의한 파괴가 발생하기 쉬워진다고 하는 문제가 존재한다.
따라서 본 발명은, 상기 문제를 감안하여 이루어진 것이며, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명에 의한 반도체 장치는, 제 1 선 및 제 2 선과, 제 2 선과 전기적으로 접속된 제 1 트랜지스터와, 제 1 선과 제 1 트랜지스터 사이에 접속되고, 제 1 선과 제 2 선 사이에 동작용의 바이어스 전압이 인가되어 있는 경우, 제 1 선과 제 1 트랜지스터의 전기적인 접속을 도통시키는 제 2 트랜지스터로 구성된다.
제 1 선과 제 2 선 사이에 소정의 전위차가 발생한 경우, 즉 반도체 장치가 활성 상태 (동작시) 인 경우에 제 1 선과 제 1 트랜지스터 사이를 도통시키는 제 2 트랜지스터는, 반도체 장치의 동작시에 제 1 선과 제 2 선 사이에 제 1 및 제 2 트랜지스터를 통하여 흐르는 전류를 제한하기 위한 저항 소자로서 기능한다. 따라서, 반도체 장치의 동작시에 발생한 노이즈에 기인하는 서지 전류를 저항 소자로서 기능하는 제 2 트랜지스터에 의해 제한하는 것이 가능해진다. 또, 이 때의 저항치는 제 2 트랜지스터의 온 저항에 의해 결정된다. 따라서, 이 온 저항을 제어함으로써, 동작시에 발생한 노이즈에 의해 과도한 전류가 제 1 및 제 2 트랜지스터에 흐르는 것을 방지할 수 있고, 이것에 의한 영구 파괴의 발생을 회피할 수 있다. 즉, 반도체 장치의 동작시에 저항 소자로서 기능하는 제 2 트랜지스터를 형성함으로써 노이즈에 대한 내성을 개선할 수 있다
또, 예를 들어 제 1 선을 전원선으로 하면, 제 1 선에 정극성의 서지 전류가 입력된 경우, 제 1 선과 제 2 선 사이에 바이어스의 전위차가 발생하고, 이에 의해 제 2 트랜지스터는 도통 상태가 된다. 따라서, 상기 기술한 노이즈에 대한 내성을 고려하면서 정극성의 서지 전류의 인입 용이성을 실현하도록 제 2 트랜지스터의 온 저항을 제어함으로써, 노이즈 발생시에 제 1 및 제 2 트랜지스터에 과도한 전류가 흐르는 것을 방지하면서 서지 전류의 인입 용이성을 유지하는 것이 가능해진다. 즉, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시키는 것이 가능해진다.
또한, 예를 들어 제 1 선에 부극성의 서지 전류가 입력된 경우, 제 1 트랜지스터 및 제 2 트랜지스터는 모두, 전류의 흐름에 대해 순방향으로 접속된 PN 접합 다이오드로서 기능한다. 이 때문에, 예를 들어 제 1 트랜지스터와 제 1 선 사이에 단순한 저항 소자를 형성한 경우와 비교하여, 부극성의 서지 전류의 인입 용이성을 용이하게 실현하는 것이 가능해진다. 즉, 반도체 장치의 부극성의 서지 전류에 대한 내성을 개선하는 것이 가능해진다.
또, 본 발명에 의한 반도체 장치는, 제 1 선 및 제 2 선과, 제 2 선과 전기적으로 접속된 제 1 트랜지스터와, 제 1 선과 제 2 선 사이에 접속된 내부 회로와, 제 1 선과 제 1 트랜지스터 사이에 접속되고, 내부 회로로부터 제어 전압이 공급되고 있는 경우, 제 1 선과 제 1 트랜지스터의 전기적인 접속을 차단하는 제 2 트랜지스터로 구성되어도 된다.
제 1 선과 제 2 선 사이에 소정의 전위차가 발생한 경우, 즉 반도체 장치가 활성 상태 (동작시) 인 경우에 제 1 선과 제 1 트랜지스터 사이를 제 2 트랜지스터를 이용해 차단함으로써, 반도체 장치의 동작시에 발생한 노이즈에 기인하는 서지 전류가 제 1 및 제 2 트랜지스터로 흐르는 것을 방지할 수 있다. 즉, 반도체 장치의 동작시에 노이즈에 의한 서지 전류가 자신 및 제 1 트랜지스터에 흐르는 것을 방지하는 제 2 트랜지스터를 형성함으로써, 노이즈에 대한 내성을 개선할 수 있 다.
또, 예를 들어 제 2 트랜지스터의 제 2 제어 단자를 내부 회로를 통하여 제 2 선 (예를 들어 접지선) 에 접속함으로써, 예를 들어 제 1 선에 정극성의 서지 전류가 입력된 경우에 제 2 트랜지스터가 도통 상태가 되도록 구성할 수 있다. 따라서, 정극성의 서지 전류의 인입 용이성을 실현하도록 제 2 트랜지스터의 온 저항을 제어함으로써, 서지 전류의 인입 용이성을 유지하는 것이 가능해진다.
또, 예를 들어 제 1 선에 부극성의 서지 전류가 입력된 경우, 제 1 트랜지스터 및 제 2 트랜지스터는 모두, 전류의 흐름에 대해 순방향으로 접속된 PN 접합 다이오드로서 기능한다. 이 때문에, 예를 들어 제 1 트랜지스터와 제 1 선 사이에 단순한 저항 소자를 형성한 경우와 비교하여, 부극성의 서지 전류의 인입 용이성을 용이하게 실현하는 것이 가능해진다. 즉, 반도체 장치의 부극성의 서지 전류에 대한 내성을 개선하는 것이 가능해진다.
이와 같이, 본 발명에 의하면, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시키는 것이 가능해진다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태를 도면과 함께 상세하게 설명한다.
(실시예 1)
먼저, 본 발명에 의한 실시예 1 에 대해 도면을 이용하여 상세하게 설명한다. 각 도면은 본 발명의 내용을 이해할 수 있을 정도로 형상, 크기 및 위치 관계를 개략적으로 나타내고 있는데 그치지 않고, 따라서 본 발명은 각 도면에 예시된 형상, 크기 및 위치 관계에만 한정되는 것은 아니다. 또, 후술에 있어서 예시하는 수치는, 본 발명의 적합한 예에 지나지 않고, 따라서 본 발명은 예시된 수치에 한정되는 것은 아니다. 이것은, 후술하는 각 실시예에서도 동일하다.
또, 본 실시예에서는, 고내압 프로세스로 제조한 반도체 디바이스로서, 10수V 내지 수10V 정도, 또는 그 이상의 비교적 높은 동작 전압으로 구동되는 반도체 디바이스를 예로 들어 설명한다. 단, 본 발명은 이에 한정되지 않고, 예를 들어 3.3V 내지 5.5V 정도의 통상의 동작 전압 또는 그 이하의 동작 전압으로 구동되는 반도체 디바이스에도 적용하는 것이 가능하다.
ㆍ구성
도 4 는, 본 실시예에 의한 반도체 디바이스 (100) 의 개략 구성을 나타내는 회로도이다. 도 4 에 나타내는 바와 같이, 본 실시예에 의한 반도체 디바이스 (100) 는, 보호 회로 (110) 와 내부 회로 (120) 와 기생 다이오드 (130) 가, 전원선 (제 1 선; VDD) 과 접지선 (제 2 선; GND) 사이에 병렬로 접속된 구성을 가진다.
보호 회로 (110) 는, 직렬로 접속된 p 형 MOS 트랜지스터 (이하, 단순히 pMOS 라 함; 111) 및 nMOS (제 1 트랜지스터; 112) 를 가진다. pMOS (제 2 트랜지스터; 111) 의 드레인 (제 3 단자; D) 과 nMOS (112) 의 드레인 (제 2 단자; D) 은 공통 결선(結線)된다. pMOS (111) 의 소스 (제 4 단자; S) 는 전원선 (VDD) 에 접속된다. 한편, nMOS (112) 의 소스 (제 1 단자; S) 는 접지선 (GND) 에 접속된다.
또, pMOS (111) 는 게이트 (제 2 제어 단자; G) 가 접지선 (GND) 에 접속되고, 백 게이트 (B) 가 전원선 (VDD) 에 접속된다. 따라서, pMOS (111) 는, 반도체 디바이스 (100) 의 통상 동작시에 항상 온 (도통) 상태가 된다. 한편, nMOS (112) 는, 게이트 (제 1 제어 단자; G) 및 백 게이트 (B) 가 모두 접지선 (GND) 에 접속된다. 따라서, nMOS (112) 는, 반도체 디바이스 (100) 의 통상 동작시에 항상 오프 (차단) 상태가 된다. 또, 본 설명에 있어서, pMOS (111) 의 백 게이트 (B) 는 반도체 디바이스 (100) 를 예를 들어 p 형 기판 (1; 예를 들어 도 5(a) 참조) 을 이용하여 작성한 경우, p 형 기판 (1) 에 형성된 pMOS (111) 의 웰 영역 (26; 예를 들어 도 5(a) 참조) 의 일부를 가리킨다. 따라서, pMOS (111) 의 백 게이트 전위는 pMOS (111) 의 웰 전위를 가리킨다. 또, 동일하게, 반도체 디바이스 (100) 를 예를 들어 p 형 기판 (1) 을 이용하여 작성한 경우, nMOS (112) 의 백 게이트 (B) 는 p 형 기판 (1) 의 일부를 가리킨다. 따라서, nMOS (112) 의 백 게이트 전위란, p 형 기판 (1) 의 기판 전위를 가리킨다. 단, 예를 들어 n 형 반도체 기판을 사용한 경우, 그 반대가 된다.
내부 회로 (120) 는, 종래 일반적으로 사용되고 있는 내부 회로를 적용하는 것이 가능하기 때문에 여기서는 상세한 설명을 생략한다. 또, 기생 다이오드 (130) 는 내부 회로 (120) 에 기생하는 다이오드이다.
이와 같이, 본 실시예에 의한 반도체 디바이스 (100) 는, 통상 동작시에 있어서 항상 온 상태의 pMOS (111) 와 항상 오프 상태의 nMOS (112) 가 직렬로 접속 된 구조의 보호 회로 (110) 가, 내부 회로 (120) 및 그 기생 다이오드 (130) 와 병렬로, 전원선 (VDD) 과 접지선 (GND) 사이에 형성된 구성을 가진다.
ㆍ동작
다음으로, 본 실시예에 의한 반도체 디바이스 (100) 의 동작을 도면과 함께 상세하게 설명한다. 또, 이하에서는, 보호 회로 (110) 의 동작에 착안하는 동시에, 전원선 (VDD) 에 정극성의 서지 전류가 입력된 경우 및 동작시에 노이즈가 발생한 경우와, 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우에 대해 각각 설명한다.
ㆍㆍ정극성의 서지 전류가 입력된 경우 및 동작시에 노이즈가 발생한 경우
도 5 는, 본 실시예에 의한 전원선 (VDD) 에 정극성의 서지 전류 (정전기 서지라고도 함) 가 유입한 경우 및 동작시에 노이즈가 발생한 경우의 보호 회로 (110) 의 동작을 설명하기 위한 도면이다. 또, 전원선 (VDD) 에 정극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 동작과, 반도체 디바이스 (100) 의 동작시에 노이즈가 발생한 경우의 보호 회로 (110) 의 동작은 대략 동일하기 때문에, 여기서는 양자를 정리하여 설명한다.
도 5 에 있어서, (a) 는 보호 회로 (110) 에서의 pMOS (111) 와 nMOS (112) 의 개략 층구조를 나타내는 단면도이고, (b) 는 반도체 디바이스 (100) 에 정극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 전류 전압 특성 (I-V 특성) 을 나타내는 그래프이다. 또, 도 5(a) 에 있어서, 화살표는 정극성 또는 부극성의 서지 전류가 입력되었을 때의 전류의 흐름을 나타낸다.
여기서, 보호 회로 (110) 의 동작을 설명함에 있어서, 도 5(a) 를 이용하여 pMOS (111) 및 nMOS (112) 의 개략 층구조를 설명한다.
ㆍㆍㆍpMOS (111) 의 개략 층구조
도 5(a) 에 나타내는 바와 같이, 보호 회로 (110) 를 구성하는 pMOS (111) 는, p 형 기판 (1) 과, p 형 기판 (1) 에 형성된 웰 영역 (26) 과, 웰 영역 (26) 상부에 형성된 드레인 (23) 및 소스 (24) 와, p 형 기판 (1) 의 드레인 (23) 과 소스 (24) 사이에 끼워진 영역상에 형성된 게이트 절연막 (21) 및 게이트 전극 (22) 과, 웰 영역 (26) 상부에 형성된 백 게이트 (25) 를 가진다.
웰 영역 (26) 및 백 게이트 (25) 는, p 형 기판 (1) 에 n 형 불순물을 주입함으로써 형성된 확산 영역이고, n 형 도전성을 가진다. 단, 백 게이트 (25) 에는 웰 영역 (26) 보다 높은 도전성을 가지도록 불순물이 확산되어 있다. 또, 드레인 (23) 및 소스 (24) 는, 웰 영역 (26) 에 p 형 불순물을 주입함으로써 형성된 확산 영역이고, p 형 도전성을 가진다.
상기 구성에 있어서, 백 게이트 (25) 는, 웰 영역 (26) 의 전위 (웰 전위) 를 제어하기 위한 전극이고, 소정의 배선층을 통하여 전원선 (VDD) 에 접속되어 있다. 즉, pMOS (111) 의 백 게이트 전위 (웰 전위) 는 전원 전위로 되어 있다. 또, pMOS (111) 에서의 소스 (24) 는 전원선 (VDD) 에 접속되어 있고, 게이트 전극 (22) 은 접지선 (GND) 에 접속되어 있다. 따라서, 정극성의 서지 전류가 전원선 (VDD) 에 입력된 경우 및 동작중 (노이즈 발생시도 포함함) 에는, pMOS (111) 는 상대적으로 부의 전압이 게이트에 인가되어 있는 상태와 동일해진다. 즉, 정극성의 서지 전류가 전원선 (VDD) 에 입력된 경우 및 동작중 (노이즈 발생시도 포함함), pMOS (111) 는 항상 온 상태가 된다. 이 때문에, 정극성의 서지 전류가 입력된 경우 및 동작중 (노이즈 발생시도 포함함), pMOS (111) 는 이것의 온 저항을 저항치로 한 저항 소자로서 기능한다. 또, pMOS (111) 의 드레인 (23) 은 소정의 배선층을 통하여 nMOS (112) 의 드레인 (13) 에 접속되어 있다.
ㆍㆍㆍnMOS (112) 의 개략 층구조
또, 동일하게 보호 회로 (110) 를 구성하는 nMOS (112) 는, p 형 기판 (1) 과, p 형 기판 (1) 상부에 형성된 드레인 (13) 및 소스 (14) 와, p 형 기판 (1) 의 드레인 (13) 과 소스 (14) 사이에 끼워진 영역상에 형성된 게이트 절연막 (11) 및 게이트 전극 (12) 과, p 형 기판 (1) 상부에 형성된 백 게이트 (15) 를 가진다.
백 게이트 (15) 는, p 형 기판 (1) 에 p 형 불순물을 주입함으로써 형성된 확산 영역이며, p 형 도전성을 가진다. 단, 백 게이트 (15) 에는 p 형 기판 (1) 보다 높은 도전성을 가지도록 불순물이 확산되어 있다. 또, 드레인 (13) 및 소스 (14) 는 p 형 기판 (1) 에 n 형 불순물을 주입함으로써 형성된 확산 영역이며, n 형 도전성을 가진다.
상기 구성에 있어서, 백 게이트 (15) 는 p 형 기판 (1) 의 전위를 제어하기 위한 전극이며, 소정의 배선층을 통하여 접지선 (GND) 에 접속되어 있다. 즉, nMOS (112) 의 백 게이트 전위는 접지 전위로 되어 있다. 또, nMOS (112) 에서의 소스 (14) 및 게이트 전극 (12) 은 접지선 (GND) 에 접속되어 있다. 즉, 본 실시예에 의한 nMOS (112) 는 GGNMOS 로서 기능한다. 따라서, 통상 동작중 nMOS (112) 는 오프 상태가 된다.
단, nMOS (112) 는, 정극성의 서지 전류가 입력된 경우 및 동작시에 노이즈가 발생한 경우, 기생 바이폴라 트랜지스터 (pt) 가 기생한 동작을 한다. 이 기생 바이폴라 트랜지스터 (pt) 는, 콜렉터가 드레인 (13) 에 접속되고, 이미터가 소스 (14) 에 접속되고, 베이스가 p 형 기판 (1) 의 기판 저항 (R1) 을 통하여 백 게이트 (15) 에 접속된 구성을 가진다. 전원선 (VDD) 에 입력된 서지 전류 및 노이즈 발생시의 서지 전류는, 이 기생 바이폴라 트랜지스터 (pt) 가 턴온함으로써 접지선 (GND) 에 방출된다. 이하에, 보호 회로 (110) 의 동작, 즉 nMOS (112) 에 기생하는 기생 바이폴라 트랜지스터 (pt) 가 턴온함으로써 서지 전류가 접지선 (GND) 에 방출될 때의 동작을, 도 5(a) 및 도 5(b) 를 이용하여 설명한다. 또, 이하에서는, 먼저 전원선 (VDD) 과 접지선 (GND) 사이에 단독으로 접속된 pMOS (111) 의 pMOS (111) 의 동작과, 동일하게 전원선 (VDD) 과 접지선 (GND) 사이에 단독으로 접속된 nMOS (112) 의 동작을 설명하고, 이들을 이용하여 pMOS (111) 및 nMOS (112) 로 이루어진 보호 회로 (110) 의 동작을 설명한다.
ㆍㆍㆍpMOS (111) 의 동작
pMOS (111) 는, 상기 기술한 바와 같이, 정극성의 서지 전류가 전원선 (VDD) 에 입력된 경우 및 동작중 (노이즈 발생시도 포함함), pMOS (111) 의 온 저항에 의해 저항치가 결정되는 저항 소자로서 동작한다. 따라서, 이러한 경우의 pMOS (111) 의 특성 곡선 F1 은, 도 5(b) 에 나타내는 바와 같이, 직선 F1' 에 나타내는 기울기를 가지는 대략 직선상이 된다. 즉, pMOS (111) 에는, 이것의 온 저항 과, 소스ㆍ드레인 사이에 발생한 전위차 (V) 에 따른 전류 Ip' (도 5(a) 참조) 가 흐른다.
ㆍㆍㆍnMOS (112) 의 동작
한편, 정극성의 서지 전류가 입력된 경우 및 동작시에 노이즈가 발생한 경우, nMOS (112) 는, 상기 기술한 바와 같이, 기생 바이폴라 트랜지스터 (pt) 가 기생한 동작을 한다. 이 때의 nMOS (112) 의 특성은, 도 5(b) 에서의 특성 곡선 D1 으로 나타내는 것이 된다.
도 5(b) 의 특성 곡선 D1 에 나타내는 바와 같이, 전원선 (VDD) 에 정극성의 서지 전류가 입력하거나 또는 동작시에 노이즈가 발생하면, 먼저 n 형 드레인 (13) 과 p 형 기판 (1) 사이에 인가되는 드레인 전압 VD 이 상승한다. 그 후, nMOS (112) 의 드레인 전압 VD 이 드레인 (13) 과 p 형 기판 (1) 으로 형성되는 PN 접합의 브레이크 다운 전압을 초과한 시점 a' 에서, 드레인 (13) 으로부터 p 형 기판 (1) 에 전류 Ia' (도 5(a) 참조) 가 흐른다.
다음으로, 도 5(b) 에 나타내는 바와 같이, 드레인 전압 VD 의 상승 (시점 a'→시점 b') 과 함께, 드레인 (13) 으로부터 p 형 기판 (1) 에 흐르는 전류 Ia' 가 증가하고, 이에 의해 p 형 기판 (1) 의 전위가 상승한다. 단, p 형 기판 (1) 으로 흘러들어간 전류 Ia' 의 일부는, 기판 저항 R1 및 백 게이트 (15) 를 통하여 접지선 (GND) 에 베이스 전류 1b' 로서 방출된다.
그 후, p 형 기판 (1) 의 전위가 n 형인 소스 (14) 의 소스 전위보다 PN 접 합의 순방향 전압 (Vf) 분 상승한 시점 c' 에서, nMOS (112) 에 기생하는 기생 바이폴라 트랜지스터 (pt) 가 턴온하고, p 형 기판 (1) 과 소스 (14) 사이에 순방향의 전류 Ic' (도 5(a) 참조) 가 흐른다. 또, PN 접합의 순방향 전압 (Vf) 은, 예를 들어 p 형 기판 (1) 이 규소 기판인 경우 약 0.6V 이다.
이상과 같이 기생 바이폴라 트랜지스터 (pt) 가 턴온하면, 드레인 (13; 기생 바이폴라 트랜지스터 (pt) 의 콜렉터) 과 소스 (14; 기생 바이폴라 트랜지스터 (pt) 의 이미터) 를 관통하는 콜렉터 전류 Id' (도 5(a) 참조) 가 흐르기 때문에, 도 5(b) 에 나타내는 바와 같이, 드레인 전압 VD 이 급격하게 저하된다 (시점 c'→시점d'). 그 후 (시점 d' 이후), nMOS (112) 는 이것의 기생 바이폴라 트랜지스터 (pt) 의 온 저항을 저항치로 하는 저항 소자로서 기능한다. 이 때문에, 그 특성에서는, 드레인 전압 VD 의 상승에 따라 드레인 전류 Id' 가 대략 직선상으로 상승한다. 이에 의해, 전원선 (VDD) 에 입력된 정극성의 서지 전류 또는 동작시에 발생한 노이즈에 의한 서지 전류가 접지선 (GND) 에 방출된다.
이와 같이, nMOS (112) 는 정극성의 서지 전류가 입력된 경우 및 동작시에 노즈가 발생한 경우, 기생 바이폴라 트랜지스터 (pt) 를 턴온시키고, 이것의 베이스 전류 Ib' 및 콜렉터 전류 Id' 로서 서지 전류를 접지선 (GND) 에 흡수시키도록 동작한다.
ㆍㆍㆍ보호 회로 (110) 의 동작
상기한 pMOS (111) 의 동작과 nMOS (112) 의 동작을 감안하면, 본 실시예에 의한 보호 회로 (110) 의 동작은 이하와 같다.
즉, pMOS (111) 가 보호 회로 (110) 를 흐르는 전류를 제한하는 저항 소자로서 기능하는 것은, 주로 nMOS (112) 의 기생 바이폴라 트랜지스터 (pt) 가 턴온 (도 5(b) 의 시점 c 참조) 하여, 드레인 (13) 측 축적된 전하가 방출된 후 (도 5(b) 의 시점 d 이후) 이다. 또, 기생 바이폴라 트랜지스터 (pt) 가 턴온하여 드레인 (13) 측에 축적된 전하가 방출되기까지 (도 5(b) 의 시점 a 로부터 시점 d 까지) 의 특성 곡선은, 대략 nMOS (112) 단일체인 경우와 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
따라서, 시점 d 이후에 있어서, 보호 회로 (110) 의 특성 곡선 G1 은, nMOS (112) 의 특성 곡선 D1 에서의 전압 성분 (횡축) 에, pMOS (111) 의 특성 곡선 F1 에서의 전압 성분 (횡축) 을 가산한 것이 된다.
여기서, 설명을 보조하기 위해, 시점 d' 을 통과하고 또한 세로축과 평행한 보조선 Z-Z 을 긋고, 이것과 횡축의 교점으로부터, pMOS (111) 의 특성 곡선 F1 의 기울기를 나타내는 직선 F1' 과 평행한 직선 Fl" 를 긋는다. 그러면, 도 5(b) 에서의 거리 X1 및 X2 에 나타내는 바와 같이, 동일한 드레인 전류 ID 로 한 경우, 보조선 Z-Z 상의 점 (단, 시점 d' 이후) 으로부터 nMOS (112) 의 특성 곡선 D1 까지의 거리와, 직선 Fl" 상의 점으로부터 보호 회로 (110) 의 특성 곡선 G1 까지의 거리가 동일해진다.
이와 같이, 본 실시예에 의한 보호 회로 (110) 는, 전원선 (VDD) 에 정극성 의 서지 전류가 입력된 경우 및 동작중 (노이즈 발생시도 포함함) 에 항상 온 상태가 됨으로써 저항 소자로서 기능하는 pMOS (111) 와, 동일하게 전원선 (VDD) 에 정극성의 서지 전류가 입력된 경우 및 동작중 (노이즈 발생시도 포함함) 에 기생 바이폴라 트랜지스터 (pt) 가 기생한 동작을 하는 nMOS (112) 가, 전원선 (VDD) 과 접지선 (GND) 사이에 직렬로 접속된 구성이다. 환언하면, 보호 회로 (110) 는 전원선 (VDD) 과 nMOS (112) 의 드레인 사이에, pMOS (111) 의 온 저항에 의해 저항치가 결정되는 저항 소자가 접속된 회로와 동일한 동작을 행한다.
여기서, pMOS (111) 의 온 저항은, 이것의 게이트 길이 및 게이트 폭을 제어함으로써 임의로 설정하는 것이 가능하다. 즉, 본 실시예에 의한 보호 회로 (110) 에서는, pMOS (111) 의 게이트 길이 및 게이트 폭을 제어함으로써 pMOS (111) 의 온 저항을 원하는 값으로 설정할 수 있다. 이 때문에, 전원선 (VDD) 에 입력된 정극성의 서지 전류의 인입 용이성과, 실제 동작시의 노이즈 기인에 의한 파괴의 방지 모두를 달성하는 보호 회로 (110), 및 이것을 포함하는 반도체 디바이스 (100) 를 실현할 수 있다.
ㆍㆍ부극성의 서지 전류가 입력된 경우
다음으로, 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우의 보호 회로 (110) 의 동작을 설명한다. 도 6 은, 본 실시예에 의한 반도체 디바이스 (100) 에 부극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 동작을 설명하기 위한 도면이다. 또, 도 6 에 있어서, (a) 는 보호 회로 (110) 에서의 pMOS (111) 와 nMOS (112) 의 개략 층구조를 나타내는 단면도이고, (b) 는 반도체 디바이스 (100) 에 부극성의 서지 전류가 유입한 경우의 보호 회로 (110) 의 전류 전압 특성 (I-V 특성) 을 나타내는 그래프이다. 또, 도 6(a) 에 있어서, 화살표는 부극성의 서지 전류가 입력되었을 때의 전류의 흐름을 나타낸다.
pMOS (111) 의 개략 층구조와 nMOS (112) 의 개략 층구조는 상기 기술에 있어서 도 5(a) 를 이용하여 설명한 구조와 동일하므로, 여기서는 설명을 생략한다.
부극성의 서지 전류가 전원선 (VDD) 에 입력된 경우, 도 6(a) 에 나타내는 바와 같이, pMOS (111) 는 p 형 드레인 (23) 을 어노드로 하고, n 형 웰 영역 (26) 을 캐소드로 하는 PN 접합 다이오드 (27) 가 전류의 흐름에 대해 순방향으로 기생한 동작을 한다. 동일하게, nMOS (112) 는 p 형 기판 (1) 을 어노드로 하고, n 형 드레인 (13) 을 캐소드로 하는 PN 접합 다이오드 (17) 가 전류의 흐름에 대해 순방향으로 기생한 동작을 한다 (도 6(a) 참조). 따라서, pMOS (111) 및 nMOS (112) 의 특성 곡선 F2 및 D2 는 각각 도 6(b) 에 나타내는 바와 같이, 순방향의 PN 접합 다이오드의 특성 곡선이 된다.
이 때문에, 본 실시예에 의한 보호 회로 (110) 는, 부극성의 서지 전류가 전원선 (VDD) 에 입력된 경우, 이상과 같은 순방향의 PN 접합 다이오드 (17 및 27) 를, 접지선 (GND) 과 전원선 (VDD) 사이에 직렬로 접속한 회로 구성과 등가가 된다. 따라서, 보호 회로 (110) 의 특성 곡선 G2 는, 도 6(b) 에 나타내는 바와 같이, nMOS (112) 의 특성 곡선 D2 에서의 전압 성분 (횡축) 에, pMOS (111) 의 특성 곡선 F2 에서의 전압 성분 (횡축) 을 가산한 것이 된다. 따라서, 도 6(b) 에서의 거리 X3 및 X4 에 나타내는 바와 같이, 동일한 전류 ID 로 한 경우, 보조선 Y-Y 상의 점으로부터 nMOS (112) 의 특성 곡선 D2 까지의 거리와, pMOS (111) 의 특성 곡선 F2 상의 점으로부터 보호 회로 (110) 의 특성 곡선 G2 까지의 거리는 동일하다.
그 결과, 본 실시예에 의한 보호 회로 (110) 는, 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우, 각각의 어노드 (드레인 (23) 또는 p 형 기판 (1)) 와 각각의 캐소드 (웰 영역 (26) 또는 드레인 (13)) 사이에 인가되는 전위차 (V) 가 즉시 PN 접합의 순방향 전압 (Vf) 에 도달하고, 이에 의해, 부극성의 서지 전류가 pMOS (111) 및 nMOS (112) 를 통하여 접지선 (GND) 에 즉시 방출된다. 또, PN 접합의 순방향 전압 (Vf) 은, 예를 들어 p 형 기판 (1) 이 규소 기판인 경우 약 0.6V 이다.
ㆍ효과
여기서, 본 실시예에 의한 효과를 보다 명확하게 설명하기 위해, 도 7 에 나타내는 비교예 1 을 든다. 도 7 에 나타내는 바와 같이, 본 비교예에 의한 반도체 디바이스 (800) 는, 보호 회로 (810) 와 내부 회로 (120) 와 기생 다이오드 (130) 가, 전원선 (VDD) 과 접지선 (GND) 사이에 병렬로 접속된 구성을 가진다.
보호 회로 (810) 는, 전원선 (VDD) 과 접지선 (GND) 사이에 접속된 nMOS (112) 와, nMOS (112) 의 드레인 (D) 과 전원선 (VDD) 사이에 접속된 저항 (811) 을 가진다. nMOS (112) 는, 실시예 1 에 의한 nMOS (112) 와 동일하게, 게이트 (G) 와 소스 (S) 와 백 게이트 (B) 가 각각 접지선 (GND) 에 접속된다. 따라서, nMOS (112) 는 반도체 디바이스 (800) 의 통상 동작시에 항상 오프 상태가 된다.
또, 내부 회로 (120) 및 기생 다이오드 (130) 는, 실시예 1 (도 4 참조) 과 동일하므로, 여기서는 설명을 생략한다.
이와 같이, 본 비교예에 의한 반도체 디바이스 (800) 는, 저항 (811) 과, 통상 동작시에 있어서 항상 오프 상태의 nMOS (112) 가 직렬로 접속된 구조의 보호 회로 (810) 가, 전원선 (VDD) 과 접지선 (GND) 사이에, 내부 회로 (120) 및 그 기생 다이오드 (130) 와 병렬로 형성된 구성을 가진다. 환언하면, 도 4 에 나타내는 보호 회로 (110) 에서의 pMOS (111) 가 저항 (811) 에 치환된 회로 구성을 가진다.
이상과 같이, 본 비교예에 의한 보호 회로 (810) 는, 도 4 에 나타내는 보호 회로 (110) 에서의 pMOS (111) 가 저항 (811) 에 치환된 회로 구성을 가진다. 따라서, 전원선 (VDD) 에 정극성의 서지 전류가 입력한 경우 및 동작시에 노이즈가 발생한 경우의 보호 회로 (810) 의 동작은, 저항 (811) 의 저항치를 pMOS (111) 의 온 저항의 저항치와 동일하게 한 경우, 보호 회로 (110) 의 동작과 대략 동일해진다. 즉, 저항 (811) 의 특성이 도 5(b) 에서의 직선 Fl' 의 기울기와 동일한 기울기를 가지는 직선으로 표시된다. 따라서, 보호 회로 (810) 의 특성 곡선이, 도 5(b) 에 나타내는 바와 같이, nMOS (112) 의 특성 곡선 D1 에서의 전압 성분 (횡축) 에, 저항 (811) 의 특성 (직선 F1') 에서의 전압 성분 (횡축) 을 가산한 것이 된다. 이것은, 실시예 1 에 의한 보호 회로 (110) 의 특성 (특성 곡선 G1) 과 대략 동일하다.
한편, 전원선 (VDD) 에 부극성의 서지 전류가 입력한 경우의 보호 회로 (810) 의 동작은, 보호 회로 (110) 에서의 pMOS (111) 에 기생한 PN 접합 다이오드 (27) 를 저항 (811) 에 치환한 경우의 동작이 된다. 상기 기술한 바와 같이, 저항 (811) 의 특성은 직선 F1' (도 5(b) 참조) 과 평행한 직선 F2' (도 6(b) 참조) 가 되므로, 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우의 보호 회로 (810) 의 특성 곡선 E2 는, 도 6(b) 에 나타내는 바와 같이, nMOS (112) 의 특성 곡선 D2 에서의 전압 성분 (횡축) 에, 저항 (811) 의 특성 (직선 F2') 에서의 전압 성분 (횡축) 을 가산한 것이 된다.
여기서, 도 6(b) 에서의 보호 회로 (110) 의 특성 곡선 G2 와 보호 회로 (810) 의 특성 곡선 E2 를 비교하면 명확한 바와 같이, 본 실시예에 의한 보호 회로 (110) 는, 대부분의 범위에 있어서, 동일한 전위차 (V) 에 대해 흐르는 전류 I 가 비교예 1 에 의한 보호 회로 (810) 보다 크다. 즉, 보호 회로 (110) 의 서지 전류의 흐름 용이성이 개선되어 있다. 또, 이 때의 저항 (811) 의 저항치는 pMOS (111) 의 온 저항의 저항치와 동일하다.
이와 같이, 본 실시예에 의한 보호 회로 (110) 는, 비교예 1 에 의한 보호 회로 (810) 와 비교하여, 정극성의 서지 전류 및 동작시에 발생한 노이즈에 기인하는 서지 전류에 대한 흐름 용이성을 손상하지 않고, 부극성의 서지 전류에 대한 흐름 용이성이 개선되어 있다. 즉, 비교예 1 에 의한 보호 회로 (810) 에서는, PN 접합 다이오드 (17) 에 직렬로 전류 제한을 위한 저항 (811) 을 부가하고 있기 때문에, 본래는 전류를 제한할 필요가 없는 음극의 서지 전류에 대한 보호 기능을 희생하였지만, 본 실시예에 의한 보호 회로 (110) 에서는, nMOS (112) 와 pMOS (112) 각각이 순방향의 PN 접합 다이오드 (17, 27) 로서 동작하기 때문에, 양호한 보호 기능을 유지할 수 있다.
또, 본 실시예에 의한 보호 회로 (170) 는, GGNMOS 만으로 구성한 경우와 비교하여, 동작시에 노이즈가 발생했을 때에 부하 저항으로서 기능하는 pMOS (111) 를 nMOS (112) 와 전원선 (VDD) 사이에 형성했기 때문에, 노이즈 발생시에 매우 큰 서지 전류가 nMOS (112) 에 흐르는 것을 방지할 수 있다. 그 결과, 노이즈에 기인한 서지 전류에 의해 칩내에 영구 파괴가 발생하는 것을 회피할 수 있다.
참고로, 본 실시예에 의한 보호 회로 (110) 는, 어떤 전제하에서 비교예 1 에 의한 보호 회로 (810) 보다 효과를 발휘할 수 있다. 즉, 비교예 1 에 의한 저항 (811) 보다 pMOS (112) 에게 담당하게 하는 보호 저항 효과를 작은 값으로 설정함으로써, 정극성의 서지 전류 및 동작시에 발생한 노이즈에 기인하는 서지 전류에 대한 흐름 용이성을 개선할 수 있다. 환언하면, pMOS (111) 의 온 저항에 의한 특성의 기울기를 저항 (811) 의 특성의 기울기보다 급준하게 하고, 또한 실제 동작시에 기생 바이폴라 트랜지스터 (pt) 가 턴온하여도 파괴에는 이르지 않을 정도의 저항치 (기울기의 완만함) 를 부여하도록 설정함으로써, 서지 전류의 인입 용이성을 유지하면서, 실제 동작시의 노이즈 기인에 의한 파괴를 방지할 수 있다. pMOS (111) 의 온 저항은, 이것의 게이트 길이 및 게이트 폭으로 조정가능하므로, 제조 공정의 변경을 수반하지 않고 실현할 수 있다.
이상과 같이, 본 실시예에 의한 보호 회로 (110) 를 가지는 반도체 디바이스 (100) 는, 전원선 (VDD) 및 접지선 (GND) 과, 접지선 (GND) 과 전기적으로 접속된 nMOS (112) 와, 전원선 (VDD) 과 nMOS (112) 사이에 접속되고, 전원선 (VDD) 과 접지선 (GND) 사이에 동작용의 바이어스 전압이 인가되어 있는 경우, 즉 전원선 (VDD) 에 동작 전압이 인가되어 있는 경우, 전원선 (VDD) 과 nMOS (112) 의 전기적인 접속을 도통시키는 pMOS (111) 로 구성된다.
이 구성에 있어서, 전원선 (VDD) 과 접지선 (GND) 사이에 동작용의 바이어스 전압이 인가되어 있는 경우, 즉 반도체 디바이스 (100) 가 활성 상태 (동작시) 인 경우에 전원선 (VDD) 과 nMOS (112) 사이를 도통시키는 pMOS (111) 는, 반도체 디바이스 (100) 의 동작시에, 전원선 (VDD) 과 접지선 (GND) 사이에서 nMOS (112) 및 pMOS (111) 를 통하여 흐르는 전류를 제한하기 위한 저항 소자로서 기능한다. 따라서, 반도체 디바이스 (100) 의 동작시에 발생한 노이즈에 기인하는 서지 전류를 저항 소자로서 기능하는 pMOS (111) 에 의해 제한하는 것이 가능해진다. 또, 이 때의 저항치는 pMOS (111) 의 온 저항에 의해 결정된다. 따라서, 이 온 저항을 제어함으로써, 동작시에 발생한 노이즈에 의해 과도한 전류가 nMOS (112) 및 pMOS (111) 에 흐르는 것을 방지할 수 있고, 이에 의한 영구 파괴의 발생을 회피할 수 있다. 즉, 반도체 디바이스 (100) 의 동작시에 저항 소자로서 기능하는 pMOS (111) 를 형성함으로써 노이즈에 대한 내성을 개선할 수 있다.
또, 전원선 (VDD) 에 정극성의 서지 전류가 입력된 경우, pMOS (111) 는 도 통 상태가 된다. 따라서, 상기 기술한 노이즈에 대한 내성을 고려하면서 정극성의 서지 전류의 인입 용이성을 실현하도록 pMOS (111) 의 온 저항을 제어함으로써, 노이즈 발생시에 nMOS (112) 및 pMOS (111) 에 과도한 전류가 흐르는 것을 방지하면서 서지 전류의 인입 용이성을 유지하는 것이 가능해진다. 즉, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시키는 것이 가능해진다.
또한, 예를 들어 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우, nMOS (112) 및 pMOS (111) 는 모두 전류의 흐름에 대해 순방향으로 접속된 PN 접합 다이오드 (17, 27) 로서 기능한다. 이 때문에, 예를 들어 nMOS (112) 와 전원선 (VDD) 사이에 단순한 저항 소자를 형성한 경우 (비교예 1 참조) 와 비교하여, 부극성의 서지 전류의 인입 용이성을 용이하게 실현하는 것이 가능해진다. 즉, 반도체 디바이스 (100) 의 부극성의 서지 전류에 대한 내성을 개선하는 것이 가능해진다.
또, 상기와 같은 효과를 나타내기 위해, 본 실시예에 의한 nMOS (112) 는, 예를 들어 접지선 (GND) 에 접속된 소스 (S) 와, 드레인 (D) 과, 접지선 (GND) 에 접속된 게이트 (G) 를 포함하도록 구성되어도 된다. 또, 상기와 같은 효과를 나타내기 위한 pMOS (111) 는, 예를 들어 nMOS (112) 의 드레인 (D) 에 접속된 드레인 (D) 과, 전원선 (VDD) 에 접속된 소스 (S) 와, 접지선 (GND) 에 접속된 게이트 (G) 를 포함하도록 구성된다.
(실시예 2)
다음으로, 본 발명의 실시예 2 에 대해 도면을 이용하여 상세하게 설명한다. 또, 이하의 설명에 있어서, 실시예 1 과 동일한 구성에 대해서는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또, 특별히 기재하지 않은 구성은 실시예 1 과 동일하다.
또, 본 실시예에서는, 실시예 1 과 동일하게, 고내압 프로세스로 제조한 반도체 디바이스로서, 10수V 내지 수10V 정도, 또는 그 이상의 비교적 높은 동작 전압으로 구동되는 반도체 디바이스를 예로 들어 설명한다. 단, 본 발명은 이에 한정되지 않고, 예를 들어 3.3V 내지 5.5V 정도의 통상의 동작 전압 또는 그 이하의 동작 전압으로 구동되는 반도체 디바이스에도 적용하는 것이 가능하다.
도 8 은, 본 실시예에 의한 반도체 디바이스 (200) 의 개략 구성을 나타내는 회로도이다. 도 8 에 나타내는 바와 같이, 본 실시예에 의한 반도체 디바이스 (200) 는, 실시예 1 에 의한 반도체 디바이스 (100; 도 4 참조) 와 동일한 구성에 있어서, pMOS (111) 의 게이트 (G) 와 접지선 (GND) 사이에 저항 (저항 소자; 113) 이 추가되어 있다. 즉, 본 실시예에 의한 보호 회로 (210) 는, 전원선 (VDD) 과 접지선 (GND) 사이에 직렬로 접속된 pMOS (111) 및 nMOS (112) 를 가지며, pMOS (111) 의 게이트 (G) 에 저항 (113) 이 부가되어 있다.
이와 같이, 본 실시예에 의한 보호 회로 (210) 에서는, pMOS (111) 의 게이트 (G) 에, 이것에 과도한 전압이 인가되는 것을 방지하기 위한 저항 (113) 이 부가되어 있다. 즉, pMOS (111) 의 게이트 (G) 에 인가되는 전압은, 저항 (113) 및 이 주변의 기생 용량에 의해 형성되는 시정수에 의거하여 지연되므로, 전원선 (VDD) 에 정극성의 서지 전류가 입력했을 때에 순간적으로 매우 큰 전압이 인가되 는 것을 회피할 수 있다. 이에 의해, pMOS (111) 의 게이트 (G) 와 접지선 (GND) 사이에 발생한 과도한 전압에 의해, pMOS (111) 를 구성하는 게이트 전극 (22) 과 소스 (24) 사이에 개재하는 얇은 게이트 절연막 (21) 이 파괴되는 것을 확실하게 방지할 수 있다.
다른 구성 및 동작은 실시예 1 과 동일하므로 여기서는 상세한 설명을 생략한다.
ㆍ효과
이상과 같이, 본 실시예에 의한 보호 회로 (210) 를 가지는 반도체 디바이스 (200) 는, 실시예 1 에 의한 반도체 디바이스 (100) 의 구성 외에, pMOS (111) 의 게이트 (G) 와 접지선 (GND) 사이에 접속된 저항 (113) 을 더 가진다.
이와 같은 구성을 가짐으로써, 본 실시예에 의한 반도체 디바이스 (200) 는, 실시예 1 에 의한 효과에 더하여, pMOS (111) 의 게이트 (G) 와 접지선 (GND) 사이에 발생한 과도한 전압에 의해, pMOS (111) 를 구성하는 게이트 전극 (22) 과 소스 (24) 사이에 개재하는 얇은 게이트 절연막 (21) 이 파괴되는 것을 확실히 방지할 수 있다.
(실시예 3)
다음으로, 본 발명의 실시예 3 에 대해 도면을 이용하여 상세하게 설명한다. 또, 이하의 설명에 있어서, 실시예 1 또는 실시예 2 와 동일한 구성에 대해서는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또, 특별히 기재하지 않은 구성은 실시예 1 또는 실시예 2 와 동일하다.
또, 본 실시예에서는, 실시예 1 및 실시예 2 와 동일하게, 고내압 프로세스로 제조한 반도체 디바이스로서, 10수V 내지 수10V 정도, 또는 그 이상의 비교적 높은 동작 전압으로 구동되는 반도체 디바이스를 예로 들어 설명한다. 단, 본 발명은 이에 한정되지 않고, 예를 들어 3.3V 내지 5.5V 정도의 통상의 동작 전압 또는 그 이하의 동작 전압으로 구동되는 반도체 디바이스에도 적용하는 것이 가능하다.
도 9 는, 본 실시예에 의한 반도체 디바이스 (300) 의 개략 구성을 나타내는 회로도이다. 도 9 에 나타내는 바와 같이, 본 실시예에 의한 반도체 디바이스 (300) 는, 실시예 1 에 의한 반도체 디바이스 (100; 도 4 참조) 와 동일한 구성에 있어서, pMOS (111) 의 게이트 (G) 가 pMOS (111) 의 드레인 (D) 과 함께, nMOS (112) 의 드레인 (D) 에 접속된 구성으로 되어 있다. 즉, 본 실시예에 의한 보호 회로 (310) 에서는, pMOS (111) 의 게이트 (G) 에, nMOS (112) 의 드레인 전압이 인가되도록 구성되어 있다.
이와 같이, 본 실시예에 의한 보호 회로 (310) 에서는, pMOS (111) 의 게이트 (G) 가 이것의 드레인 (D) 과 함께, nMOS (112) 의 드레인 (D) 에 접속되어 있다. 즉, pMOS (111) 의 게이트 (G) 는 nMOS (112) 를 통하여 접지선 (GND) 에 접속된다. 따라서, 정극성의 서지 전류가 전원선 (VDD) 에 입력되었을 때의 pMOS (111) 의 게이트 전위는, nMOS (112) 의 온 저항분만큼 접지선 (GND) 의 전위보다 높아진다. 단, pMOS (111) 의 보호 저항으로서의 작용은, 이것의 비포화 영역의 저항 성분을 이용하고 있기 때문에, 게이트 전위의 영향을 거의 받지 않는 다. 즉, pMOS (111) 의 게이트 전위의 상승은, 이것의 동작에 거의 영향을 미치지 않는다. 동일하게, 실제 동작시의 노이즈 기인에 의한 파괴를 방지하기 위한 제한 저항으로서의 작용도 거의 다르지 않다.
또, 정극성의 서지 전류가 전원선 (VDD) 에 입력한 경우 및 동작시에 노이즈가 발생한 경우에 pMOS (111) 의 게이트 전극 (22; 게이트 (G)) 과 소스 (24; 소스 (S)) 사이에 개재하는 얇은 게이트 절연막 (21) 에 과도한 전압이 인가되는 것은, nMOS (112) 의 기생 바이폴라 트랜지스터 (pt) 가 브레이크 다운을 일으켜, 서지 전류가 pMOS (111) 와 nMOS (112) 의 양방을 통하여 흐르기 시작한 후가 된다. 또, 서지 전류가 흐르기 시작하기 전의 상태에서는, pMOS (111) 의 소스 (24; 소스 (S)) 와 게이트 전극 (22; 게이트 (G)) 및 드레인 (23; 드레인 (D)) 은, 웰 영역 (26) 을 통하여 PN 접합의 용량 접속이 되어 있으므로, 실질적으로 동일 전위가 되어 있다. 또, 서지 전류가 흐르기 시작한 후에도, nMOS (112) 의 온 저항이 pMOS (111) 의 드레인 (D) 과 게이트 (G) 사이에 개재하지 않게 되는 만큼, pMOS (111) 에서의 게이트ㆍ드레인 사이의 전위차가 발생하기 어려워지므로, 한층 더 확실하게 게이트 전극 (22; 게이트 (G)) 과 소스 (24; 소스 (S)) 사이에 개재하는 얇은 게이트 절연막 (21) 의 파괴를 방지하는 것이 가능해진다.
또, 부극성의 서지 전류에 대한 PN 접합 다이오드 (27) 의 순방향 특성은 pMOS (111) 의 게이트 전위의 영향을 원래 받지 않기 때문에, 실시예 1 또는 실시예 2 와 동등하다.
다른 구성 및 동작은 실시예 1 과 동일하므로 여기서는 상세한 설명을 생략 한다.
ㆍ효과
이상과 같이, 본 실시예에 의한 보호 회로 (310) 를 가지는 반도체 디바이스 (300) 는, 실시예 1 에 의한 반도체 디바이스 (100) 의 구성에 있어서, pMOS (111) 의 게이트 (G) 를 pMOS (111) 의 드레인 (D) 에 접속한 구성이다.
이와 같은 구성을 가짐으로써, 본 실시예에 의한 반도체 디바이스 (300) 는, 실시예 1 에 의한 효과에 더하여, 정극성의 서지 전류가 전원선 (VDD) 에 인가되었을 때, 접지선 (GND) 과 pMOS (111) 의 게이트 (G) 사이에 발생한 과도한 전압에 의해, 게이트 전극 (22; 게이트 (G)) 과 소스 (24; 소스 (S)) 사이에 개재하는 얇은 게이트 절연막 (21) 에 과도하게 전압이 인가되는 것을 보다 확실하게 방지하는 것이 가능해진다.
(실시예 4)
다음으로, 본 발명의 실시예 4 에 대해 도면을 이용하여 상세하게 설명한다. 또, 이하의 설명에 있어서, 실시예 1 내지 실시예 3 중 어느 것과 동일한 구성에 대해서는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또, 특별히 기재하지 않은 구성에 대해서는, 실시예 1 내지 실시예 3 중의 어느 것과 동일하다.
또, 본 실시예에서는, 실시예 1 내지 실시예 3 과 동일하게, 고내압 프로세스로 제조한 반도체 디바이스로서, 10수V 내지 수10V 정도, 또는 그 이상의 비교적 높은 동작 전압으로 구동되는 반도체 디바이스를 예로 들어 설명한다. 단, 본 발명은 이에 한정되지 않고, 예를 들어 3.3V 내지 5.5V 정도의 통상의 동작 전압 또는 그 이하의 동작 전압으로 구동되는 반도체 디바이스에도 적용하는 것이 가능하다.
도 10 은, 본 실시예에 의한 반도체 디바이스 (400) 의 개략 구성을 나타내는 회로도이다. 도 10 에 나타내는 바와 같이, 본 실시예에 의한 반도체 디바이스 (400) 는, 실시예 1 에 의한 반도체 디바이스 (100; 도 4 참조) 와 동일한 구성에 있어서, pMOS (111) 의 게이트 (G) 가 내부 회로 (120) 에 접속되어 있다. 즉, 본 실시예에 의한 보호 회로 (410) 에서는, pMOS (111) 의 온/오프가 내부 회로 (120) 로부터의 제어 전압에 의해 제어되도록 구성되어 있다.
내부 회로 (120) 는, 이것의 활성시에 pMOS (111) 를 오프 상태로 하기 위한 제어 전압을 생성하고, 이 제어 전압을 pMOS (111) 의 게이트 (G) 에 공급한다. 이와 같이, 본 실시예에 의한 보호 회로 (410) 는, 내부 회로 (120) 로부터의 pMOS (111) 의 게이트 (G) 에 제어 전압을 공급함으로써, 실제 동작시에 pMOS (111) 가 오프 상태가 되도록 구성되어 있다. 또, 보호 회로 (410) 는, 비동작시 (비활성 상태시) 에, pMOS (111) 의 게이트 (G) 가 내부 회로 (120) 를 통하여 접지선 (GND) 에 접속되도록 구성되어 있다.
여기서, 서지 전류에 의한 파괴가 문제가 되는 것은, 전원선 (VDD) 과 접지선 (GND) 사이에 동작 전압이 인가되어 있지 않은 상태, 즉 반도체 디바이스 (400; 단, 상기 기술한 각 실시예에 의한 반도체 디바이스 100~300 도 포함함) 가 비활성 상태일 때이다. 한편, 노이즈 기인에 의한 파괴가 문제가 되는 것은, 반도체 디바이스 (100) 가 활성 상태일 때이다. 반도체 디바이스 (400 ; 단, 상기 기 술한 각 실시예에 의한 반도체 디바이스 100~300 도 포함함) 가 비활성 상태일 때, pMOS (111) 의 게이트 (G) 는 전위가 고정되어 있지 않다. 이 때문에, 전원선 (VDD) 에 정극성의 서지 전류가 입력되었을 때, pMOS (111) 의 게이트 (G) 에는 상대적으로 Low 레벨 (예를 들어 접지 전위) 의 전압이 인가된 상태가 된다. 즉, pMOS (111) 가 온 상태가 된다. 이 때의 동작은, 실시예 1 에서의 정극성의 서지 전류에 대한 보호 기능과 동일하다.
한편, 노이즈 기인에 의한 파괴가 문제가 되는 것은, 반도체 디바이스 (400 ; 단, 상기 기술한 각 실시예에 의한 반도체 디바이스 100~300 도 포함함) 가 활성 상태일 때이다. 이 상태에서는, 내부 회로 (120) 로부터 게이트로 High 레벨 (예를 들어 전원 전압) 의 신호가 공급되므로 pMOS (111) 가 오프 상태가 된다. 즉, 실제 동작시에는 전류 제한 저항을 무한대로 설정할 수 있다.
또, 부극성의 서지 전류에 대한 PN 접합 다이오드 (27) 의 순방향 특성은, 실시예 1 및 2 와 동일하게, pMOS (111) 의 게이트 전위의 영향을 원래 받지 않으므로, 실시예 1 또는 실시예 2 와 동등하다. 또, 다른 구성 및 동작은 실시예 1 과 동일하므로 여기서는 상세한 설명을 생략한다.
ㆍ효과
이상과 같이, 본 실시예에 의한 보호 회로 (410) 를 가지는 반도체 디바이스 (400) 는, 전원선 (VDD) 및 접지선 (GND) 과, 접지선 (GND) 과 전기적으로 접속된 nMOS (112) 와, 전원선 (VDD) 과 접지선 (GND) 사이에 접속된 내부 회로 (120) 와, 전원선 (VDD) 과 nMOS (112) 사이에 접속되고, 게이트 (G) 에 내부 회로 (120) 로 부터 제어 전압이 공급되고 있는 경우, 전원선 (VDD) 과 nMOS (112) 의 전기적인 접속을 차단하는 pMOS (111) 로 구성된다.
전원선 (VDD) 과 접지선 (GND) 사이에 동작용 바이어스 전압이 인가되어 있는 경우, 즉 반도체 디바이스 (400) 가 활성 상태 (동작시) 인 경우에 전원선 (VDD) 과 nMOS (112) 사이를 pMOS (111) 를 이용하여 차단함으로써, 반도체 디바이스 (400) 의 동작시에 발생한 노이즈에 기인하는 서지 전류가 nMOS (112) 및 pMOS (111) 에 흐르는 것을 방지할 수 있다. 즉, 반도체 디바이스 (400) 의 동작시에 노이즈에 의한 서지 전류가 자신 및 nMOS (112) 에 흐르는 것을 방지하는 pMOS (111) 를 형성함으로써 노이즈에 대한 내성을 개선할 수 있다.
또, 예를 들어 pMOS (111) 의 게이트 (G) 를 내부 회로 (120) 를 통하여 접지선 (GND) 에 접속함으로써, 예를 들어 전원선 (VDD) 에 정극성의 서지 전류가 입력된 경우에 pMOS (111) 가 도통 상태가 되도록 구성할 수 있다. 따라서, 정극성의 서지 전류의 인입 용이성을 실현하도록 pMOS (111) 의 온 저항을 제어함으로써, 서지 전류의 인입 용이성을 유지하는 것이 가능해진다.
또, 예를 들어 전원선 (VDD) 에 부극성의 서지 전류가 입력된 경우, nMOS (112) 및 pMOS (111) 는 모두, 전류의 흐름에 대해 순방향으로 접속된 PN 접합 다이오드 (17, 27) 로서 기능한다. 이 때문에, 예를 들어 nMOS (112) 와 전원선 (VDD) 사이에 단순한 저항 소자를 형성한 경우 (실시예 1 에 의한 비교예 1 참조) 와 비교하여, 부극성의 서지 전류의 인입 용이성을 용이하게 실현하는 것이 가능해진다. 즉, 반도체 디바이스 (400) 의 부극성의 서지 전류에 대한 내성을 개선 하는 것이 가능해진다.
이와 같이, 본 실시예에 의하면, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시키는 것이 가능해진다.
또, 상기 실시예 1 내지 실시예 4 는 본 발명을 실시하기 위한 예에 지나지 않고, 본 발명은 이에 한정되는 것이 아니며, 이들 실시예를 여러 가지로 변형하는 것은 본 발명의 범위 내이며, 또한 본 발명의 범위 내에 있어서 다른 여러가지 실시예가 가능한 것은 상기 기재로부터 자명하다.
본 발명에 의하면, 노이즈에 대한 내성과 서지 전류에 대한 내성을 양립시킬 수 있는 반도체 장치를 실현할 수 있다.

Claims (7)

  1. 제 1 선 및 제 2 선과,
    상기 제 2 선과 전기적으로 접속된 제 1 트랜지스터와,
    상기 제 1 선과 상기 제 1 트랜지스터 사이에 접속되고, 상기 제 1 선과 상기 제 2 선 사이에 동작용의 바이어스 전압이 인가되어 있는 경우, 당해 제 1 선과 당해 제 1 트랜지스터의 전기적인 접속을 도통시키는 제 2 트랜지스터
    를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는, 상기 제 2 선에 접속된 제 1 단자와, 제 2 단자와, 상기 제 2 선에 접속된 제 1 제어 단자를 포함하고,
    상기 제 2 트랜지스터는, 상기 제 2 단자에 접속된 제 3 단자와, 상기 제 1 선에 접속된 제 4 단자와, 상기 제 2 선에 접속된 제 2 제어 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 제어 단자와 상기 제 2 선 사이에 접속된 저항 소자를 더 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는, 상기 제 2 선에 접속된 제 1 단자와, 제 2 단자와, 상기 제 2 선에 접속된 제 1 제어 단자를 포함하고,
    상기 제 2 트랜지스터는, 상기 제 2 단자에 접속된 제 3 단자와, 상기 제 1 선에 접속된 제 4 단자와, 상기 제 2 단자에 접속된 제 2 제어 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 선 및 제 2 선과,
    상기 제 2 선과 전기적으로 접속된 제 1 트랜지스터와,
    상기 제 1 선과 상기 제 2 선 사이에 접속된 내부 회로와,
    상기 제 1 선과 상기 제 1 트랜지스터 사이에 접속되고, 상기 내부 회로로부터 제어 전압이 공급되고 있는 경우, 상기 제 1 선과 상기 제 1 트랜지스터의 전기적인 접속을 차단하는 제 2 트랜지스터
    를 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는, 상기 제 2 선에 접속된 제 1 단자와, 제 2 단자와, 상기 제 2 선에 접속된 제 1 제어 단자를 포함하고,
    상기 제 2 트랜지스터는, 상기 제 2 단자에 접속된 제 3 단자와, 상기 제 1 선에 접속된 제 4 단자와, 상기 내부 회로에 접속된 제 2 제어 단자를 포함하는 것 을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 선은 전원선이고,
    상기 제 2 선은 접지선이고,
    상기 제 1 트랜지스터는 n 형 트랜지스터이고,
    상기 제 2 트랜지스터는 p 형 트랜지스터인 것을 특징으로 하는 반도체 장치.
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