KR20070025742A - Circuit and method for controlling refresh of a semiconductor memory device - Google Patents

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KR20070025742A
KR20070025742A KR1020050082224A KR20050082224A KR20070025742A KR 20070025742 A KR20070025742 A KR 20070025742A KR 1020050082224 A KR1020050082224 A KR 1020050082224A KR 20050082224 A KR20050082224 A KR 20050082224A KR 20070025742 A KR20070025742 A KR 20070025742A
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Abstract

A refresh control circuit and method of a semiconductor memory device are provided to reduce the generation of noise when a word line is enabled in a refresh mode, by enabling memory blocks in a random sequence in response to a refresh selection signal. A refresh timer(210) generates a plurality of control signals, which is sequentially enabled, in response to a refresh control signal. A refresh selection circuit(220) recorders the control signals and then outputs the reordered control signals in response to a refresh selection signal. A refresh address generation circuit(230) generates a refresh address by decoding the reordered control signals.

Description

반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법{CIRCUIT AND METHOD FOR CONTROLLING REFRESH OF A SEMICONDUCTOR MEMORY DEVICE}Refresh control circuit and refresh control method for semiconductor memory device {CIRCUIT AND METHOD FOR CONTROLLING REFRESH OF A SEMICONDUCTOR MEMORY DEVICE}

도 1은 오픈(open) 비트라인 구조를 갖는 종래의 DRAM 장치의 개략도이다.1 is a schematic diagram of a conventional DRAM device having an open bitline structure.

도 2a 및 도 2b는 도 1의 DRAM 장치에서 셀 데이터의 센싱시 발생하는 노이즈를 설명하기 위한 타이밍도이다. 2A and 2B are timing diagrams for describing noise generated when sensing cell data in the DRAM device of FIG. 1.

도 3은 복수의 메모리 블록들을 구비한 종래의 DRAM 장치에서 워드라인 활성화 진행 방향을 나타내는 도면이다.3 is a diagram illustrating a word line activation progression direction in a conventional DRAM device having a plurality of memory blocks.

도 4는 리프레쉬 모드에서 DRAM 장치를 활성화하기 위한 종래의 리프레쉬 제어회로를 나타내는 블록도이다.4 is a block diagram illustrating a conventional refresh control circuit for activating a DRAM device in a refresh mode.

도 5는 복수의 메모리 블록들을 구비한 본 발명에 따른 DRAM 장치에서 워드라인 활성화 진행 방향을 나타내는 도면이다.5 is a diagram illustrating a word line activation progression direction in a DRAM device having a plurality of memory blocks according to the present invention.

도 6은 리프레쉬 모드에서 DRAM 장치를 활성화하기 위한 본 발명에 따른 리프레쉬 제어회로의 하나의 예를 나타내는 블록도이다.6 is a block diagram illustrating an example of a refresh control circuit according to the present invention for activating a DRAM device in a refresh mode.

도 7은 도 6의 리프레쉬 제어회로에 포함되어 있는 리프레쉬 타이머의 하나의 예를 나타내는 블록도이다. FIG. 7 is a block diagram illustrating an example of a refresh timer included in the refresh control circuit of FIG. 6.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 20, 30, 40 : 센스 앰프10, 20, 30, 40: sense amplifier

50, 60, 70 : 메모리 블록50, 60, 70: memory blocks

100, 200 : 리프레쉬 제어회로100, 200: refresh control circuit

110, 210 : 리프레쉬 타이머110, 210: Refresh timer

120, 230 : 리프레쉬 어드레스 발생회로120, 230: refresh address generation circuit

220 : 리프레쉬 선택회로220: refresh selection circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 리프레쉬 제어회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a refresh control circuit of a semiconductor memory device.

반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.Semiconductor memory devices are commonly used to store data. Random Access Memory (RAM) is a volatile memory device that is mainly used as the main memory device of a computer. Dynamic Random Access Memory (DRAM) is a type of RAM that is volatile and composed of memory cells. A memory cell generally consists of one transistor and one capacitor, and can store information as a charge in a capacitor in the form of "1" or "0". As time passes, the charge stored in the capacitor may be lost, so the capacitor constituting the memory cells is periodically refreshed.

DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터 에 저장된다.The memory cells of a DRAM are connected to word lines and bit lines. When a transistor constituting memory cells is turned on in response to a word line enable signal, data stored in a capacitor is output to a bit line, or data of a bit line is stored. Stored in the capacitor.

DRAM 장치의 비트라인의 구조에는 폴디드(folded) 비트라인 구조와 오픈(open) 비트라인 구조가 있다. 폴디드 비트라인 구조를 갖는 DRAM 장치는 센스 앰프들 사이에 있는 메모리 셀 어레이 블록을 구성하는 비트라인들은 각각 쌍으로 이루어져 있고, 오픈 비트라인 구조를 갖는 DRAM 장치는 메모리 셀 어레이쌍들이 센스 앰프를 중심으로 대칭적으로 배치되어 있다.The bit line structure of a DRAM device includes a folded bit line structure and an open bit line structure. A DRAM device having a folded bit line structure has a pair of bit lines constituting a memory cell array block between sense amplifiers, and a DRAM device having an open bit line structure has a pair of memory cell arrays centering a sense amplifier. Are arranged symmetrically.

도 1은 오픈 비트라인 구조를 갖는 종래의 DRAM 장치의 개략도이다. 도 1을 참조하면, 센스 앰프(20)를 중심으로 왼쪽에 위치한 비트라인(BL)과 센스 앰프(20)를 중심으로 오른쪽에 위치한 비트라인(BLB)은 쌍을 이고, 센스 앰프(30)를 중심으로 왼쪽에 위치한 비트라인(BL)과 센스 앰프(30)를 중심으로 오른쪽에 위치한 비트라인(BLB)은 쌍을 이룬다. 메모리 블록들(ARRAY-A, ARRAY-B, ARRAY-C)(50, 60, 70)은 워드라인들(WL)과 비트라인들(BL, BLB)을 포함하고, 워드라인들과 비트라인들이 교차하는 점들 각각에 하나의 메모리 셀이 위치한다.1 is a schematic diagram of a conventional DRAM device having an open bitline structure. Referring to FIG. 1, the bit line BL positioned on the left side of the sense amplifier 20 and the bit line BLB positioned on the right side of the sense amplifier 20 are paired, and the sense amplifier 30 is connected. The bit line BL located on the left side of the center and the bit line BLB located on the right side of the sense amplifier 30 are paired. The memory blocks ARRAY-A, ARRAY-B, and ARRAY-C 50, 60, and 70 include word lines WL and bit lines BL and BLB, and word lines and bit lines One memory cell is located at each of the crossing points.

도 2a 및 도 2b는 도 1의 DRAM 장치에서 셀 데이터의 센싱시 발생하는 노이즈를 설명하기 위한 타이밍도이다. ARRAY-A는 메모리 블록(ARRAY-A)의 비트라인 전압 파형을 나타내고, ARRAY-B는 메모리 블록(ARRAY-B)의 비트라인 전압 파형을 나타낸다. SUB_A는 메모리 블록(ARRAY-A) 내에 있는 각 메모리 셀을 구성하는 폴리 플레이트의 전압 파형을 나타내고, SUB_B는 메모리 블록(ARRAY-B) 내에 있는 각 메모리 셀을 구성하는 폴리 플레이트의 전압 파형을 나타낸다. 도 2a 및 도 2b를 참조하면, 센스 증폭기에 의해 센싱 동작이 이루어질 때 스위칭 노이즈가 발생함을 알 수 있다. BIT LINE_A는 프리차지시 메모리 블록(ARRAY-A)을 구성하는 비트라인(BL) 상에 나타나는 노이즈를 나타낸다. CELL_A는 메모리 블록(ARRAY-A) 중 선택이 안된 메모리 셀의 비트라인 전압을 나타내고, CELL_B는 메모리 블록(ARRAY-B) 중 선택이 안된 메모리 셀의 비트라인 전압을 나타낸다.2A and 2B are timing diagrams for describing noise generated when sensing cell data in the DRAM device of FIG. 1. ARRAY-A represents the bit line voltage waveform of the memory block ARRAY-A, and ARRAY-B represents the bit line voltage waveform of the memory block ARRAY-B. SUB_A represents the voltage waveform of the polyplate constituting each memory cell in the memory block ARRAY-A, and SUB_B represents the voltage waveform of the polyplate constituting each memory cell in the memory block ARRAY-A. 2A and 2B, it can be seen that switching noise occurs when a sensing operation is performed by the sense amplifier. BIT LINE_A represents noise appearing on the bit line BL constituting the memory block ARRAY-A during precharging. CELL_A represents a bit line voltage of a memory cell that is not selected among the memory blocks ARRAY-A, and CELL_B represents a bit line voltage of a memory cell that is not selected among the memory blocks ARRAY-A.

도 3은 복수의 메모리 블록들을 구비하는 종래의 DRAM 장치에서 리프레쉬 모드에서 워드라인 활성화 진행 방향을 나타내는 도면이다. 도 3을 참조하면, DRAM 장치를 구성하는 메모리 블록들(BLOCK1 ~ BLOCK12)은 배치된 순서대로 워드라인들이 활성화되며, 메모리 블록들(BLOCK1 ~ BLOCK12) 각각에 있는 워드라인들도 순서대로 활성화가 진행된다.3 is a diagram illustrating a progress direction of a word line activation in a refresh mode in a conventional DRAM device having a plurality of memory blocks. Referring to FIG. 3, word lines are activated in the order in which the memory blocks BLOCK1 to BLOCK12 constitute a DRAM device, and word lines in each of the memory blocks BLOCK1 to BLOCK12 are sequentially activated. do.

도 4는 리프레쉬 모드에서 DRAM 장치를 활성화하기 위한 종래의 리프레쉬 제어회로를 나타내는 블록도이다. 도 4를 참조하면, 리프레쉬 제어회로(100)는 리프레쉬 타이머(110), 및 리프레쉬 어드레스 발생회로(120)를 구비한다. 4 is a block diagram illustrating a conventional refresh control circuit for activating a DRAM device in a refresh mode. Referring to FIG. 4, the refresh control circuit 100 includes a refresh timer 110 and a refresh address generation circuit 120.

도 4의 리프레쉬 제어회로는 다음과 같이 동작한다.The refresh control circuit of Fig. 4 operates as follows.

리프레쉬 타이머(110)는 리프레쉬 마스터 신호(PRCNT)에 응답하여 제어신호들(CNT0 ~CNTn)을 발생시킨다. 리프레쉬 어드레스 발생회로(120)는 제어신호들(CNT0 ~ CNTn)을 디코드하고, 리프레쉬 어드레스를 발생시킨다. 리프레쉬 타이머(110)에 의해 발생된 제어신호들(CNT0 ~CNTn)은 순서대로 디코딩되어 리프레쉬 어드레스로서 출력된다. The refresh timer 110 generates the control signals CNT0 to CNTn in response to the refresh master signal PRCNT. The refresh address generation circuit 120 decodes the control signals CNT0 to CNTn and generates a refresh address. The control signals CNT0 to CNTn generated by the refresh timer 110 are decoded in order and output as a refresh address.

폴디드 비트라인 구조를 갖는 DRAM 장치는 하나의 메모리 셀 블록에 비트라인쌍이 모두 존재하므로, 센싱 동작시 스위칭에 의한 노이즈가 상쇄되지만, 오픈 비트라인 구조를 갖는 DRAM 장치는 비트라인과 비트라인바가 센스 앰프를 중심으로 서로 반대쪽에 배치되어 있기 때문에 센싱 동작시 스위칭에 의한 노이즈가 크게 나타난다.  Since a DRAM device having a folded bit line structure has all pairs of bit lines in one memory cell block, noise due to switching is canceled during the sensing operation. However, a DRAM device having an open bit line structure has a sense of bit lines and bit line bars. Since the amplifiers are arranged on opposite sides of each other, the noise caused by switching during the sensing operation is large.

오픈 비트라인 구조를 갖는 반도체 메모리 장치는 리프레쉬 모드에서 센싱 동작시 발생되는 노이즈에 의해 동작 특성이 크게 영향을 받을 수 있다. 따라서, 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서 리프레쉬 모드에서 비트라인들을 활성화 할 때 발생하는 노이즈를 줄일 필요가 있다.In a semiconductor memory device having an open bit line structure, an operation characteristic may be greatly affected by noise generated during a sensing operation in a refresh mode. Therefore, in a semiconductor memory device having an open bit line structure, it is necessary to reduce noise generated when activating bit lines in a refresh mode.

본 발명의 목적은 리프레쉬 모드에서 워드라인을 활성화시킬 때 노이즈의 발생을 줄일 수 있는 반도체 메모리 장치의 리프레쉬 제어회로를 제공하는 것이다.It is an object of the present invention to provide a refresh control circuit of a semiconductor memory device that can reduce the generation of noise when activating a word line in a refresh mode.

본 발명의 다른 목적은 리프레쉬 모드에서 워드라인을 활성화시킬 때 노이즈의 발생을 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device capable of reducing the generation of noise when activating a word line in a refresh mode.

본 발명의 또 다른 목적은 리프레쉬 모드에서 워드라인을 활성화시킬 때 노이즈의 발생을 줄일 수 있는 반도체 메모리 장치의 리프레쉬 제어방법을 제공하는 것이다.It is still another object of the present invention to provide a refresh control method of a semiconductor memory device which can reduce generation of noise when activating a word line in a refresh mode.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 리프레쉬 제어회로는 리프레쉬 타이머, 리프레쉬 선택회로, 및 리프레쉬 어드레스 발생회로를 구비한다.In order to achieve the above object, a refresh control circuit of a semiconductor memory device according to one embodiment of the present invention includes a refresh timer, a refresh selection circuit, and a refresh address generation circuit.

리프레쉬 타이머는 리프레쉬 제어신호에 응답하여 순차적으로 인에이블되는 복수의 제어신호들을 발생시킨다. 리프레쉬 선택회로는 리프레쉬 선택신호에 응답하여 상기 복수의 제어신호들을 재순서화(reordering)하여 출력한다. 리프레쉬 어드레스 발생회로는 상기 재순서화된 복수의 제어신호들을 디코딩하여 리프레쉬 어드레스를 발생시킨다. The refresh timer generates a plurality of control signals that are sequentially enabled in response to the refresh control signal. The refresh selection circuit reorders and outputs the plurality of control signals in response to the refresh selection signal. The refresh address generation circuit decodes the plurality of reordered control signals to generate a refresh address.

본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 리프레쉬 제어회로 및 복수의 메모리 블록들을 구비한다.A semiconductor memory device according to one embodiment of the present invention includes a refresh control circuit and a plurality of memory blocks.

리프레쉬 제어회로는 리프레쉬 제어신호에 응답하여 순차적으로 인에이블되는 복수의 제어신호들을 발생시킨다. 리프레쉬 선택회로는 리프레쉬 선택신호에 응답하여 상기 복수의 제어신호들을 재순서화하여 출력한다. 리프레쉬 어드레스 발생회로는 상기 재순서화된 복수의 제어신호들을 디코딩하여 리프레쉬 어드레스를 발생시킨다. 복수의 메모리 블록들은 상기 리프레쉬 어드레스에 응답하여 활성화된다.The refresh control circuit generates a plurality of control signals that are sequentially enabled in response to the refresh control signal. The refresh selection circuit reorders and outputs the plurality of control signals in response to the refresh selection signal. The refresh address generation circuit decodes the plurality of reordered control signals to generate a refresh address. A plurality of memory blocks are activated in response to the refresh address.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 5는 복수의 메모리 블록들을 구비한 본 발명에 따른 DRAM 장치에서 워드라인 활성화 진행 방향을 나타내는 도면이다. 도 5에는 12 개의 블록들(BLOCK1 ~ BLOCK12)로 구성된 DRAM 장치가 예로 도시되어 있다. 도 5의 DRAM 장치는 도 3에 도시된 종래의 DRAM 장치와는 달리, 메모리 블록들(BLOCK1 ~ BLOCK12) 내에 있는 워드라인들이 배치된 순서대로 활성화되지 않는다. 도 5를 참조하면, 메모리 블록들(BLOCK1 ~ BLOCK12)의 제 1 메모리 블록(BLOCK1), 제 7 메모리 블록(BLOCK7), 제 4 메모리 블록(BLOCK4), 및 제 10 메모리 블록(BLOCK10)의 순서(S1 ~ S4)로 활성화 된다.5 is a diagram illustrating a word line activation progression direction in a DRAM device having a plurality of memory blocks according to the present invention. In FIG. 5, a DRAM device including twelve blocks BLOCK1 to BLOCK12 is shown as an example. Unlike the conventional DRAM device of FIG. 3, the DRAM device of FIG. 5 is not activated in the order in which the word lines in the memory blocks BLOCK1 to BLOCK12 are arranged. Referring to FIG. 5, the order of the first memory block BLOCK1, the seventh memory block BLOCK7, the fourth memory block BLOCK4, and the tenth memory block BLOCK10 of the memory blocks BLOCK1 to BLOCK12 ( S1 ~ S4) is activated.

도 6은 리프레쉬 모드에서 DRAM 장치를 활성화하기 위한 본 발명에 따른 리프레쉬 제어회로의 하나의 예를 나타내는 블록도이다. 6 is a block diagram illustrating an example of a refresh control circuit according to the present invention for activating a DRAM device in a refresh mode.

도 6을 참조하면, 리프레쉬 제어회로(200)는 리프레쉬 타이머(210), 리프레쉬 선택회로(220), 및 리프레쉬 어드레스 발생회로(230)를 구비한다.Referring to FIG. 6, the refresh control circuit 200 includes a refresh timer 210, a refresh selection circuit 220, and a refresh address generation circuit 230.

리프레쉬 타이머(210)는 리프레쉬 제어신호(PRCNT)에 응답하여 순차적으로 인에이블되는 복수의 제어신호들(CNT0 ~ CNTn)을 발생시킨다. The refresh timer 210 generates a plurality of control signals CNT0 to CNTn which are sequentially enabled in response to the refresh control signal PRCNT.

리프레쉬 선택회로(220)는 리프레쉬 선택신호(RFS)에 응답하여 복수의 제어신호들(CNT0 ~ CNTn)을 재순서화(reordering)하여 출력한다.The refresh selection circuit 220 reorders and outputs the plurality of control signals CNT0 to CNTn in response to the refresh selection signal RFS.

리프레쉬 어드레스 발생회로(230)는 재순서화된 복수의 제어신호들(SA0 ~ SAn)을 디코딩하여 리프레쉬 어드레스(REFADD)를 발생시킨다.The refresh address generation circuit 230 generates a refresh address REFADD by decoding the plurality of reordered control signals SA0 to SAn.

이하, 도 6에 도시된 리프레쉬 제어회로(200)의 동작을 설명한다.Hereinafter, the operation of the refresh control circuit 200 shown in FIG. 6 will be described.

상기와 같이, 오픈 비트라인 구조를 갖는 DRAM 장치는 노이즈가 발생하기 쉬우며, 특히, 리프레쉬 모드에서 메모리 블록들을 순차적으로 활성화하면 노이즈 문제가 심각하여 DRAM 장치가 오동작할 수 있다.As described above, a DRAM device having an open bit line structure is susceptible to noise. In particular, when the memory blocks are sequentially activated in the refresh mode, the DRAM device may malfunction due to a serious noise problem.

도 6의 리프레쉬 제어회로(200)는 DRAM 장치를 구성하는 메모리 블록들을 집적회로 내에 배치된 순서로 활성화시키는 것이 아니라 리프레쉬 선택신호(RFS)에 응답하여 메모리 블록들을 선택적으로 활성화시킨다.The refresh control circuit 200 of FIG. 6 selectively activates the memory blocks in response to the refresh select signal RFS, rather than activating the memory blocks constituting the DRAM device in the order in which they are arranged in the integrated circuit.

리프레쉬 타이머(210)에 의해 발생된 복수의 제어신호들(CNT0 ~ CNTn)은 리프레쉬 선택회로(220)에 의해 재순서화(reordering)된다. 리프레쉬 선택신호(RFS) 는 DRAM 장치의 내부에서 발생되는 모드 레지스터 세트(Mode Register Set) 신호를 이용하여 발생되는 신호일 수 있다. The plurality of control signals CNT0 to CNTn generated by the refresh timer 210 are reordered by the refresh selection circuit 220. The refresh selection signal RFS may be a signal generated by using a mode register set signal generated inside the DRAM device.

리프레쉬 선택신호(RFS)가 제 1 로직 상태(예를 들면 0)를 가지면 워드라인 배치 순서로 리프레쉬 카운트를 진행하고, 리프레쉬 선택신호(RFS)가 제 2 로직 상태(예를 들면 1)를 가지면 블록 배치 순서로 리프레쉬 카운트를 진행하고, 리프레쉬 선택신호(RFS)가 제 3 로직 상태(예를 들면 2)를 가지면 블록 배치 순서에 무관하게 리프레쉬 카운트를 진행한다. If the refresh select signal (RFS) has a first logic state (for example, 0), the refresh count proceeds in the order of word line arrangement, and if the refresh select signal (RFS) has a second logic state (for example, 1), the block The refresh count is performed in the arrangement order, and when the refresh selection signal RFS has a third logic state (for example, 2), the refresh count is performed regardless of the block arrangement order.

리프레쉬 선택회로(220)는 멀티플렉서를 사용하여 구현할 수 있다.The refresh selection circuit 220 may be implemented using a multiplexer.

리프레쉬 어드레스 발생회로(230)는 프리 디코더를 포함할 수 있으며, 재순서화된 복수의 제어신호들(SA0 ~ SAn)을 디코딩하여 리프레쉬 어드레스(REFADD)를 발생시킨다.The refresh address generation circuit 230 may include a predecoder, and decode the plurality of reordered control signals SA0 to SAn to generate the refresh address REFADD.

도 7은 도 6의 리프레쉬 제어회로에 포함되어 있는 리프레쉬 타이머(210)의 하나의 예를 나타내는 블록도이다. 도 7을 참조하면, 리프레쉬 타이머(210)는 카운터들(211 ~ 216)로 구성되어 있고, 리프레쉬 마스터 신호(PRCNT)를 수신하고 복수의 제어신호들(CNT0 ~ CNTn)을 발생시킨다. 복수의 제어신호들(CNT0 ~ CNTn) 중 일부(CNT0 ~ CNTi)는 워드라인 선택신호를 구성하고, 일부(CNT(i+1) ~ CNTn)는 블록 선택신호를 구성한다.FIG. 7 is a block diagram illustrating an example of the refresh timer 210 included in the refresh control circuit of FIG. 6. Referring to FIG. 7, the refresh timer 210 includes counters 211 to 216. The refresh timer 210 receives the refresh master signal PRCNT and generates a plurality of control signals CNT0 to CNTn. Some of the control signals CNT0 to CNTn (CNT0 to CNTi) constitute a word line selection signal, and some (CNT (i + 1) to CNTn) constitute a block selection signal.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 제어회로를 구비하여 메모리 블록들을 순차적으로 활성화시키지 않고 리프레쉬 선택신호에 응답하여 임의의 순서로 활성화시킴으로써 리프레쉬 모드에서 워드라인을 활성화시킬 때 노이즈의 발생을 줄일 수 있다. 따라서, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 순서를 변경할 수 있으므로 제조 수율을 향상시킬 수 있다. As described above, the semiconductor memory device according to the present invention includes a refresh control circuit to activate the word lines in the refresh mode by activating them in a random order in response to the refresh selection signal without sequentially activating the memory blocks. It can reduce the occurrence. Therefore, the semiconductor memory device according to the present invention can change the refresh order, thereby improving the manufacturing yield.

Claims (9)

리프레쉬 제어신호에 응답하여 순차적으로 인에이블되는 복수의 제어신호들을 발생시키는 리프레쉬 타이머;A refresh timer for generating a plurality of control signals that are sequentially enabled in response to the refresh control signal; 리프레쉬 선택신호에 응답하여 상기 복수의 제어신호들을 재순서화(reordering)하여 출력하는 리프레쉬 선택회로; 및A refresh selection circuit for reordering and outputting the plurality of control signals in response to a refresh selection signal; And 상기 재순서화된 복수의 제어신호들을 디코딩하여 리프레쉬 어드레스를 발생시키는 리프레쉬 어드레스 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.And a refresh address generating circuit for decoding the plurality of reordered control signals to generate a refresh address. 제 1 항에 있어서, The method of claim 1, 상기 복수의 제어신호들 중 일부는 워드라인 선택신호를 구성하고, 일부는 블록 선택신호를 구성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.And some of the plurality of control signals constitute a word line selection signal and some of the control signals constitute a block selection signal. 제 1 항에 있어서, 상기 리프레쉬 타이머는The method of claim 1, wherein the refresh timer 캐스케이드 연결된 복수의 카운터로 구성되어 있고, 상기 복수의 카운터 각각의 출력은 상기 복수의 제어신호를 구성하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.A refresh control circuit of a semiconductor memory device, comprising: a plurality of cascaded counters, the output of each of the plurality of counters constituting the plurality of control signals. 제 1 항에 있어서, 상기 리프레쉬 선택신호는The method of claim 1, wherein the refresh selection signal is 모드 레지스터 셋 신호인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.A refresh control circuit for a semiconductor memory device, characterized in that it is a mode register set signal. 제 1 항에 있어서, 상기 리프레쉬 선택회로는The method of claim 1, wherein the refresh selection circuit 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.A refresh control circuit for a semiconductor memory device comprising a multiplexer. 제 1 항에 있어서, The method of claim 1, 상기 리프레쉬 선택신호가 제 1 로직 상태를 가지면 워드라인 배치 순서로 리프레쉬 카운트를 진행하고, 상기 리프레쉬 선택신호가 제 2 로직 상태를 가지면 메모리 블록 배치 순서로 리프레쉬 카운트를 진행하고, 상기 리프레쉬 선택신호가 제 3 로직 상태를 가지면 메모리 블록 배치 순서에 무관하게 리프레쉬 카운트를 진행하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.If the refresh selection signal has the first logic state, the refresh count is performed in the order of word line arrangement; if the refresh selection signal has the second logic state, the refresh count is performed in the memory block arrangement order, and the refresh selection signal is the first logic state. The refresh control circuit of a semiconductor memory device, characterized in that, if the logic state has three logic states, the refresh count is performed irrespective of the arrangement order of the memory blocks. 제 1 항에 있어서, 상기 리프레쉬 어드레스 발생회로는The refresh address generating circuit of claim 1, wherein 프리 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로.A refresh control circuit of a semiconductor memory device comprising a predecoder. 리프레쉬 제어신호에 응답하여 순차적으로 인에이블되는 복수의 제어신호들 을 발생시키는 리프레쉬 타이머;A refresh timer for generating a plurality of control signals that are sequentially enabled in response to the refresh control signal; 리프레쉬 선택신호에 응답하여 상기 복수의 제어신호들을 재순서화(reordering)하여 출력하는 리프레쉬 선택회로; 및A refresh selection circuit for reordering and outputting the plurality of control signals in response to a refresh selection signal; And 상기 재순서화된 복수의 제어신호들을 디코딩하여 리프레쉬 어드레스를 발생시키는 리프레쉬 어드레스 발생회로를 구비한 리프레쉬 제어회로; 및A refresh control circuit having a refresh address generating circuit for decoding the plurality of reordered control signals to generate a refresh address; And 상기 리프레쉬 어드레스에 응답하여 활성화되는 복수의 메모리 블록들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of memory blocks that are activated in response to the refresh address. 리프레쉬 제어신호에 응답하여 순차적으로 인에이블되는 복수의 제어신호들을 발생시키는 단계;Generating a plurality of control signals that are sequentially enabled in response to the refresh control signal; 리프레쉬 선택신호에 응답하여 상기 복수의 제어신호들을 재순서화하여 출력하는 단계; 및Resequencing and outputting the plurality of control signals in response to a refresh selection signal; And 상기 재순서화된 복수의 제어신호들을 디코딩하여 리프레쉬 어드레스를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어방법.And decoding a plurality of reordered control signals to generate a refresh address.
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