KR20070024093A

KR20070024093A - Current mirror and current error compensating method for the same

Info

Publication number: KR20070024093A
Application number: KR1020050078641A
Authority: KR
Inventors: 이균렬
Original assignee: 엘지전자 주식회사
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-02

Abstract

A current mirror and a current error compensating method thereof are provided to obtain a stability of a circuit operation when being applied to a device adopting a current driving method such as an OLED(Organic Light Emitting Diode). In a current mirror, a first transistor(PM1) and a second transistor(PM2) are provided. One side of a main current path of the first transistor(PM1) is connected with a signal input terminal thereof. A signal input terminal of the second transistor is connected with the signal input terminal of the first transistor(PM1). A current on the main current path of the first transistor(PM1) is mirrored to the main current path of the second transistor(PM2). One side of a capacitor(C1) is connected to an end of the main current path of the first transistor(PM1). A first switching element is connected to the other side of the capacitor(C1) and an end of the main current path of the second transistor(PM2). A second switching element is connected to both sides of the capacitor(C1). And, a charging/discharging time of the capacitor(C1) is controlled by turning on/off the first and second switching elements alternately.

Description

Current Mirror and Current Error Compensating Method for the same}

도 1은 일반적인 전류 미러의 회로도이다.1 is a circuit diagram of a general current mirror.

도 2는 본 발명에 따른 전류 미러의 개념을 설명하기 위한 회로도이다.2 is a circuit diagram illustrating the concept of a current mirror according to the present invention.

도 3은 도 2에 도시된 전류 미러의 동작을 설명하기 위한 파형도이다.FIG. 3 is a waveform diagram illustrating the operation of the current mirror shown in FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

M1,M2: 피모스 PM1~PM4: 피모스M1, M2: Pymos PM1-PM4: Pymos

C1: 커패시터 IVT: 인버터C1: Capacitor IVT: Inverter

CG: 전류원CG: current source

본 발명은 전류 미러 및 그 전류 오차 보정 방법에 관한 것으로, 특히 채널 길이 모듈레이션 현상에 의해 발생하는 두 트랜지스터간의 전류 오차를 보정하기 위하여 두 트랜지스터간의 전류 경로 끝 지점 양단에 커패시터를 적용하여 충방전함으로써, 두 트랜지스터의 전류 오차를 보정할 수 있는 전류 미러 및 그 전류 오 차 보정 방법에 관한 것이다.The present invention relates to a current mirror and a method for compensating the current error thereof, in particular, by applying a capacitor across the end points of the current path between the two transistors in order to correct the current error between the two transistors caused by the channel length modulation phenomenon, The present invention relates to a current mirror capable of compensating the current error of two transistors and a method of correcting the current error thereof.

일반적으로 전류 미러는 차동 증폭기, 비교기 등 다양한 적용이 가능한 기본 회로에 해당한다. 이러한 전류 미러는 각 MOS의 제조 공정상의 편차가 이상적으로 없다고 하더라도 채널 길이 모듈레이션(channel length modulation)으로 인하여 두 드레인과 소오스 사이의 전압이 두 트랜지스터 간에 다른 값을 가지게 됨으로써, 실제 흐르게 되는 각 트랜지스터의 전류는 달라지는 문제점이 있었다.In general, current mirrors are the basic circuits for various applications such as differential amplifiers and comparators. Such a current mirror has a voltage between two drains and a source having a different value between two transistors due to channel length modulation even though there is no deviation in the manufacturing process of each MOS, so that the current of each transistor actually flowing. There was a problem that changed.

도 1은 일반적인 전류 미러 회로를 도시한 것으로, 접지된 전류원(C)과, 전류원과 소오스가 연결되고 게이트 및 소오스가 접속된 제1피모스(M1)과, 제1피모스(M1)와 게이트가 공통 접속된 제2피모스(M2)로 구성된다. 이때, 도면 부호 A는 전류 미러를 적용하는 회로 블록을 나타낸 것이다.FIG. 1 illustrates a general current mirror circuit, and includes a grounded current source C, a first PMOS M1 connected to a current source and a source, a gate and a source connected thereto, and a first PMOS M1 and a gate. Is composed of a second PMOS M2 connected in common. At this time, reference numeral A denotes a circuit block to which a current mirror is applied.

도 1에 도시된 전류 미러에 있어서, 제1피모스(M1)의 드레인과 소오스간의 전압은 게이트와 소오스가 접속된 상태이므로 그 게이트와 드레인간의 전압과 동일하다. 반면에, 제2피모스(M2)의 드레인과 소오스간의 전압은 드레인-소스간의 전압이 변하면 드레인 영역 근처에서의 공핍층의 폭이 변하고 따라서 채널 길이에 변화가 생기는 즉, 채널 길이 모듈레이션 현상에 의해 제1피모스(M1)의 드레인과 소오스간 전압과 달라지게 된다. 그러므로, 제1피모스(M1)과 제2피모스(M2)에 흐르는 전류는 서로 상이하게 되는 문제점이 있었다. In the current mirror shown in FIG. 1, the voltage between the drain and the source of the first PMOS M1 is equal to the voltage between the gate and the drain since the gate and the source are connected. On the other hand, the voltage between the drain and the source of the second PMOS M2 changes in the width of the depletion layer near the drain region when the voltage between the drain and the source changes, that is, by the channel length modulation phenomenon. The voltage between the drain and the source of the first PMOS M1 is different. Therefore, there is a problem that the currents flowing through the first PMOS M1 and the second PMOS M2 are different from each other.

일반적인 트랜지스터에 흐르는 전류는 다음 수학식 1과 같다.The current flowing through the general transistor is shown in Equation 1 below.

이때, 트랜지스터에 대하여 각각

는 n채널 혹은 p채널의 이동도를,

는 커패시터의 용량을,

는 폭,

은 길이,

는 게이트-소스간 전압,

은 문턱 전압,

는 채널 길이 모듈레이션에 계수를 각각 나타낸 것이다.At this time, each of the transistors

Is the mobility of n or p channels,

The capacitance of the capacitor,

Width,

Silver length,

Is the gate-to-source voltage,

Silver threshold voltage,

Are the coefficients in channel length modulation, respectively.

상기 수학식 1에 따르면, 제1피모스(M1)의 드레인-소오스간의 전압은 제1피모스(M1)의 게이트-소오스간의 전압 값과 같은 반면에, 제2피모스(M2)의 드레인과 소오스간의 전압은 채널 길이 모듈레이션 현상에 의하여 제2피모스(M2)의 드레인과 소오스간의 전압 값이 달라지게 된다. 따라서, 상기 수학식 1에 나타난 바와 같이, 트랜지스터의 Vds가 달라짐으로써, 트랜지스터에 흐르는 전류(I) 또한 달라지게 된다. 따라서, 이러한 전류 미러를 적용한 회로 설계시, 불안정한 동작의 원인이 되기도 한다. 특히, 유기 전계 발광 디스플레이와 같이 전류에 의한 데이터 구동이 이루어지는 경우에는 이러한 전류 오차는 전혀 다른 데이터를 구동하므로 심각한 동작 오류를 발생하는 원인이 된다.According to Equation 1, the voltage between the drain and the source of the first PMOS M1 is equal to the voltage value between the gate and the source of the first PMOS M1, whereas the voltage between the drain and the second PMOS M2 is equal to the voltage value between the gate and the source of the first PMOS M1. The voltage between the sources varies in voltage between the drain and the source of the second PMOS M2 due to channel length modulation. Therefore, as shown in Equation 1, the Vds of the transistor is changed, so that the current I flowing through the transistor is also changed. Therefore, when designing a circuit employing such a current mirror, it may cause unstable operation. In particular, in the case of driving data by current such as an organic electroluminescent display, this current error drives a completely different data, which causes a serious operation error.

상술한 종래의 문제점을 해소하기 위한 본 발명의 목적은 채널 길이 모듈레이션 현상에 의해 발생하는 전류 미러의 전류 오차를 양 전류 경로상의 전압차를 이용하여 전하를 충전하고 이를 방전함으로써, 전류 오차를 보정할 수 있는 전류 미러 및 그 전류 오차 보정 방법을 제공하는 데 있다.An object of the present invention for solving the above-mentioned problems is to correct the current error by charging and discharging the current error of the current mirror generated by the channel length modulation phenomenon using the voltage difference on both current paths. It is to provide a current mirror and a method for correcting the current error thereof.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 전류 미러의 특징은 그 주전류 경로의 일측과 그 신호 입력 단자가 접속된 제1트랜지스터; 및 그 신호 입력 단자가 상기 제1트랜지스터의 신호 입력 단자와 연결되는 제2트랜지스터를 포함하며, 상기 제1트랜지스터의 주전류 경로상의 전류를 상기 제2트랜지스터의 주전류 경로상에 미러링하는 전류 미러에 있어서, 상기 제1트랜지스터의 주전류 경로 끝 지점에 그 일측이 연결되는 커패시터; 상기 커패시터의 타측과 상기 제2트랜지스터의 주전류 경로 끝 지점에 연결되는 제1스위칭 소자; 및 상기 커패시터의 양측에 연결되는 제2스위칭 소자를 포함하며, 상기 제1스위칭 소자 및 제2스위칭 소자를 교번적으로 턴온하여 상기 커패시터의 충방전 시간을 조절하는 데 있다.A feature of the current mirror according to the present invention for achieving the above object of the present invention is a first transistor connected to one side of the main current path and its signal input terminal; And a second transistor whose signal input terminal is connected to the signal input terminal of the first transistor, wherein the current transistor mirrors the current on the main current path of the first transistor on the main current path of the second transistor. A capacitor comprising: a capacitor having one side connected to an end point of a main current path of the first transistor; A first switching element connected to the other side of the capacitor and an end point of a main current path of the second transistor; And a second switching element connected to both sides of the capacitor, wherein the first switching element and the second switching element are alternately turned on to adjust the charge / discharge time of the capacitor.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 전류 미러의 전류 오차 보상 방법의 특징은 제1경로상의 전류를 제2경로상의 미러시키기 위한 전류 미러의 전류 오차 보정 방법에 있어서, 상기 제1경로 및 제2경로상의 전압 차를 이용하여 전하를 충전하는 제1단계; 상기 제1단계에서 충전된 전하를 방전시키는 제2단계; 및 상기 제1 및 제2단계의 충전 및 방전 시간을 조절하는 제3단계를 포함하 는 데 있다.A characteristic of the current error compensation method of the current mirror according to the present invention for achieving the above object of the present invention is the current error correction method of the current mirror for mirroring the current on the first path on the second path, the first Charging a charge using a voltage difference on the path and the second path; A second step of discharging the charge charged in the first step; And a third step of adjusting the charging and discharging times of the first and second steps.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 전류 미러의 개념을 설명하기 위한 구성 예시도로, 4개의 피모스(PM1~PM4), 전류원(CG), 그리고 인버터(IVT)로 구성된다.2 is an exemplary configuration diagram illustrating the concept of a current mirror according to the present invention, and includes four PMOSs PM1 to PM4, a current source CG, and an inverter IVT.

도 2에 도시된 전류 미러의 상세 구성을 살펴보면, 제1경로(I1)상에는 그 드레인이 제1단자(VD1)와 연결되고 그 게이트와 소오스가 접속되는 제1피모스(PM1)와, 제1피모스의 소오스와 접지 사이에 전류원(CG)이 연결된다. 제2경로(I2)상에는 그 드레인이 제2단자(VD2)와 연결되고 그 게이트가 제1피모스(PM1)의 게이트와 연결되는 제2피모스(PM2)가 연결된다. 또한, 전류 오차를 보상하기 위하여 제1피모스(PM1) 및 제2피모스(PM2)의 소오스 사이에는 커패스터(C1) 및 스위칭 소자로서의 제3피모스(PM3)이 직렬 연결되며, 커패스터(C1)의 양측단에는 충전된 전하의 방전을 위한 스위칭 소자로서의 제4피모스(PM4)가 연결된다. 이때, 인버터(IVT)는 스위칭 소자로서의 제3 및 제4피모스(PM3,PM4)의 스위칭 동작을 반대로 하기 위하여 스위칭 제어신호(SC)을 인버팅한다. 이때, 도면 부호 B는 전류 미러를 이용하는 회로 블록을 나타낸 것이다.Referring to the detailed configuration of the current mirror shown in FIG. 2, a first PMOS PM1 having a drain connected to the first terminal VD1 and a gate and a source connected to the first path I1, A current source CG is connected between the PMOS source and ground. A second PMOS PM2 having a drain connected to the second terminal VD2 and a gate thereof connected to the gate of the first PMOS PM1 is connected to the second path I2. In addition, the capacitor C1 and the third PMOS PM3 as the switching element are connected in series between the sources of the first PMOS PM1 and the second PMOS PM2 to compensate for the current error. The fourth PMOS PM4 serving as a switching element for discharging the charged charge is connected to both ends of the fastener C1. At this time, the inverter IVT inverts the switching control signal SC to reverse the switching operation of the third and fourth PMOSs PM3 and PM4 as switching elements. At this time, reference numeral B denotes a circuit block using a current mirror.

상기 구성에 따른 동작을 첨부된 도 3을 참조하여 상세히 살펴보면 다음과 같다.An operation according to the configuration will be described in detail with reference to FIG. 3.

도 3은 도 2에 도시된 전류 미러의 스위칭 동작을 설명하기 위한 파형도를 도시한 것이다.FIG. 3 is a waveform diagram illustrating the switching operation of the current mirror shown in FIG. 2.

먼저, 상술한 바와 같이, 반도체 제조 공정상에 편차가 이상적인 경우라 하더라도 채널 길이 모듈레이션 현상에 의해 두 트랜지스터의 전류 경로 양측의 전압은 서로 상이하게 나타나게 된다. 즉, 전류 미러의 본래의 기능으로서의 전류 미러 기능이 일정의 전류 오차를 가지게 된다. 그러므로, 전류 미러를 좀 더 정확한 회로 동작을 요구하는 실제 회로에 적용시, 이러한 전류 오차는 무시할 수 없는 제한 요인이 된다. First, as described above, even if the deviation is ideal in the semiconductor manufacturing process, the voltages on both sides of the current path of the two transistors are different from each other by the channel length modulation phenomenon. In other words, the current mirror function as an original function of the current mirror has a constant current error. Therefore, when applying a current mirror to an actual circuit that requires more accurate circuit operation, this current error becomes a limiting factor that cannot be ignored.

따라서, 본 발명은 두 트랜지스터(PM1, PM2)의 소오스간에 커패시터(C1)을 추가 구성하고 이 커패시터(C1)를 통해 양 전류 경로상(I1, I2)의 전압차를 해소함으로써 전류 경로상의 전류 오차를 보상하고 있다. Accordingly, the present invention further configures the capacitor C1 between the sources of the two transistors PM1 and PM2 and eliminates the voltage difference between the two current paths I1 and I2 through the capacitor C1, thereby eliminating the current error in the current path. To compensate.

그 동작을 구체적으로 살펴보면, 도 3에 도시된 바와 같이, 스위칭 제어신호(SC)는 TA 구간에서 로우레벨일 때, 제3피모스(PM3)의 게이트에는 로우레벨 신호가 그대로 인가되므로 도통되고, 반대로 제4피모스(PM4)의 게이트에는 인버터(IVT)에 의해 인버팅된 하이레벨 신호(S1)이 인가되므로 제4피모스(PM4)는 오프된다. 따라서, 커패시터(C1) 양단에는 양 전류 경로(I1,I2)상, 즉, 제1 및 제2피모스(PM1,PM2)의 소오스간 전압차가 걸리게 되므로 충전이 이루어진다. Specifically, as shown in FIG. 3, when the switching control signal SC is at the low level in the TA period, the low level signal is applied to the gate of the third PMOS PM3 as it is, On the contrary, since the high level signal S1 inverted by the inverter IVT is applied to the gate of the fourth PMOS PM4, the fourth PMOS PM4 is turned off. Therefore, since the voltage difference between the sources of the first and second PMOS PM1 and PM2 is applied to both current paths I1 and I2 across the capacitor C1, charging is performed.

또한, 스위칭 제어신호(SC)는 TB 구간에서 하이레벨일 때, 제3피모스(PM3)의 게이트에는 인버터(IVT)에 의해 로우레벨의 신호(S1)가 인가되므로 제3피모스(PM3)는 도통되고 반대로 제4피모스(PM4)의 게이트에는 그대로 하이레벨의 신호가 인가되므로 오프된다. 따라서, 커패시터(C1)에 충전된 전하는 순간적으로 방전이 된다. 이때, 방전은 짧은 시간만으로 가능하므로 방전 구간(TB)는 충전 구간(TA)보다 휠 씬 짧다.In addition, when the switching control signal SC is at the high level in the TB period, the low level signal S1 is applied to the gate of the third PMOS PM3 by the inverter IVT, so that the third PMOS PM3 is applied. Is turned on because the high level signal is applied to the gate of the fourth PMOS PM4 as it is. Therefore, the electric charge charged in the capacitor C1 is discharged instantaneously. At this time, since the discharge is possible only for a short time, the discharge section TB is much shorter than the charging section TA.

이와 같은 동작이 반복되므로서 두 트랜지스터의 전류 경로 양측간에 전압 차가 발생하더라도 순간적인 방전을 통해 해소된다. 따라서, 전류 경로(I1)상의 전류는 그대로 전류 경로(I2)상에 오차없이 그대로 미러링 된다. As this operation is repeated, even if a voltage difference occurs between the two current paths of the two transistors, it is eliminated through the instant discharge. Therefore, the current on the current path I1 is mirrored as it is without any error on the current path I2.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 특히, 상술한 설명에 있어서, 트랜지스터는 바이폴라 또는 전계 효과 트랜지스터의 P형 또는 N형트랜지스터로 변경 실시가 가능함과, 스위칭 소자 또는 다양한 변형 실시가 가능함은 본 발명의 기술 분야의 통산의 전문가라면 자명하다 할 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. In particular, in the above description, it is apparent that the transistor can be changed to a P-type or N-type transistor of a bipolar or field effect transistor, and that a switching element or various modifications can be implemented. something to do.

이상에서 살펴본 바와 같이, 본 발명에 따른 전류 미러 및 그 전류 오차 보상 방법은 양 전류 경로상에 커패시터 연결하고 이를 스위칭 제어를 통해 양 전류 경로상의 전압차를 이용하여 충방전 함으로써, 채널 길이 모듈레이션 현상에 의해 전류 미러에 내재된 전류 오차를 보정한다. 따라서, OLED와 같은 전류 구동 방식을 채용하는 장치에 적용시 회로 동작의 안정성을 확보할 수 있다는 효과가 있다.As described above, the current mirror and the current error compensation method according to the present invention is connected to a capacitor on both current paths and charged and discharged using the voltage difference on both current paths through switching control, thereby reducing the channel length modulation phenomenon. This corrects the current error inherent in the current mirror. Therefore, when applied to a device employing a current driving method such as OLED, there is an effect that can ensure the stability of the circuit operation.

Claims

A first transistor to which one side of the main current path and its signal input terminal are connected; And

In the current mirror, the signal input terminal comprises a second transistor connected to the signal input terminal of the first transistor, the current mirror for mirroring the current on the main current path of the first transistor on the main current path of the second transistor,

A capacitor having one side connected to an end point of a main current path of the first transistor;

A first switching element connected to the other side of the capacitor and an end point of a main current path of the second transistor; And

A second switching element connected to both sides of the capacitor,

And controlling the charge and discharge time of the capacitor by alternately turning on the first switching element and the second switching element.

In the current error correction method of the current mirror for mirroring the current on the first path,

A first step of charging a charge by using a voltage difference between the first path and the second path;

A second step of discharging the charge charged in the first step; And

And a third step of adjusting the charge and discharge times of the first and second steps.