KR20070023770A - Method of forming a nanocluster charge storage device - Google Patents
Method of forming a nanocluster charge storage device Download PDFInfo
- Publication number
- KR20070023770A KR20070023770A KR1020067027147A KR20067027147A KR20070023770A KR 20070023770 A KR20070023770 A KR 20070023770A KR 1020067027147 A KR1020067027147 A KR 1020067027147A KR 20067027147 A KR20067027147 A KR 20067027147A KR 20070023770 A KR20070023770 A KR 20070023770A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- gate
- material layer
- gate material
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 44
- 238000003860 storage Methods 0.000 title claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 80
- 239000002019 doping agent Substances 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 230000000873 masking effect Effects 0.000 claims description 20
- 239000006117 anti-reflective coating Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000002159 nanocrystal Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052746 lanthanum Inorganic materials 0.000 claims description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 239000004054 semiconductor nanocrystal Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 234
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 210000004027 cell Anatomy 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 210000000352 storage cell Anatomy 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- -1 N 2 O Chemical class 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000000443 aerosol Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000001338 self-assembly Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
나노클러스터들(24) 위에 놓이는 중간 2중 질화폴리실리콘 제어 전극 스택을 사용함으로써 복수의 메모리 셀 디바이스들이 형성된다. 스택은 제 1 형성된 질화폴리실리콘층(126) 및 제 2 형성된 폴리실리콘 함유층(28)을 포함한다. 제 2 형성된 폴리실리콘 함유층은 복수의 메모리 셀들을 가진 영역들로부터 제거된다. 일 형태에서 제 2 형성된 폴리실리콘 함유층은 또한 제거되는 질화부분을 가지며, 그럼으로써 메모리 셀 디바이스들에 제 1 형성된 질화폴리실리콘층을 남겨 놓는다. 또 다른 형태에서 제 2 형성된 폴리실리콘 함유층은 질화물을 함유하지 않으며 제 1 형성된 질화폴리실리콘층의 질화부분 또한 제거된다. 후자 형태에서 잔류 폴리실리콘층(28) 상에 후속의 질화물층이 형성된다. 디바이스의 상측부분은 산화로부터 보호된다. 메모리 셀 디바이스들에 주변의 디바이스들의 게이트 전극들도 제 2 형성된 폴리실리콘 함유층을 사용한다.Multiple memory cell devices are formed by using an intermediate double polysilicon nitride control electrode stack overlying nanoclusters 24. The stack includes a first formed polysilicon nitride layer 126 and a second formed polysilicon containing layer 28. The second formed polysilicon containing layer is removed from the regions with the plurality of memory cells. In one form, the second formed polysilicon containing layer also has a nitride portion removed, thereby leaving the first formed polysilicon nitride layer in the memory cell devices. In another form, the second formed polysilicon containing layer does not contain nitride and the nitrided portion of the first formed polysilicon layer is also removed. In the latter form, a subsequent nitride layer is formed on the residual polysilicon layer 28. The upper part of the device is protected from oxidation. Gate electrodes of peripheral devices in memory cell devices also use a second formed polysilicon containing layer.
나노클러스터, 폴리실리콘, 질화물층, 메모리 셀 Nanoclusters, Polysilicon, Nitride Layers, Memory Cells
Description
본 발명은 반도체 디바이스들에 관한 것으로, 특히 나노클러스터들을 구비한 디바이스들에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to devices with nanoclusters.
메모리들(예를 들면, 비휘발성 메모리들)과 같은 어떤 디바이스들은 트랜지스터의 전하 저장위치에 전하를 저장하기 위해 나노클러스터들(예를 들면, 실리콘, 알루미늄, 금, 혹은 게르마늄)이라고 하는 이산 전하 저장소자들을 이용한다. 어떤 예들에서, 나노클러스터들은 2개의 유전층들로서 하부 유전층과 제어 유전층 사이에 놓여진다. 이러한 트랜지스터들의 예들은 박막 트랜지스터들을 포함한다. 통상적으로 메모리는 이러한 트랜지스터들의 어레이를 포함한다. 나노클러스터 유형들의 예들은 실리콘 나노결정들, 게르마늄 나노결정들 및 이들의 합금들과 같은 도핑 및 비도핑된 반도체 클러스터들을 포함한다. 나노클러스터 유형들의 다른 예들은 금속 나노클러스터들(예를 들면, 금 나노클러스터들 및 알루미늄 나노클러스터들) 및 금속 합금 나노클러스터들과 같은 다양한 도전성 구조물들을 포함한다. 어떤 예들에서, 나노클러스터들은 10-100 옹스트롬 크기이다.Some devices, such as memories (e.g., nonvolatile memories), store discrete charges called nanoclusters (e.g., silicon, aluminum, gold, or germanium) to store charge in the transistor's charge storage location. Use devices. In some examples, nanoclusters are placed between two lower dielectric layers and a control dielectric layer. Examples of such transistors include thin film transistors. Typically the memory contains an array of such transistors. Examples of nanocluster types include doped and undoped semiconductor clusters such as silicon nanocrystals, germanium nanocrystals and alloys thereof. Other examples of nanocluster types include various conductive structures such as metal nanoclusters (eg, gold nanoclusters and aluminum nanoclusters) and metal alloy nanoclusters. In some instances, nanoclusters are 10-100 angstroms in size.
나노클러스터들을 구비한 전하 저장 트랜지스터들을 갖는 어떤 메모리들은 전하 저장 트랜지스터들의 전하 저장 위치들을 충전 및 방전하는데 사용되는 회로 내 고전압 트랜지스터들을 또한 포함하는 집적회로들 상에 구현된다. 전하 저장 위치들을 충전 혹은 방전시키는 것은 하나 이상의 비트들의 정보를 저장하는데 사용되며, 프로그래밍 혹은 소거라고 지칭될 수 있다. 이들 고전압 트랜지스터들은 통상적으로 비교적 두꺼운 게이트 산화물를 포함한다. 이 게이트 산화물는 심한 산화조건들 하에서 형성될 수 있다. 이 산화 분위기는 전하 저장 트랜지스터들의 제어 유전체를 침투할 수 있어 바람직하지 못하게 나노결정들을 산화시키고 바람직하지 못하게 하부 유전체 두께를 증가시킨다. 따라서, 나노클러스터들을 가진 디바이스를 제작하는 개선된 방법이 바람직하다.Some memories with charge storage transistors with nanoclusters are implemented on integrated circuits that also include high voltage transistors in circuits used to charge and discharge the charge storage locations of the charge storage transistors. Charging or discharging the charge storage locations is used to store one or more bits of information and may be referred to as programming or erasing. These high voltage transistors typically comprise a relatively thick gate oxide. This gate oxide can be formed under severe oxidation conditions. This oxidizing atmosphere can penetrate the control dielectric of the charge storage transistors, undesirably oxidizing nanocrystals and undesirably increasing the underlying dielectric thickness. Thus, an improved method of manufacturing a device with nanoclusters is desirable.
본 발명은 첨부한 도면을 참조하여 이해될 수 있고 이의 다수의 목적들, 특징들 및 잇점들은 당업자들에게 명백하게 될 수 있다.The present invention can be understood with reference to the accompanying drawings, and numerous objects, features, and advantages thereof will be apparent to those skilled in the art.
서로 다른 도면들에서의 동일 참조부호의 사용은 유사 혹은 동일 구성요소를 지칭한다. 당업자들은 도면들의 구성요소들이 단순성과 명료성을 위해 도시되었고 축척에 맞게 도시된 것은 아님을 알 것이다. 예를 들면, 도면들에서 일부 구성요소들의 크기들은 본 발명의 실시예들의 이행을 돕기 위해서 다른 구성요소들에 비해 과장되어 있을 수 있다.The use of the same reference numerals in different drawings refers to similar or identical components. Those skilled in the art will appreciate that the components of the figures are shown for simplicity and clarity and are not to scale. For example, the dimensions of some components in the figures may be exaggerated relative to other components to help the implementation of the embodiments of the present invention.
다음은 본 발명의 적어도 일 예의 상세한 설명을 제공하기 위한 것으로 본 발명 자체를 한정하려는 것은 아니다. 그보다는, 임의의 다수의 변형예들은 이 설명 다음의 청구항들에 적합하게 정의된 본 발명의 범위 내이다.The following is intended to provide a detailed description of at least one example of the invention and is not intended to limit the invention itself. Rather, any number of variations are within the scope of the invention as appropriately defined in the claims following this description.
도면의 도 1-16은 본 발명의 제 1 실시예에 따라 집적회로의 제조의 여러 단계들에서의 반도체 디바이스의 일련의 부분 측면도들이다.1-16 of the figures are a series of partial side views of a semiconductor device at various stages of fabrication of an integrated circuit according to the first embodiment of the present invention.
도면의 도 1-10 및 16-23은 본 발명의 제 2 실시예에 따라 집적회로의 제조의 여러 단계들에서의 반도체 디바이스의 일련의 부분 측면도들이다.1-10 and 16-23 of the figures are a series of partial side views of a semiconductor device at various stages of fabrication of an integrated circuit in accordance with a second embodiment of the present invention.
도 1-16은 본 발명의 제 1 실시예에 따른 나노클러스터들을 포함하는 메모리의 제조에서 단계들 동안에 반도체 웨이퍼의 부분 측면도를 도시한 것이다. 후술하는 바와 같이, 본 개시된 실시예는 제 1 형성된 질화-폴리실리콘 구조물 및 제 2 형성된 질화-폴리실리콘 구조물을 포함하는 중간 2중 질화-폴리실리콘 제어 전극 스택을 이용한다. 제 2 형성된 질화-폴리실리콘 구조물은 주변 디바이스 제어 전극이 패터닝될 때 제거되어, 메모리 셀 디바이스들용의 제 1 형성된 질화-폴리실리콘 제어 전극 구조물을 남긴다. 이러한 기술은 나노클러스터 산화물층의 상측부분을 보호하게 하며, 그럼으로써 이러한 산화물층의 두께와 질을 보존한다.1-16 illustrate partial side views of a semiconductor wafer during steps in the manufacture of a memory including nanoclusters in accordance with a first embodiment of the present invention. As described below, the presently disclosed embodiment utilizes an intermediate double nitride-polysilicon control electrode stack comprising a first formed nitride-polysilicon structure and a second formed nitride-polysilicon structure. The second formed nitride-polysilicon structure is removed when the peripheral device control electrode is patterned, leaving the first formed nitride-polysilicon control electrode structure for memory cell devices. This technique protects the upper portion of the nanocluster oxide layer, thereby preserving the thickness and quality of this oxide layer.
도 1은 반도체 디바이스(10)를 도시한 것이다. 반도체 디바이스(10)는 집적회로 다이이다. 반도체 디바이스(10)는 현재 도시된 제조단계에서의 전체 웨이퍼의 일부인 기판(12)을 포함한다. 또한, 반도체 디바이스(10)는 반도체 디바이스(10)의 기능회로의 일부를 형성하는 각종 도펀트 웰들(14, 18, 20)을 포함한다. 또한, 기판은 서로 다른 디바이스들을 분리하고 여기 논의되는 웰들을 측방향으로 분리하기 위해서 다양한 미리 형성된 얕은 트렌치 분리 구조들(도시생략)을 포함한다. 또한, 반도체 디바이스(10)는 하부 산화물층(22)을 포함한다.1 illustrates a
도펀트 웰들(14, 18, 20)은 각종의 형태를 취할 수 있다. 비휘발성 메모리(NVM) 웰(18)은 비휘발성 메모리 어레이의 저장 셀 회로의 일부를 형성한다. 예시된 실시예에서, NVM 웰(18)은 저장 셀 어레이가 놓여질 p-웰이다. 여기 논의되는 실시예들에서, 어떤 맥락에서 주변 디바이스들이 고전압(HV) 디바이스들(예를 들면, 셀 전하/방전 디바이스들)만을 포함할지라도, 주변 디바이스들은 NVM 저장 셀 어레이 밖에 각종 디바이스들을 포함하며 HV 디바이스들, 집적회로 다이 입력/출력(I/O) 디바이스들, 및 저전압(LV) 디바이스들(예를 들면, 로직 디바이스들)을 포함할 수 있다. 고전압(HV) 웰(14)은 NVM 어레이의 셀들을 프로그래밍 및 소거하기 위한 회로의 일부(예를 들면, 고전압 트랜지스터들)을 형성한다. 예시된 HV 웰(14)은 n웰이다. 반도체 디바이스는 대안적으로 혹은 추가로 딥 n형 분리 웰 내에 HV p-웰을 포함할 수도 있다. I/O 웰(20)은 반도체 디바이스(10)의 I/O 회로의 일부를 형성한다. 예시된 I/O 웰(20)은 n-웰이다. 반도체 디바이스는 대안적으로 혹은 추가로 딥 n형 분리 웰 내에 I/O 웰을 포함할 수 있다. 일 실시예에서, I/O 웰(20)은 2중 게이트 산화물(DGO) 웰이다.
실리콘 디산화물층(22)은 터널 유전층을 제공한다. 이외의 유전체들은 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄, 산화루테늄, 혹은 란탄 실리케이트와 같은 산화물층(22)용으로 사용될 수 있다. 유전층(22)은 예를 들면 산화 혹은 화학기상증착에 의해 기판(12) 상에 형성되었다. 일 실시예에서, 하부 유전체는 5나노미터의 두께이나, 다른 실시예들에서는 다른 두께일 수 있다.
도 2를 참조하면, 나노클러스터층(24)(예를 들면, 실리콘, 알루미늄, 금, 게르마늄, 혹은 실리콘과 게르마늄 합금 혹은 이외 다른 유형들의 도전성 물질 혹은 도핑된 혹은 비도핑된 반도체 물질로 된)이 예를 들면 화학기상증착 기술들, 에어로졸 증착기술들, 스핀 온 코팅 기술들, 혹은 나노클러스터들을 형성하기 위해 박막을 어닐링하는 등의 셀프 어셈블리 기술들에 의해 산화물층(22) 상에 형성된다. 일 실시예에서, 나노클러스터들(24)은 실리콘 나노결정들이다. 나노클러스터들이 비휘발성 메모리에서 이용되는 일 실시예에서, 나노클러스터들은 5 내지 7nm 크기로 1 X 1012 cm2의 평면적 밀도를 갖는다. 어떤 실시예들에서, 나노클러스터들은 크기가 10-100 옹스트롬이다. 그러나, 다른 실시예들에서 나노클러스터들은 다른 크기들일 수 있고/있거나 다른 밀도들일 수 있다. 일 실시예에서, 나노클러스터들(24)은 일반적으로 클러스터들의 평균 크기와 같은 평균 거리만큼 이격되어 있다. 이러한 일 실시예에서 평균 거리는 4nm보다 크다. 나노클러스터들(24)이 균일한 크기와 분포를 갖는 것으로서 도시되었을지라도, 나노클러스터들(24)은 실제 실현에선 비균일 크기 및 비균일 분포를 가질 것이다. 나노클러스터들(24)은 반도체 디바이스(10)의 비휘발성 메모리의 트랜지스터들(도 16 참조) 내 전하 저장 위치들을 구현하는데 이용될 것이다.Referring to FIG. 2, nanocluster layer 24 (eg, made of silicon, aluminum, gold, germanium, silicon and germanium alloys or other types of conductive materials or doped or undoped semiconductor materials) may be used. It is formed on
나노클러스터들(24)이 증착된 후에, 유전 재료층(예를 들면, 실리콘 디산화물, 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄, 산화란탄, 및 란탄 실리케이트)가 나노결정들(24) 상에 형성되어(예를 들면, 화학기상증착에 의해) 제어유 전층(26)을 형성한다. 일 실시예에서, 실리콘 디산화물층은 나노클러스터들 상에 증착된다. 대안적으로, 이외의 유전체들, 이를테면 실리콘 옥시나이트라이드, 산화하프늄, 산화알루미늄, 산화란탄, 혹은 란탄 실리케이트가 층(26)용으로 사용될 수 있다. 또 다른 실시예에서 실리콘 디산화물, 질화실리콘, 및 실리콘 디산화물의 산화물-질화물-산화물(ONO) 스택이 층(26)용으로 사용될 수도 있다. 일 실시예에서, 유전층(26)은 대략 5-15 nm의 두께이지만 다른 실시예들에선 다른 두께일 수 있다.After the
어떤 실시예들에선, 하부 유전체(22), 나노클러스터들(24), 및 제어 유전체(26)는 유전재료층(도시생략에 이온 주입(예를 들면, 실리콘 혹은 게르마늄)에 이어 유전재료층 내 나노결정들을 형성하기 위해 이온들을 어닐링함으로써 형성될 수 있다. 다른 실시예들에서, 하부 유전체(22), 나노클러스터들(24) 및 제어 유전체(26)는 나노클러스터들을 형성하기 위해 2개의 유전재료층 사이에 실리콘 농후 산화물층의 재결정화에 의해 형성될 수 있다. 다른 실시예들에서, 나노클러스터들은 하부 유전체 상에 놓여진 복수의 층들에 구현될 수 있다. 다른 실시예들에서, 나노클러스터들은 얇은 비정질 나노클러스터 재료층(예를 들면, 1-5 nm)을 증착함으로써 형성되며 여기서 결과적인 구조는 그에 이은 어닐링 프로세스에서 어닐링된다.In some embodiments, the
도 3을 참조하면, 도핑된 폴리실리콘층(28)이 유전층(26) 상에 형성된다. 폴리실리콘층(28)의 일부는 NVM 비트 셀의 게이트 전극으로서 사용될 것이다. 폴리실리콘층은 인 시튜로 도핑될 수도 있고(증착중에) 혹은 주입(증착 후)에 의해 도핑될 수도 있다. 금속들과 같은 그 외 다른 게이트 전극물질들이 사용될 수도 있다. 게이트 전극(28)이 증착된 후에, 반사방지 코팅(ARC)이 증착된다. 예시된 실시예에서, 질화실리콘층(30)이 반사방지 코팅을 제공한다.Referring to FIG. 3, a doped
도 4를 참조하면, 마스킹층(32)(예를 들면, 포토레지스트)이 질화물층(30) 상에 형성된다. 마스킹층(32)은 NVM 웰(18) 상에 게이트 스택을 보호하고 반도체 디바이스(10)의 다른 영역들로부터 층들(30, 28, 26, 24, 22)의 부분들을 노출시킨다. 이어서, 질화물층(30), 폴리실리콘층(28), 유전층(26) 및 나노클러스터층(24)이 제거된다. 이어서, 층(22)의 일부가 제거된다. 일 실시예에서, 층들(30, 28, 26, 24, 22)을 제거하기 위해서 반응성 이온 에칭이 사용된다.Referring to FIG. 4, a masking layer 32 (eg, photoresist) is formed on the
도 5를 참조하면, 질화물층을 노출시키기 위해서 마스킹층(32)이 제거되었으며, 터널 유전층(22)의 노출된 부분들이 제거되어 기판을 노출시켰다. 터널 유전층(22)이 실리콘 디산화물인 실시예에서, 제거는 희석 불화수소산을 사용한 습식에칭을 통해 수행될 수 있다.Referring to FIG. 5, masking
도 6을 참조하면, 고전압 디바이스 산화물층(34)이 형성된다. 예를 들면, HV 산화물층(34)은 산소 혹은 스팀에서 산화에 의해 성장될 수 있다. 한 전형적인 산화물층(34)은 5 내지 15 nm 두께의 실리콘 디산화물이다. 산화물층(35)은 통상적으로 작은 두께로, 질화물층(30) 상에 동시에 성장된다. 이러한 공격적 산화단계 동안에, 질화물층(30)은 확산장벽으로서 작용하여 하지의 나노클러스터들(24), 폴리실리콘층(28), 및 터널 유전체(22)를 유해한 산화로부터 보호한다. 이러한 산화 -행해지게 하였다면- 는 나노클러스터들의 프로그래밍 및 소거가 유전층(22)의 두께와 나노클러스터 크기에 매우 민감하기 때문에 NVM 디바이스 성능에 악영향을 미칠 수 있다.Referring to FIG. 6, a high voltage
이어서, 일반적인 논리 회로를 위한 저전압 디바이스 웰들(37)이 기판(12)에의 주입에 의해 형성된다. 통상의 주입 프로세스는 마스킹 단계에 이어 저전압 영역들의 개구를 행한다. HV 산화물층(34)은 저전압 웰 주입을 위한 희생 산화물로서 사용된다. 논리 웰은 통상적으로 급속 열 어닐링 프로세스에 의해 활성화된다.Subsequently, low
논리 웰(37)의 형성 후에, HV 디바이스 웰(14) 상의 HV 산화물층의 부분들을 보호하고 HV 산화물층의 다른 부분들은 노출시키기 위해서 마스킹층(36)(예를 들면, 포토레지스트)이 HV 산화물층(34) 상에 형성된다.After formation of logic well 37, masking layer 36 (eg, photoresist) is HV oxide to protect portions of the HV oxide layer on HV device well 14 and expose other portions of the HV oxide layer. Formed on
도 7을 참조하면, HV 산화물층(34)의 노출된 부분들은 희석 불화수소산을 사용한 습식에칭을 통해 제거된다. 산화물층(35)은 층(34)의 노출된 부분들과 함께 제거된다. HV 산화물층들(34, 35)의 노출된 부분들이 제거된 후에, 마스킹층(36)이 또한 제거된다.Referring to FIG. 7, exposed portions of the
도 8을 참조하면, I/O 디바이스 산화물층(38)이 형성된다. 다른 방법들이 사용될 수 있을지라도, 통상적으로 산화물층(38)은 산소에서 산화에 의해 성장된다. N2O와 같은 그 외 산소 화합물들이 사용될 수도 있다. 한 전형적인 산화물층(38)은 실리콘 디산화물이다. I/O 산화물층(38)은 일반적으로 4 내지 8nm 두께로, HV 산화물층(34)보다 약간 얇다. 얇은 산화물층(39)은 질화물층(30)과 함께 성장된다. HV 산화물층(34)은 I/O 산화물층(38)의 성장중에 자연적으로 두껍게 된다. 이러한 산화단계동안에, 질화물층(30)은 다시 확산 장벽으로서 작용하여 하지의 나노클러스 터들(24) 및 터널 유전체(22)를 유해한 산화로부터 보호한다. 이러한 산화 -행해지게 하였다면- 는 나노클러스터들의 프로그래밍 및 소거가 유전층(22)의 두께와 나노클러스터 크기에 매우 민감하기 때문에 NVM 디바이스 성능에 악영향을 미칠 수 있다.Referring to FIG. 8, an I / O
도 9를 참조하면, 각각의 HV 및 I/O 디바이스 웰들(14, 20) 상에 HV 및 I/O 산화물층들(34, 38)의 부분들을 보호하고, I/O 산화물층의 다른 부분들을 노출시키기 위해서 마스킹층(30)(예를 들면, 포토레지스트)이 I/O 산화물층(38) 상에 형성된다. 다음에, I/O 산화물층(38)의 노출된 부분들이 예를 들면 희석 불화수소산의 습식에칭을 사용하여 제거된다. 아울러, 질화물층(30) 상의 얇은 산화물층(39)이 또한 제거된다.9, the portions of the HV and I / O oxide layers 34, 38 are protected on the respective HV and I /
도 10을 참조하면, 포토레지스트층(40)이 HV 산화물층(34) 및 I/O 산화물층(38) 위로부터 제거된다. 저전압(LV) 산화물(42)가 형성된다. 다른 방법들이 사용될 수 있을지라도, 통상적으로 산화물층(42)은 산소, N2O 혹은 NO에서 산화에 의해 성장된다. 한 전형적인 산화물층(42)은 실리콘 디산화물이다. I/O 산화물층(42)은 일반적으로 1.5 내지 3nm 두께로, HV 산화물층(34) 및 I/O 산화물층(38)보다 약간 얇다. 매우 얇은 산화물층(43)이 질화물층(30)과 함께 성장될 수도 있다. HV 산화물층(34) 및 I/O 산화물층(38)은 LV 산화물층(42)의 성장중에 자연적으로 두껍게 된다. 이러한 산화단계동안에, 질화물층(30)은 다시 확산장벽으로서 작용하여 하지의 나노클러스터들(24) 및 터널 유전체(22)를 유해한 산화로부터 보호한다.Referring to FIG. 10,
도 11을 참조하면, 도핑된 폴리실리콘층(44)이 기판(12) 상에 형성된다. 예시된 실시예에서, 폴리실리콘층(44)이 LV 산화물층(42), HV 산화물층(34), I/O 산화물층(38) 및 부수적 산화물층(43) 상에 증착된다. 폴리실리콘층(44)의 부분들은 HV, LV 및 I/O 디바이스들의 게이트 전극들로서 작용할 것이다. 주변 및 NVM 어레이 디바이스들용의 게이트 전극으로서 폴리실리콘이 사용될 때, 통상적으로, 2층들은 근사적으로 동일 두께이다. 다른 실시예들에서, 적합한 두께들의 서로 다른 물질들이 주변 및 NVM 어레이 게이트 전극들용으로 사용될 수도 있다. 폴리실리콘층(44)이 인 시튜로 도핑될 수도 있고(증착중예) 혹은 주입(증착후)에 의해 도핑될 수도 있다. 금속들과 같은 그 외 다른 게이트 전극물질들이 사용될 수도 있다. 게이트 전극(44)이 증착된 후에, 반사방지 코팅(ARC)이 증착된다. 예시된 실시예에서, 질화실리콘층(46)이 반사방지 코팅을 제공한다.Referring to FIG. 11, a doped
도 12를 참조하면, 주변 디바이스들 상의 질화물층(46) 상에 마스킹층(48)(예를 들면, 포토레지스트)가 형성되고 이러한 디바이스들용의 게이트들을 패터닝하는데 사용되며, 이후 층들(44, 46)의 노출된 부분들은 예를 들면 이방성 플라즈마 에칭을 사용하여 제거된다. 이러한 게이트 패터닝 단계 동안에, LV, HV, 및 I/O 디바이스들의 게이트 전극들(예를 들면, 층(44)의 부분들)은 잔유되게 하면서 NVM 영역들 위에 놓인 폴리실리콘층(44) 및 질화물층(46) 부분들은 제거된다. 층들(43, 30)에 대해 선택적인 반응성 이온 에칭을 사용함으로써 NVM 어레이 영역 위로부터 실질적으로 게이터 전극재료층(44) 및 ARC층(46)의 완전히 제거되고 아울러 I/O, HV, 및 LV 디바이스들용의 게이트 전극들은 동시에 패터닝된다.12, a masking layer 48 (eg, photoresist) is formed on
도 13을 참조하면, 마스킹층(48)이 제거된다. 마스킹층(50)(예를 들면, 포토레지스트)이 HV 웰(14), I/O 웰(20) 및 LV 웰(38)에 대응한 주변 디바이스 영역들 및 그 외 다른 영역들 상에 형성된다. 마스킹층은 NVM 어레이 디바이스들용의 게이트 전극들을 패터닝하고 반도체 디바이스(10)의 주변 부분들을 보호하는 작용을 한다.Referring to FIG. 13, the
도 14를 참조하면, 마스킹층(50)에 의해 노출된 층들의 여러 부분들이 제거된다(예를 들면, 비선택적, 이방성, 타임, 플라즈마 에칭을 통해서). 예를 들면, 얇은 산화물층(43), 질화 ARC층(30), 게이트 전극층(28), 제어 유전체(26) 및 나노클러스터층(24)의 노출된 부분들이 제거된다. 터널 유전층(22)의 부분도 제거된다.Referring to FIG. 14, various portions of the layers exposed by the
도 15를 참조하면, 마스킹층(50)이 제거된다. 저전압 산화물층(42), 고전압 산화물층(34), NVM 터널 유전체(22) 및 I/O 산화물층(38)의 어떠한 잔류한 노출된 부분들이든 습식에칭 프로세스들에 의해 제거된다. NVM ARC층(30) 상의 매우 얇은 산화물(43)도 제거된다. 모든 산화물층들(34, 38, 42)이 실리콘 디산화물인 실시예에서, 희석 불화수소산 습식 클린이 이 목적을 위해 채용될 수 있다.Referring to FIG. 15, the
도 16을 참조하면, NVM 셀 및 주변 디바이스들이 완성된다. 도 15에 기술된 바와 같이 모든 게이트 전극들의 형성에 이어, 소스/드레인 확장부들, 측벽 스페이서들 및 소스/드레인 영역들을 형성하기 위해 표준 CMOS 가공기술들이 사용된다. 도시된 바와 같이, 60 및 62는 소스/드레인 영역들 및 HV 디바이스의 확장부들을 나타내며, 64 및 66은 소스/드레인 영역들 및 HV 디바이스의 확장부를 나타내며, 64 및 66은 소스/드레인 영역들 및 NVM 셀의 확장부를 나타내며, 68 및 70은 소스/ 드레인 영역들 및 I/O 디바이스 확장부를 나타내며, 72 및 74는 소스/드레인 영역들 및 LV 디바이스의 확장부를 나타낸다. 측벽 스페이서들(52)은 HV 디바이스에 대응하며, 측벽 스페이서들(54)은 NVM 셀 디바이스에 대응하며, 측벽 스페이서들(56)은 I/O 디바이스에 대응하며, 측벽 스페이서들(58)은 LV 디바이스에 대응한다.Referring to FIG. 16, NVM cells and peripheral devices are completed. Following the formation of all gate electrodes as described in FIG. 15, standard CMOS processing techniques are used to form source / drain extensions, sidewall spacers and source / drain regions. As shown, 60 and 62 represent source / drain regions and extensions of the HV device, 64 and 66 represent source / drain regions and extensions of the HV device, and 64 and 66 represent source / drain regions and Extensions of the NVM cell are shown, 68 and 70 represent source / drain regions and I / O device extensions, and 72 and 74 represent extension of the source / drain regions and LV device.
또 다른 실시예에서, LV 산화물(42)가 도 10에 도시된 바와 같이 형성된 후에, 도 17에 도시한 바와 같이 도핑된 폴리실리콘층(44)이 기판(12) 상에 형성될 수 있다. 예시된 실시예에서, 폴리실리콘층(44)이 LV 산화물층(42), HV 산화물층(34), I/O 산화물층(38) 및 부수적 산화물층(43) 상에 증착된다. 폴리실리콘층(44)의 부분들은 HV, LV 및 I/O 디바이스들의 게이트 전극들로서 작용할 것이다. 이 실시예에서는 후속 에칭이 대면적에 대한 것이고 임계 치수가 아니므로 이 단계에서 반사방지 코팅(ARC)은 요구되지 않는다.In another embodiment, after the
도 18을 참조하면, HV, I/O 및 LV 영역들 상에 마스킹층(80)(예를 들면, 포토레지스트)가 형성되고 패터닝되어 NVM 엘 영역을 노출시킨다. 도 19에서, 예를 들면 건식에칭, 습식에칭 혹은 이들의 조합을 사용하여 NVM 영역 상에 폴리실리콘층(44), 얇은 산화물층(43) 및 질화물층(30)이 에칭된다. 일 실시예에서, 에칭은 에칭되는 물질들의 화학적 변화가 검출될 때 중지된다. 도 20에서, 마스킹층(80)이 제거되고(예를 들면, 플라즈마 애쉬 프로세스 혹은 피라나 레지스트 스트립을 통해), ARC층(82)이 폴리실리콘층들(44, 28) 상에 균일하게 증착된다. 예시된 실시예에서, 반사방지 코팅을 제공하기 위해 질화실리콘이 사용된다. 도 21에서, HV, I/O, LV 및 NVM 영역들 상에 마스킹층(84)이 형성된다. 도 22에서, ARC층(82) 및 하지의 폴리실리콘층들(44, 28)을 제거하기 위해 건식에칭이 수행되고, 그럼으로써 유전층들(26, 34, 38, 42)을 노출시킨다. 도 23에서, 마스킹층(84)이 제거되고(예를 들면, 마스킹층(80)에 관하여 위에 논한 바와 같이), 유전층들(26, 34, 38, 42) 및 층(24)의 노출된 부분들을 제거함으로써(예를 들면, 에칭) 게이트 전극들의 형성이 계속된다. ARC층(82)의 제거후에, 도 16에 관하여 위에 기술한 바와 유사한 방식으로 가공이 계속된다. 이러한 대안적 실시예는 비용 및 제조 잇점들을 제공하는, 두 마스크들 중 단지 하나만이 임계 치수들을 갖는 잇점을 제공한다.Referring to FIG. 18, a masking layer 80 (eg, photoresist) is formed and patterned on the HV, I / O and LV regions to expose the NVM EL region. In FIG. 19,
위에 기술된 바는 본 발명의 적어도 일 실시예를 기술하고자 한 것이다. 위에 기술된 바는 본 발명의 범위를 정하려고 한 것은 아니다. 그보다는, 본 발명의 범위는 청구항들에서 정의된다. 따라서, 본 발명의 다른 실시예들은 위의 기술된 바에 대한 다른 변형, 수정, 추가, 및/또는 개선들을 포함한다.What has been described above is intended to describe at least one embodiment of the invention. What is described above is not intended to define the scope of the invention. Rather, the scope of the invention is defined in the claims. Accordingly, other embodiments of the present invention include other variations, modifications, additions, and / or improvements to what has been described above.
일 실시예에서, 나노클러스터 전하 저장 디바이스를 형성하는 방법이 제공된다. 기판이 제공된다. 기판은 나노클러스터 전하 저장 디바이스에 연관된 제 1 도펀트 웰 및 나노클러스터들을 갖지 않은 반도체 디바이스에 연관된 제 2 도펀트 웰을 구비한다. 제 1 도펀트 웰 위에 놓이고 제 1 게이트 스택에 게이트 전극을 형성하는 제 1 도전성 게이트 재료층을 갖는 제 1 게이트 스택이 형성된다. 제 1 도전성 게이트 재료층은 제 1 게이트 유전층 내 매립된 복수의 나노클러스터들 위에 놓여진다. 제 1 도전성 게이트 재료층은 제 1 도전성 게이트 재료층의 부분 아래에 놓여진다. 제 2 게이트 스택은 제 2 게이트 스택 내 게이트 전극으로서 제 2 도펀트 웰 위에 놓인 제 2 도전성 게이트 재료층의 부분을 사용하여 제 2 도펀트 웰 위 에 놓여져 형성된다. 제 1 도전성 게이트 재료층 위에 놓이는 제 2 도전성 게이트 재료층의 부분은 제거된다.In one embodiment, a method of forming a nanocluster charge storage device is provided. A substrate is provided. The substrate has a first dopant well associated with the nanocluster charge storage device and a second dopant well associated with a semiconductor device having no nanoclusters. A first gate stack is formed having a first conductive gate material layer overlying the first dopant well and forming a gate electrode in the first gate stack. The first conductive gate material layer overlies the plurality of nanoclusters embedded in the first gate dielectric layer. The first conductive gate material layer is placed under a portion of the first conductive gate material layer. The second gate stack is formed overlying the second dopant well using a portion of the second conductive gate material layer overlying the second dopant well as the gate electrode in the second gate stack. The portion of the second conductive gate material layer overlying the first conductive gate material layer is removed.
또 다른 형태에서, 제 1 도전성 게이트 재료층 위에 놓이는 제 2 도전성 게이트 재료층의 부분은 제 1 도펀트 웰에서 떨어진 모든 영역들을 마스킹하고 제 2 도전성 게이트 재료층을 선택적으로 에칭함으로써 제거된다. 또 다른 실시예에서, 제 1 도전성 게이트 재료층 및 제 2 도전성 게이트 재료층은 도핑된 폴리실리콘, 금속 혹은 금속합금을 사용하여 형성된다. 또 다른 실시예에서, 제 1 도전성 게이트 재료층은 제 2 도전성 게이트 재료층과는 다른 물질로 구현된다.In another form, the portion of the second conductive gate material layer overlying the first conductive gate material layer is removed by masking all regions away from the first dopant well and selectively etching the second conductive gate material layer. In yet another embodiment, the first conductive gate material layer and the second conductive gate material layer are formed using doped polysilicon, metal or metal alloy. In yet another embodiment, the first conductive gate material layer is implemented of a different material than the second conductive gate material layer.
또 다른 실시예에서, 제 1 게이트 유전층은 나노클러스터층 위에 놓이고 이를 둘러싸는 제 1 산화물층 및 제 2 게이트 산화물층을 형성함으로써 형성된다. 제 1 게이트 유전체 및 제 1 도전성 게이트 재료층은 제 1 도펀트 웰 및 제 2 도펀트 웰 둘 다 위에 놓여져 형성된다. 제 2 도펀트 웰 위에 놓이는 영역들로부터 제 1 도전성 게이트 재료층, 제 1 게이트 유전층 및 상기 나노클러스터층의 선택적 에칭이 습식에칭 및 건식에칭의 조합을 사용하여 행해진다.In another embodiment, the first gate dielectric layer is formed by forming a first oxide layer and a second gate oxide layer over and surrounding the nanocluster layer. A first gate dielectric and a first conductive gate material layer are formed overlying both the first dopant well and the second dopant well. Selective etching of the first conductive gate material layer, the first gate dielectric layer, and the nanocluster layer from the regions overlying the second dopant well is performed using a combination of wet and dry etching.
또 다른 실시예에서, 제 2 도펀트 웰의 부분 위에 놓이는 제 2 게이트 유전층 및 제 2 도전성 게이트 재료층을 형성함으로써 제 2 게이트 스택이 형성된다. 제 2 도전성 게이트 재료층은 제 2 게이트 유전층 위에 놓인다. 또 다른 실시예에서, 제 2 게이트 유전층은 실리콘 디산화물 혹은 실리콘 옥시나이트라이드로 형성된다.In another embodiment, the second gate stack is formed by forming a second gate dielectric layer and a second conductive gate material layer overlying a portion of the second dopant well. The second conductive gate material layer overlies the second gate dielectric layer. In yet another embodiment, the second gate dielectric layer is formed of silicon dioxide or silicon oxynitride.
또 다른 실시예에서, 질화물층이 제 1 게이트 스택에 형성되고 제 1 도전성 게이트 물질 위에 놓여지며 제 1 도전성 게이트 물질과 제 2 도전성 게이트 물질 부분 사이에 있다. 질화물층 위에 놓여 이와 물리적 접촉하는 산화물층이 형성된다. 질화물층 및 산화물층은 제 2 도전성 게이트 물질을 제거할 때 에칭 정지층으로서 기능한다. 질화물층은 또한 제 1 게이트 스택에 게이트 전극을 형성할 때 반사방지 코팅으로서 기능한다.In another embodiment, a nitride layer is formed in the first gate stack and overlies the first conductive gate material and is between the first conductive gate material and the second conductive gate material portion. An oxide layer is formed overlying the nitride layer and in physical contact therewith. The nitride layer and the oxide layer function as an etch stop layer when removing the second conductive gate material. The nitride layer also functions as an antireflective coating when forming a gate electrode in the first gate stack.
또 다른 실시예에서, 제 1 게이트 유전층은 산화물, 혹은 하프늄, 란탄, 알루미늄 및 실리콘 중 적어도 하나를 함유한 화합물의 옥시나이트라이드로 형성된다.In yet another embodiment, the first gate dielectric layer is formed of oxynitride of an oxide or a compound containing at least one of hafnium, lanthanum, aluminum, and silicon.
또 다른 실시예에서, 제 1 도펀트 웰 및 제 2 도펀트 웰 위에 놓이는 제 1 게이트 유전층 내 매립된 복수의 나노클러스터들은 도핑된 혹은 비도핑된 반도체 나노결정들, 금속 나노결정들, 2 이상의 도핑된 혹은 도핑되지 않은 반도체들의 나노결정들, 혹은 금속 합금 나노결정들로 된 층을 형성함으로써 형성된다.In yet another embodiment, the plurality of nanoclusters embedded in the first gate dielectric layer overlying the first and second dopant wells are doped or undoped semiconductor nanocrystals, metal nanocrystals, two or more doped or It is formed by forming a layer of nanocrystals, or metal alloy nanocrystals, of undoped semiconductors.
또 다른 실시예에서, 제 1 소스 및 제 1 드레인은 제 1 게이트 스택 주위에 그리고 제 1 도펀트 웰 내에 형성되어 비휘발성 메모리(NVM) 트랜지스터로서의 전하 저장 디바이스를 형성한다. 제 2 소스 및 제 2 드레인은 제 2 게이트 스택 주위에 그리고 제 2 도펀트 웰 내에 형성되어 주변 트랜지스터를 형성한다.In yet another embodiment, the first source and the first drain are formed around the first gate stack and in the first dopant well to form a charge storage device as a nonvolatile memory (NVM) transistor. The second source and the second drain are formed around the second gate stack and in the second dopant well to form a peripheral transistor.
또 다른 실시예에서, 반도체 디바이스는 제 2 게이트 스택으로부터 형성된다. 반도체 디바이스는 나노클러스터 전하 저장 디바이스의 충전 및 방전을 할 수 있게 한다.In yet another embodiment, the semiconductor device is formed from a second gate stack. Semiconductor devices enable charging and discharging of nanocluster charge storage devices.
또 다른 실시예에서, 방법은 기판을 제공하는 단계; 기판 내에 제 1 도펀트 웰 및 제 2 도펀트 웰을 형성하는 단계; 제 1 도펀트 웰 및 제 2 도펀트 웰 위에 놓이는 제 1 게이트 유전체 내 매립되는 나노클러스터층을 형성하는 단계; 나노클러스터층 위에 놓이는 제 1 도전성 게이트 재료층을 형성하는 단계; 제 1 도전성 게이트 재료층 위에 놓이는 질화물층을 형성하는 단계; 질화물층, 제 1 도전성 게이트 재료층, 및 나노클러스터층을 패터닝하여 이들을 제 1 도펀트 웰 위에 놓인 영역 외의 영역들로부터 제거함으로써 제 1 도펀트 웰 위에 놓이는 저장 스택을 형성하는 단계; 제 2 도펀트 웰 위에 놓이며 나노클러스터들을 갖지 않는 제 2 게이트 유전체를 형성하는 단계; 제 2 게이트 유전체 및 저장 스택 위에 놓이는 제 2 도전성 게이트 재료층을 형성하는 단계; 제 2 도전성 게이트 재료층 위에 놓이는 반사방지 코팅층을 형성하는 단계; 저장 스택으로부터 제 2 도전성 게이트 재료층을 제거하면서 게이트 전극으로서 제 2 도전성 게이트 재료층을 갖는 제 1 게이트 스택을 형성하기 위해서 제 2 도전성 게이트 재료층을 패터닝하는 단계; 나노클러스터들을 갖는 전하 저장 디바이스의 게이트 전극으로서 제 1 도전성 게이트 재료층을 사용하며 제 1 도펀트 웰 위에 놓이는 제 2 게이트 스택을 저장 스택의 일부를 제거함으로써 형성하는 단계를 포함한다.In yet another embodiment, a method includes providing a substrate; Forming a first dopant well and a second dopant well in the substrate; Forming a nanocluster layer embedded in a first gate dielectric overlying the first and second dopant wells; Forming a first conductive gate material layer overlying the nanocluster layer; Forming a nitride layer overlying the first conductive gate material layer; Patterning the nitride layer, first conductive gate material layer, and nanocluster layer to remove them from regions other than the region overlying the first dopant well to form a storage stack overlying the first dopant well; Forming a second gate dielectric overlying the second dopant well and free of nanoclusters; Forming a second conductive gate material layer overlying the second gate dielectric and the storage stack; Forming an antireflective coating layer overlying the second conductive gate material layer; Patterning the second conductive gate material layer to form a first gate stack having the second conductive gate material layer as the gate electrode while removing the second conductive gate material layer from the storage stack; Forming a second gate stack overlying the first dopant well using a first conductive gate material layer as the gate electrode of the charge storage device with nanoclusters by removing a portion of the storage stack.
또 다른 실시예에서, 방법은 제 1 게이트 스택 주위에 그리고 제 2 도펀트 웰 내에 제 1 소스 및 제 1 드레인을 형성하여 트랜지스터를 형성하는 단계; 및 제 2 게이트 스택 주위에 그리고 제 1 도펀트 웰 내에 제 2 소스 및 제 2 드레인을 형성하여 전하 저장 디바이스의 형성을 완료하는 단계를 포함한다.In yet another embodiment, a method includes forming a transistor by forming a first source and a first drain around a first gate stack and in a second dopant well; And forming a second source and a second drain around the second gate stack and in the first dopant well to complete the formation of the charge storage device.
또 다른 실시예에서, 방법은 도핑된 폴리실리콘, 금속 혹은 금속합금으로 된 제 1 도전성 게이트 재료층을 형성하는 단계를 더 포함한다.In yet another embodiment, the method further includes forming a first conductive gate material layer of doped polysilicon, metal, or metal alloy.
또 다른 실시예에서, 방법은 도핑된 폴리실리콘, 금속 혹은 금속합금으로 된 제 2 도전성 게이트 재료층(44)을 형성하는 단계를 더 포함한다.In yet another embodiment, the method further includes forming a second conductive
또 다른 실시예에서, 방법은 제 1 도펀트 웰 및 제 2 도펀트 웰 위에 놓여지는 제 1 게이트 유전체에 매립되는 나노클러스터층을, 도핑된 혹은 비도핑된 반도체 나노결정들, 금속 나노결정들, 2 이상의 도핑된 혹은 비도핑된 반도체들, 혹은 금속 합금 나노결정들로 된 층을 형성함으로써 형성하는 단계를 더 포함한다.In another embodiment, the method comprises a nanocluster layer embedded in a first gate dielectric overlying a first dopant well and a second dopant well, doped or undoped semiconductor nanocrystals, metal nanocrystals, two or more. And forming by forming a layer of doped or undoped semiconductors, or metal alloy nanocrystals.
또 다른 실시예에서, 방법은 산화물, 혹은 하프늄, 란탄, 알루미늄 및 실리콘 중 적어도 하나를 함유한 화합물의 옥시나이트라이드로 된 제 1 게이트 유전체를 형성하는 단계를 더 포함한다.In yet another embodiment, the method further includes forming a first gate dielectric of oxynitride of an oxide or a compound containing at least one of hafnium, lanthanum, aluminum, and silicon.
또 다른 실시예에서, 방법은 실리콘 디산화물 혹은 실리콘 옥시나이트라이드로 된 제 2 게이트 유전체를 형성하는 단계를 더 포함한다.In yet another embodiment, the method further includes forming a second gate dielectric of silicon dioxide or silicon oxynitride.
또 다른 실시예에서, 나노클러스터 전하 저장 디바이스를 형성하는 방법은, 나노클러스터 전하 저장 디바이스에 연관된 메모리 도펀트 웰 및 나노클러스터들을 갖지 않는 반도체 디바이스에 연관된 주변 도펀트 웰을 구비한 기판을 제공하는 단계; 메모리 도펀트 웰 위에 놓이는 제 1 게이트 유전체에 매립되는 나노클러스터층을 형성하는 단계; 나노클러스터층 위에 놓이는 제 1 게이트 재료층을 형성하는 단계; 메모리 도펀트 웰 위에만 놓이게 나노클러스터층 및 제 1 게이트 재료층을 패터닝하는 단계; 제 1 게이트 재료층의 형성후에 주변 도펀트 웰 위에 놓이고 또한 나노클러스터층과 제 1 게이트 재료층 위에 놓이는 제 2 게이트 재료층을 형성하는 단계; 주변 도펀트 웰 위에 놓이는 소정의 주변 영역 이외의 영역들로부터 제 2 게이트 재료층을 제거함으로써 주변 디바이스 게이트 스택을 형성하는 단계; 이어서 메모리 도펀트 웰 위에 놓이는 나노클러스터층 및 제 1 게이트 재료층을 패터닝함으로써 나노클러스터 전하 저장 디바이스 게이트 스택을 형성하는 단계를 포함하고, 전하 저장 디바이스 게이트 스택은 제 2 게이트 재료층 전에 제 1 게이트 재료층이 형성될지라도 주변 디바이스 게이트 스택의 형성 후에 형성된다.In yet another embodiment, a method of forming a nanocluster charge storage device includes providing a substrate having a memory dopant well associated with the nanocluster charge storage device and a peripheral dopant well associated with a semiconductor device having no nanoclusters; Forming a nanocluster layer embedded in a first gate dielectric overlying the memory dopant well; Forming a first gate material layer overlying the nanocluster layer; Patterning the nanocluster layer and the first gate material layer overlying the memory dopant well; Forming a second gate material layer overlying the peripheral dopant well after formation of the first gate material layer and overlying the nanocluster layer and the first gate material layer; Forming a peripheral device gate stack by removing the second gate material layer from regions other than any peripheral region overlying the peripheral dopant well; And subsequently patterning the nanocluster charge storage device gate stack by patterning the nanocluster layer and the first gate material layer overlying the memory dopant well, wherein the charge storage device gate stack is formed before the second gate material layer. Although formed, it is formed after the formation of the peripheral device gate stack.
또 다른 실시예에서, 방법은 제 1 게이트 재료층 위에 놓이는 제 2 게이트 재료층의 제거 동안에 종점 검출을 위해서 제 1 게이트 재료층 바로 위에 놓이는 에치 중지층을 형성하는 단계를 더 포함한다.In yet another embodiment, the method further includes forming an etch stop layer overlying the first gate material layer for endpoint detection during removal of the second gate material layer overlying the first gate material layer.
또 다른 실시예에서, 나노클러스터 전하 저장 디바이스를 형성하는 방법은, 나노클러스터 전하 저장 디바이스에 연관된 메모리 도펀트 웰 및 나노클러스터들을 갖지 않는 반도체 디바이스에 연관된 주변 도펀트 웰을 구비한 기판을 제공하는 단계; 메모리 도펀트 웰 위에 놓이는 제 1 게이트 유전체에 매립되는 나노클러스터층을 형성하는 단계; 나노클러스터층 위에 놓이는 제 1 게이트 재료층을 형성하는 단계; 메모리 도펀트 웰 위에만 놓이게 나노클러스터층 및 제 1 게이트 재료층을 패터닝하는 단계; 제 1 게이트 재료층의 형성후에 주변 도펀트 웰 위에 놓이고 또한 나노클러스터층과 제 1 게이트 재료층 위에 놓이는 제 2 게이트 재료층을 형성하는 단계; 주변 도펀트 웰 위에 놓이는 소정의 주변 영역 이외의 영역들로부터 제 2 게이트 재료층을 제거하는 단계; 및 마스크를 사용하여 실질적으로 동시에 주변 디바이스 게이트 스택 및 나노클러스터 전하 저장 게이트를 형성하는 단계를 포함한다.In yet another embodiment, a method of forming a nanocluster charge storage device includes providing a substrate having a memory dopant well associated with the nanocluster charge storage device and a peripheral dopant well associated with a semiconductor device having no nanoclusters; Forming a nanocluster layer embedded in a first gate dielectric overlying the memory dopant well; Forming a first gate material layer overlying the nanocluster layer; Patterning the nanocluster layer and the first gate material layer overlying the memory dopant well; Forming a second gate material layer overlying the peripheral dopant well after formation of the first gate material layer and overlying the nanocluster layer and the first gate material layer; Removing the second gate material layer from regions other than a predetermined peripheral region overlying the peripheral dopant well; And forming peripheral device gate stacks and nanocluster charge storage gates substantially simultaneously using a mask.
여기 기술된 많은 디바이스들은 제 1 전류 취급단자와 제 2 전류 취급단자 간에 전류의 흐름을 제어하는 제어단자를 구비하는 것으로서 개념화될 수 있다. 이러한 디바이스의 한 예는 트랜지스터이다. 트랜지스터의 제어단자에 적합한 조건으로 전류가 제 1 전류 취급단자로부터/로 그리고 제 2 전류 취급단자로/로부터 흐르게 된다. 또한, 전계효과 트랜지스터들(FET)가 드레인, 게이트 및 소스를 구비한 것으로서 자주 다루어질지라도, 대부분의 이러한 디바이스들에 있어서 드레인은 소스와 서로 교체 가능하다. 이것은 트랜지스터의 레이아웃 및 반도체 가공이 빈번히 대칭적이기 때문이다.Many of the devices described herein can be conceptualized as having control terminals that control the flow of current between the first current handling terminal and the second current handling terminal. One example of such a device is a transistor. Under conditions suitable for the control terminal of the transistor, current flows to / from the first current handling terminal and to / from the second current handling terminal. In addition, although field effect transistors (FETs) are often treated as having drains, gates, and sources, the drain is interchangeable with the source for most such devices. This is because the layout of the transistors and the semiconductor processing are frequently symmetrical.
위에 상세한 설명은 예시적인 것이므로, "일 실시예"가 기술될 때, 예시적 실시예이다. 따라서, 이러한 맥락에서 "하나" 라는 단어의 사용은 하나의 단지 일 실시예가 기술된 특징을 가질 수 있음을 나타내는 것은 아니다. 그보다는, 많은 다른 실시예들이 예시적 "일 실시예"의 기술된 특징을 가질 수 있고 흔히 그러하다. 따라서, 위에 사용되는 바와 같이, 본 발명이 일 실시예의 맥락에서 기술될 때, 이 일 실시예는 발명의 많은 가능한 실시예들 중 하나이다.The detailed description above is exemplary and, when “one embodiment” is described, is an exemplary embodiment. Thus, the use of the word "one" in this context does not indicate that only one embodiment may have the features described. Rather, many other embodiments may and may not have the described features of an example “one embodiment”. Thus, as used above, when the invention is described in the context of one embodiment, this one embodiment is one of many possible embodiments of the invention.
상세한 설명에서 "일 실시예"라는 용어의 사용에 관한 본 특허출원에도 불구하고, 당업자들은 특정의 다수의 도입된 청구항의 구성요소가 이하 청구항들에서 의도되었을지라도 이러한 의도는 청구항에서 명백하게 인용될 것이며 이러한 인용 없을 때 이러한 한정은 없거나 의도되지 않음을 알 것이다. 예를 들면, 이하 청구항들에서, 청구항 구성요소가 "한" 특징을 갖는 것으로 기술될 때, 이것은 이 구성요소가 기술된 특징 중 하나 및 단지 하나만으로 한정되게 한 것이다. 또한, 청구 항의 구성요소가 이하 청구항들에서 "단일" 특징을 포함하는 것으로서 기술될 때, 이것은 구성요소가 기술된 특징 중 하나 및 단지 하나만으로 한정되게 한 것은 아니다. 그보다는, 예를 들면, "단일" 특징을 포함하는 청구항은 그 특징의 하나 이상을 포함하는 장치 혹은 방법으로 이해한다. 즉, 해당 장치 혹은 방법이 특징을 포함하기 때문에, 청구항은 장치 혹은 방법이 이러한 또 다른 유사 특징을 포함할지에 관계없이 장치 혹은 방법을 이해한다. 청구항의 특징에 비한정적 단수표현의 사용은, 발견될 수 있는 이례적 혹은 전례가 있는 하기와는 반대의 이례적 혹은 전례가 있는 법적 케이스에도 불구하고, 과거에 많은 법정에 의해 채택된 해석과 동일한 것으로서 출원인들에 의해 여기 채택된다. 유사하게, 청구항의 구성요소가 전술한 특징(예를 들면, 인용된 특징)을 포함하는 것으로서 이하의 청구하들에서 기술될 때, 구성요소는 인용어구 사용에 의해서만 기술된 특징 중 하나 및 하나만으로 한정되지 않는다.Notwithstanding this patent application relating to the use of the term "one embodiment" in the description, those of ordinary skill in the art will expressly cite in the claims, even though a number of elements of a number of introduced claims are intended in the claims below. It will be appreciated that in the absence of such a citation this limitation is either not intended or intended. For example, in the following claims, when a claim component is described as having a "one" feature, it is intended that this component is limited to only one and only one of the described features. Moreover, when a component of the claim is described as including a "single" feature in the claims below, it is not intended that the component be limited to only one and only one of the described features. Rather, for example, a claim that includes a "single" feature is understood to be an apparatus or method that includes one or more of the features. That is, since the device or method includes features, the claims understand the device or method regardless of whether the device or method includes such another similar feature. The use of the singular expression non-limiting to the features of the claims is the same as the interpretation adopted by many courts in the past, in spite of the unusual or precedent legal cases which may be found unusual or unprecedented below. Are adopted here by the guys. Similarly, when a constituent element of a claim is described in the following claims as including the recited feature (e.g., recited feature), the constituent element may be described by one or only of It is not limited.
또한, 청구항들에서 "적어도 하나" 및 "하나 이상"과 같은 예비적 구들의 사용은, 동일 청구항이 예비적 구들로서 "하나 이상" 혹은 "적어도 하나" 및 단일 구성요소를 포함할 때라도, 청구항들에서 단일 구성요소의 도입이 단지 한 이러한 구성요소를 가진 발명들에 이러한 도입된 청구항의 구성요소를 가진 어떤 특정 청구항을 한정하는 것으로 해석하지 않는다. 인용어구를 사용하는 경우에도 그러하다.Furthermore, the use of preliminary phrases such as "at least one" and "one or more" in the claims is true even if the same claim includes "one or more" or "at least one" and a single component as preliminary phrases. The introduction of a single component in this specification should not be construed as limiting any particular claim having a component of this introduced claim to inventions having only one such component. The same is true when using quoted phrases.
여기 교시된 바에 기초하여, 당업자들은 여기 개시된 구조들 및 방법들을 제공하는데 필요한 단계들을 쉽게 구현할 것이며 프로세스 파라미터들, 물질들, 치수들, 및 일련의 단계들이 단지 예로서 주어지고 발명의 범위 내 있는 수정예들 만이 아니라 원하는 구조를 달성하기 위해 가변될 수 있음을 알 것이다. 여기 개시된 실시예들의 변형 및 수정들은 다음의 청구항들에 개시된 발명의 정신 및 범위 내에서, 여기 개시된 설명에 기초하여 행해질 수 있다.Based on the teachings herein, those skilled in the art will readily implement the steps necessary to provide the structures and methods disclosed herein and modifications within which the process parameters, materials, dimensions, and series of steps are given by way of example only and are within the scope of the invention. It will be appreciated that not only the examples can be varied to achieve the desired structure. Variations and modifications of the embodiments disclosed herein may be made based on the description disclosed herein, within the spirit and scope of the invention as set forth in the following claims.
본 발명의 특정 실시예들을 도시하고 설명하였으나, 여기 교시된 바에 기초하여, 여기 청구된 발명 내에서 다양한 수정, 대안적 구성, 및 등가물들이 사용될 수 있음이 당업자들에게 자명할 것이다. 결국, 첨부한 청구항들은 발명의 진정한 정신 및 범위 내에 있는, 모든 이러한 변경, 수정 등을 그 범위 내에 포괄한다. 또한, 발명은 첨부된 청구항들에 의해서만 정해짐을 알 것이다. 위의 설명은 발명의 실시예들의 남김없는 나열을 제시하고자 한 것이 아니다. 분명하게 언급하지 않는한, 여기 제시된 각각의 예는 비제한적, 비배타적 용어들 혹은 유사 용어들이 각 예와 함께 표현되어 있는지에 관계없이 비제한적 혹은 비배타적 예이다. 어떤 예시적 실시예들 및 이에 대한 예시적 변형예들을 개괄하려는 시도가 행해졌을지라도, 이외의 실시예들 및/또는 변형예들은 이하 청구항들에 정의된 발명의 범위 내에 있다.While particular embodiments of the present invention have been shown and described, it will be apparent to those skilled in the art that, based on what is taught herein, various modifications, alternative configurations, and equivalents may be used within the invention claimed herein. In the end, the appended claims are intended to embrace within their scope all such changes, modifications, etc. that fall within the true spirit and scope of the invention. It will also be appreciated that the invention is defined only by the appended claims. The above description is not intended to provide an exhaustive listing of embodiments of the invention. Unless expressly stated, each example presented herein is a non-limiting or non-exclusive example, regardless of whether non-limiting, non-exclusive or similar terms are represented with each example. Although attempts have been made to outline certain example embodiments and example variations thereof, other embodiments and / or variations are within the scope of the invention as defined in the claims below.
Claims (12)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020067027147A KR20070023770A (en) | 2004-06-25 | 2005-05-11 | Method of forming a nanocluster charge storage device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/876,820 | 2004-06-25 | ||
KR1020067027147A KR20070023770A (en) | 2004-06-25 | 2005-05-11 | Method of forming a nanocluster charge storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20070023770A true KR20070023770A (en) | 2007-02-28 |
Family
ID=43654982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020067027147A KR20070023770A (en) | 2004-06-25 | 2005-05-11 | Method of forming a nanocluster charge storage device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20070023770A (en) |
-
2005
- 2005-05-11 KR KR1020067027147A patent/KR20070023770A/en not_active Application Discontinuation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7091130B1 (en) | Method of forming a nanocluster charge storage device | |
US7361543B2 (en) | Method of forming a nanocluster charge storage device | |
JP4901729B2 (en) | Method for forming nanocluster charge storage device | |
KR101095292B1 (en) | Semiconductor device with nanoclusters | |
US7399672B2 (en) | Methods of forming nonvolatile memory devices | |
US8409950B1 (en) | Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow | |
US20060035432A1 (en) | Method of fabricating non-volatile memory device having local SONOS gate structure | |
JP2004349680A (en) | Semiconductor device and manufacturing method therefor | |
JP2007335559A (en) | Manufacturing method of semiconductor device | |
US7713810B2 (en) | Method for fabricating a layer arrangement, layer arrangement and memory arrangement | |
JP4783595B2 (en) | Semiconductor device DRAM manufacturing method | |
JP3745297B2 (en) | Method for manufacturing nonvolatile semiconductor memory device | |
JP5354907B2 (en) | Semiconductor device having a nitrided oxide layer and method therefor | |
US6242773B1 (en) | Self-aligning poly 1 ono dielectric for non-volatile memory | |
US8258027B2 (en) | Method for integrating SONOS non-volatile memory into a standard CMOS foundry process flow | |
US20070128796A1 (en) | Method for manufacturing non-volatile memory | |
US8030165B2 (en) | Poly gate etch method and device for sonos-based flash memory | |
US6605501B1 (en) | Method of fabricating CMOS device with dual gate electrode | |
US20090163013A1 (en) | Method for Forming Gate of Non-Volatile Memory Device | |
US20030119262A1 (en) | Method for manufacturing non-volatile semiconductor memory device | |
KR20070023770A (en) | Method of forming a nanocluster charge storage device | |
TWI478325B (en) | Nonvolatile memory device and manufacturing method thereof | |
KR20070021271A (en) | Method of forming a nanocluster charge storage device | |
US8729635B2 (en) | Semiconductor device having a high stress material layer | |
KR20090044411A (en) | Method of fabricating a charge trap device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |