KR20070022884A - Isolation trenches for memory devices - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

방법들과 장치가 제공된다. 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강하도록 제1 유전체 플러그가 메모리 디바이스의 기판으로 확장하는 트렌치의 일부에 형성된다. 제1 유전체 플러그는 제1 유전체 물질층 및 제1 유전체 물질층 위에 형성된 제2 유전체 물질층을 갖는다. 제3 유전체 물질의 제2 유전체 플러그는 제1 유전체 플러그의 상부 표면 위에 형성된다.Methods and apparatus are provided. A first dielectric plug is formed in the portion of the trench that extends into the substrate of the memory device such that the top surface of the first dielectric plug is settled below the top surface of the substrate. The first dielectric plug has a first dielectric material layer and a second dielectric material layer formed over the first dielectric material layer. A second dielectric plug of the third dielectric material is formed over the top surface of the first dielectric plug.

유전체, 기판, 트렌치, 메모리 디바이스, 산화물, 질화물 Dielectrics, Substrates, Trench, Memory Devices, Oxides, Nitrides

Description

메모리 디바이스를 위한 분리 트렌치{ISOLATION TRENCHES FOR MEMORY DEVICES}Isolation trenches for memory devices {ISOLATION TRENCHES FOR MEMORY DEVICES}

본 발명은 일반적으로 메모리 디바이스에 관한 것이고, 구체적으로, 본 발명은 메모리 디바이스를 위한 분리 트렌치에 관한 것이다.The present invention relates generally to memory devices, and in particular, the present invention relates to isolation trenches for memory devices.

메모리 디바이스는 전형적으로 컴퓨터들의 내부 저장 영역으로서 제공된다. 메모리라는 용어는 집적 회로 칩들의 형태인 데이터 저장소를 의미한다. 일반적으로, 메모리 디바이스는 데이터를 저장하기 위한 메모리 셀들의 어레이와 외부의 주소에 응답하여 메모리 셀들의 어레이를 액세스하기 위해 메모리 셀들의 어레이에 결합한 행 및 열 디코더 회로들을 포함한다.The memory device is typically provided as an internal storage area of computers. The term memory refers to data storage in the form of integrated circuit chips. Generally, a memory device includes an array of memory cells for storing data and row and column decoder circuits coupled to the array of memory cells to access the array of memory cells in response to an external address.

메모리의 한 종류로 플래시 메모리로서 알려져 있는 비휘발성 메모리가 있다. 플래시 메모리는 블록 단위로 소거될 수 있고 재프로그래밍될 수 있는 EEPROM(전기적으로 지울 수 있는 프로그램 가능한 판독 전용 메모리)의 한 종류이다. 많은 현대의 개인용 컴퓨터들(PCs)은 필요한 경우 쉽게 업데이트될 수 있도록 플래시 메모리 칩 위에 그들의 바이오스(BIOS)를 갖는다. 그러한 BIOS는 때때로 플래시 BIOS라고 불린다. 플래시 메모리는 또한, 새로운 통신 프로토콜이 표준화가 됨에 따라 제조업자가 그 통신 트로토콜을 지원할 수 있게 해주고, 더 나은 특 징들을 위해 제조업자가 디바이스를 원격으로 업그레이드할 수 있는 능력을 제공하게 해주기 때문에, 무선 전자 디바이스 분야에서도 인기가 있다.One type of memory is a nonvolatile memory known as a flash memory. Flash memory is a type of EEPROM (electrically erasable programmable read-only memory) that can be erased block by block and reprogrammed. Many modern personal computers (PCs) have their BIOS on a flash memory chip so that they can be easily updated when needed. Such a BIOS is sometimes called a flash BIOS. Flash memory also allows wireless manufacturers to support their communication protocols as new communication protocols become standardized, and provides manufacturers with the ability to upgrade devices remotely for better features. It is also popular in the field of devices.

전형적인 플래시 메모리는 열 및 행 형태로 배열된 매우 많은 수의 메모리 셀들을 포함하는 메모리 어레이를 가진다. 각 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트(floating-gate) 전계효과 트랜지스터를 포함한다. 셀들은 일반적으로 블록으로 그룹지어진다. 블록 내의 각 셀들은 플로팅 게이트를 충전함에 의해 각각에 대해 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 조작에 의해 플로팅 게이트에서 제거될 수 있다. 셀 내의 데이터는 플로팅 게이트의 전하의 존재 또는 부재에 의해 결정된다.A typical flash memory has a memory array containing a very large number of memory cells arranged in columns and rows. Each memory cell includes a floating-gate field effect transistor capable of retaining charge. Cells are generally grouped into blocks. Each cell in the block can be electrically programmed for each by charging the floating gate. Charge can be removed from the floating gate by a block erase operation. Data in the cell is determined by the presence or absence of charge in the floating gate.

메모리 디바이스들은 전형적으로 반도체 제작 방법들을 사용하여 반도체 기판들 위에 형성된다. 메모리 셀들의 어레이는 그 기판 위에 배치된다. 어레이 내에서 기판 위에 형성되고 유전체로 채워지는, 예를 들어, 얕은 트렌치 분리(STI; shallow trench isolation)인 분리 트렌치들은, 메모리 셀들 사이에서 기판을 통한 과도 전류의 흐름을 방지함으로써 메모리 어레이에서 전압 절연을 제공한다. 분리 트렌치들은 종종 물리적 피착(deposition) 프로세스를 이용하여, 예를 들어, 고밀도 플라즈마(HDP) 산화물들로 채워진다. 그러나, 플래시 메모리 어레이들에 대해 요구되는 공간은 종종 분리 트렌치가 상대적으로 좁은 폭을 가질 것을 필요로 하고 결과적으로 애스팩트 비(aspect ratio)(또는 트렌치 깊이 대 트렌치 폭의 비)가 커지게 된다. 큰 애스팩트 비는 종종 물리적 스퍼터링 프로세스를 이용하여 이러한 트렌치들을 채울 때 유전체 내에 공극이 생기도록 만든다.Memory devices are typically formed on semiconductor substrates using semiconductor fabrication methods. An array of memory cells is disposed above the substrate. Isolation trenches formed over the substrate and filled with a dielectric in the array, for example, shallow trench isolation (STI), provide voltage isolation in the memory array by preventing the flow of transient current through the substrate between the memory cells. To provide. Isolation trenches are often filled with, for example, high density plasma (HDP) oxides using a physical deposition process. However, the space required for flash memory arrays often requires that the isolation trenches have a relatively narrow width, resulting in a large aspect ratio (or ratio of trench depth to trench width). Large aspect ratios often lead to voids in the dielectric when filling these trenches using a physical sputtering process.

트렌치들을 스핀-온 유전체(SOD; spin-on-dielectric)들로 채움으로써 채우는 동안에 유전체 내에 공극이 형성되는 것을 감소시킬 수 있다. 그러나 SOD는 일반적으로 그것들이 트렌치들 내에 배치된 이후에, 예를 들어 증기-산화(steam-oxidation) 프로세스를 이용하여, 경화(cure)(또는 어닐링(anneal))되어야 하는데, 그 프로세스는 기판 및 기판 위에 있는 메모리 셀들의 층에 원하지 않는 산화를 발생시킬 수 있다. 그러한 산화를 방지하기 위하여, 트렌치들은 SOD로 트렌치들을 채우기 전에 질화물 라이너(liner)로 채워질 수 있다. 질화물 라이너들의 한가지 문제점은 메모리 셀들과 메모리 디바이스의 신뢰성에 나쁘게 영향을 미칠 수 있는 포획 전하(trapped charge)들을 저장할 수 있다는 것이다. Filling the trenches with spin-on-dielectrics (SOD) can reduce the formation of voids in the dielectric during filling. However, SODs generally have to be cured (or annealed) after they are placed in trenches, for example using a steam-oxidation process, which process requires a substrate and Undesired oxidation can occur in a layer of memory cells over a substrate. To prevent such oxidation, the trenches may be filled with a nitride liner before filling the trenches with SOD. One problem with nitride liners is that they can store trapped charges that can adversely affect the reliability of the memory cells and memory device.

전술한 이유들 및 기술 분야에서 통상의 지식을 가진 사람들이 본 명세서를 읽고 이해하게 될 아래에 설명되는 그외의 이유들에 대하여, 기존의 트렌치 채움 방법들의 대안에 대한 필요가 기술 분야에 존재한다. There is a need in the art for alternatives to existing trench filling methods, for the reasons described above and for other reasons described below, which will be read and understood by those of ordinary skill in the art.

분리 트렌치들을 채우는데 있어서의 전술한 문제점 및 그외의 문제점들은 본 발명에 의해 제기되고 다음의 명세서를 읽고 학습함으로써 이해될 것이다.The foregoing and other problems in filling the isolation trenches are addressed by the present invention and will be understood by reading and learning the following specification.

일 실시예에서, 본 발명은 메모리 디바이스의 일부를 형성하는 방법을 제공한다. 본 방법은 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강하도록 기판으로 확장하는 트렌치의 일부에 제1 유전체 플러그를 형성하는 단계를 포함한다. 제1 유전체 플러그는 제1 유전체 물질층 및 제1 유전체 물질층 위에 형성되는 제2 유전체 물질층을 갖는다. 제1 유전체 플러그의 상부 표면 위에 제3 유전체 물질의 제2 유전체 플러그를 형성하는 단계가 본 방법에 포함된다.In one embodiment, the present invention provides a method of forming a portion of a memory device. The method includes forming a first dielectric plug in a portion of a trench extending into the substrate such that the top surface of the first dielectric plug is settled below the top surface of the substrate. The first dielectric plug has a first dielectric material layer and a second dielectric material layer formed over the first dielectric material layer. Forming a second dielectric plug of third dielectric material over the top surface of the first dielectric plug is included in the method.

다른 실시예에서, 본 발명은 메모리 디바이스의 일부를 형성하는 방법을 제공한다. 그 방법은 기판 위에 제1 유전체 층을 형성하고 제1 유전체 층 위에 제2 유전체 층을 형성하는 것에 의해 기판 내로 확장하는 트렌치의 일부를 제1 유전체 층으로 채우는 단계를 포함한다. 그 방법은 제3 유전체 층이 트렌치의 일부를 채우도록 하고 제3 유전체 층의 상부 표면이 기판의 상부 표면 아래에 위치하도록 하기 위해 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계를 포함한다. 제2 유전체 층의 일부를 제3 유전체 층의 상부 표면 레벨까지 제거하여 제3 유전체 층의 상부 표면과 기판의 상부 표면 사이에 위치한 제1 유전체 층의 일부를 노출시키는 단계가 본 방법에 포함되고, 트렌치의 잔여 부분을 채우기 위하여 트렌치 내에 제4 유전체 층을 형성하는 단계가 본 방법에 포함된다. 제4 유전체 층의 일부는 제3 유전체 층의 상부 표면과 제1 유전체 층의 노출된 표면 위에 형성된다.In another embodiment, the present invention provides a method of forming a portion of a memory device. The method includes filling a first dielectric layer with a portion of a trench that extends into the substrate by forming a first dielectric layer over the substrate and forming a second dielectric layer over the first dielectric layer. The method includes forming a third dielectric layer over the second dielectric layer so that the third dielectric layer fills a portion of the trench and the top surface of the third dielectric layer is located below the top surface of the substrate. Removing the portion of the second dielectric layer to the top surface level of the third dielectric layer to expose a portion of the first dielectric layer located between the top surface of the third dielectric layer and the top surface of the substrate, Forming a fourth dielectric layer in the trench to fill the remaining portion of the trench is included in the method. A portion of the fourth dielectric layer is formed over the top surface of the third dielectric layer and the exposed surface of the first dielectric layer.

다른 실시예에서, 본 발명은 기판으로 확장하는 트렌치를 갖는 메모리 디바이스를 제공한다. 제1 유전체 플러그는 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래에 위치하도록 트렌치 내에 배치된다. 제1 유전체 플러그는 제1 유전체 물질 및 제1 유전체 물질 위에 형성된 제2 유전체 물질을 갖는다. 제3 유전체 물질의 제2 유전체 플러그는 제1 유전체 물질의 상부 표면 위에서 트렌치 내에 배치된다.In another embodiment, the present invention provides a memory device having a trench extending into a substrate. The first dielectric plug is disposed in the trench such that the top surface of the first dielectric plug is located below the top surface of the substrate. The first dielectric plug has a first dielectric material and a second dielectric material formed over the first dielectric material. The second dielectric plug of the third dielectric material is disposed in the trench over the top surface of the first dielectric material.

본 발명의 다른 실시예들은 다양한 범주의 방법들과 장치를 포함한다. Other embodiments of the present invention include various categories of methods and apparatus.

도 1은 본 발명의 실시예에 따른 메모리 시스템의 간략화된 블록도.1 is a simplified block diagram of a memory system in accordance with an embodiment of the present invention.

도 2A 내지 도 2H는 본 발명의 다른 실시예에 따른 다양한 제조 단계들에서의 메모리 디바이스의 일부의 단면도.2A-2H are cross-sectional views of a portion of a memory device at various fabrication steps in accordance with another embodiment of the present invention.

본 발명의 다음의 상세한 설명은, 명세서의 일부를 이루는 참조 도면들을 참조하여 참조가 이루어지고, 실례로써 본 발명의 특정 실시예들이 실행될 수 있다. 도면에서는, 유사한 번호들은 몇몇 도면들에 걸쳐 실질적으로 유사한 구성요소들을 표시한다. 이들 실시예들은 기술 분야에서 숙련된 자라면 본 발명을 실시할 수 있도록 충분히 자세하게 설명된다. 그외의 실시예들이 사용될 수 있고, 구조적, 논리적, 및 전기적 변경들이 본 발명의 범주를 벗어나지 않고 행해질 수 있다. 이하의 설명에서 사용되는 웨이퍼 또는 기판이라는 용어는 임의의 베이스 반도체 구조를 포함한다. 웨이퍼와 기판은 모두 스핀-온 사파이어(SOS; silicon-on-sapphire) 기술, 스핀-온 인슐레이터(SOI; silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑 반도체들, 베이스 반도체 구조에 의해 지지되는 실리콘의 에피택셜(epitaxial) 층 뿐만 아니라, 당업자에게 잘 알려진 그외의 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서, 웨이퍼 또는 기판에 대한 참조가 행해질 때, 이전의 프로세스 단계들이 베이스 반도체 구조 내에 영역들/접합부들을 형성하기 위해 사용될 수 있고, 웨이퍼 또는 기판이라는 용어는 그러한 영역들/접합부들을 포함하는 하부의 층들을 포함한다. 따라서, 이하의 상세한 설명은 제한하려는 의도가 아니고, 본 발명의 범주는 첨부된 청구항 및 그 등가물에 의해서만 정의된다.The following detailed description of the invention is made with reference to the accompanying drawings, which form a part of the specification, and by way of example, specific embodiments of the invention may be practiced. In the drawings, like numerals indicate substantially similar components throughout the several views. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. Other embodiments may be used and structural, logical, and electrical changes may be made without departing from the scope of the present invention. The term wafer or substrate as used in the description below includes any base semiconductor structure. Both wafer and substrate are spin-on sapphire (SOS) technology, spin-on insulator (SOI) technology, thin film transistor (TFT) technology, doped and undoped semiconductors, base It is to be understood that it includes not only the epitaxial layer of silicon supported by the semiconductor structure, but also other semiconductor structures well known to those skilled in the art. Also, in the following description, when reference is made to a wafer or substrate, previous process steps may be used to form regions / junctions in the base semiconductor structure, and the term wafer or substrate may refer to such regions / junctions. Including the bottom layer comprising. Accordingly, the following detailed description is not intended to be limiting, and the scope of the invention is defined only by the appended claims and equivalents thereof.

도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 간략화된 블록도이다. 메모리 시스템(100)은 플래시 메모리 디바이스, 예를 들어 NAND 또는 NOR 메모리 디바이스, DRAM, SRAM 등과 같은 집적 회로 메모리 디바이스(102)를 포함하고, 이것은 메모리 셀들의 어레이(104)와, 어드레스 디코더(106), 행 액세스 회로(108), 열 액세스 회로(110), 제어 회로(112), 입력/출력(I/O) 회로(114), 및 어드레스 버퍼(116)를 포함하는 메모리 어레이(104) 주변의 영역을 포함한다. 행 액세스 회로(108) 및 열 액세스 회로(110)는 고전압 펌프들과 같은 고전압 회로를 포함할 수 있다. 메모리 시스템(100)은 메모리 액세스를 위해 전자 시스템의 일부로서 메모리 디바이스(102)에 전기적으로 접속된 외부의 마이크로 프로세서(120), 또는 메모리 콘트롤러를 포함한다. 메모리 디바이스(102)는 프로세서(120)로부터 제어 링크(122)를 통해 제어 신호를 수신한다. 메모리 셀들은 데이터(DQ) 링크(124)를 통해 액세스되는 데이터를 저장하기 위해 사용된다. 어드레스 신호들은 메모리 어레이(104)에 액세스하기 위해 어드레스 디코더(106)에서 디코드되는 어드레스 링크(126)를 통해 수신된다. 어드레스 버퍼 회로(116)는 어드레스 신호들을 래치한다(latch). 메모리 셀들은 제어 신호들과 어드레스 신호들에 응답하여 액세스된다. 기술 분야에서 통상의 지식을 가진 사람들은, 부가적인 회로와 제어 신호들이 제공될 수 있고 도 1의 메모리 디바이스는 본 발명에 집중하는 것을 돕기 위해 간략화될 수 있다는 것을 인식할 것이다.1 is a simplified block diagram of a memory system 100 in accordance with an embodiment of the present invention. The memory system 100 includes a flash memory device, eg, an integrated circuit memory device 102 such as a NAND or NOR memory device, DRAM, SRAM, etc., which is an array of memory cells 104 and an address decoder 106. A memory array 104 comprising a row access circuit 108, a column access circuit 110, a control circuit 112, an input / output (I / O) circuit 114, and an address buffer 116. It includes an area. Row access circuit 108 and column access circuit 110 may include high voltage circuits such as high voltage pumps. Memory system 100 includes an external microprocessor 120, or a memory controller, electrically connected to memory device 102 as part of an electronic system for memory access. Memory device 102 receives a control signal from control 120 via control link 122. Memory cells are used to store data accessed via data (DQ) link 124. Address signals are received via an address link 126 that is decoded at the address decoder 106 to access the memory array 104. The address buffer circuit 116 latches the address signals. Memory cells are accessed in response to control signals and address signals. Those skilled in the art will appreciate that additional circuitry and control signals may be provided and the memory device of FIG. 1 may be simplified to help focus on the present invention.

메모리 어레이(104)는 행 및 열 형태로 배열된 메모리 셀들을 포함한다. 일 실시예에서, 메모리 셀들은 전하를 보유할 수 있는 플로팅 게이트 전계 효과 트랜지스터를 포함하는 플래시 메모리이다. 셀들은 블록으로 그룹지어진다. 블록 내의 각 셀들은 플로팅 게이트를 충전함에 의해 각각에 대해 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 조작에 의해 플로팅 게이트에서 제거될 수 있다.The memory array 104 includes memory cells arranged in rows and columns. In one embodiment, the memory cells are flash memory containing floating gate field effect transistors capable of retaining charge. Cells are grouped into blocks. Each cell in the block can be electrically programmed for each by charging the floating gate. Charge can be removed from the floating gate by a block erase operation.

일 실시예에서, 메모리 어레이(104)는 NOR 플래시 메모리 어레이이다. 어레이의 열의 각 메모리 셀의 제어 게이트는 워드 라인에 접속되어 있고, NOR 플래시 메모리 디바이스에 대한 메모리 어레이는 메모리 디바이스(102)의 행 액세스 회로(108)와 같은 행 액세스 회로에 의해 액세스되어, 그 제어 게이트들에 접속된 워드 라인을 선택함에 의해 플로팅 게이트 메모리 셀들의 행을 작동시킨다. 메모리 셀들에 의해 선택된 행은 그들의 프로그램된 상태에 따라 디퍼링(differing) 전류를 흘려주는 것에 의해 그들의 데이터 값을 열 비트 라인들에 접속된 소스 라인으로부터 열 비트 라인들에 위치시킨다.In one embodiment, memory array 104 is a NOR flash memory array. The control gate of each memory cell in a column of the array is connected to a word line, and the memory array for the NOR flash memory device is accessed by a row access circuit, such as the row access circuit 108 of the memory device 102, to control the control. The row of floating gate memory cells is operated by selecting a word line connected to the gates. The row selected by the memory cells positions their data value from the source line connected to the column bit lines from the source line connected to the column bit lines by flowing a differing current according to their programmed state.

다른 실시예에서, 메모리 어레이(104)는 또한, 어레이의 행의 각 메모리 셀의 제어 게이트가 워드 라인에 접속되도록 배열되어 있는 NAND 플래시 메모리 어레이일 수 있다. 그러나, 각 메모리 셀은 그 드레인 영역에 의해 열 비트 라인에 직접 접속되지 않는다. 대신에, 어레이의 메모리 셀들은 예를 들어, 각각 32개씩, 스트링(종종 NAND 스트링들이라고 불림)으로서, 소스 라인과 열 비트 라인 사이에 소스에서 드레인 방향으로 메모리 셀들이 직렬로 함께 배열된다. NAND 플래시 메모리 디바이스들에 대한 메모리 어레이는 다음에 메모리 디바이스(102)의 행 액세스 회로(108)와 같은 행 액세스 회로에 의해 액세스되어, 메모리 셀의 제어 게이트 에 접속된 워드 라인을 선택함에 의해 메모리 셀들의 행을 작동시킨다. 또한, 각 스트링의 선택되지 않은 메모리 셀들의 제어 게이트들에 접속된 워드 라인들은 각 스트링의 선택되지 않은 메모리 셀들을 패스 트랜지스터로서 동작하게 하여, 그들의 저장된 값들에 의해 제한받지 않는 방식으로 전류를 통과하게 한다. 전류는 다음에 각 스트링이 선택된 메모리 셀들에 의해서만 제한을 받으면서, 소스 라인으로부터 스트링에 접속된 각 시리즈를 통하여 열 비트 라인으로 흐른다.  In another embodiment, memory array 104 may also be a NAND flash memory array in which the control gate of each memory cell in a row of the array is arranged to be connected to a word line. However, each memory cell is not directly connected to the column bit line by its drain region. Instead, the memory cells of the array are, for example, 32 strings (sometimes called NAND strings), each of which is arranged together in series in the source to drain direction between the source line and the column bit line. The memory array for NAND flash memory devices is then accessed by a row access circuit, such as the row access circuit 108 of the memory device 102, to select the word line connected to the control gate of the memory cell by selecting the memory cell. Activate the row of fields. Further, word lines connected to the control gates of the unselected memory cells of each string operate the unselected memory cells of each string as pass transistors to pass current in a manner not limited by their stored values. do. Current then flows from the source line to the column bit line through each series connected to the string, with each string limited only by the selected memory cells.

도 2A 내지 도 2H는 메모리 디바이스(102)의 일부와 같은, 본 발명의 다른 실시예에 따른 다양한 제조 단계에서의 메모리 디바이스의 일부의 단면도이다. 도 2A는 몇몇 처리 단계들이 일어난 뒤의 메모리 디바이스의 일부를 묘사한다. 도 2A에 묘사된 구조의 형식은 공지되어 있는 것으로 여기에서는 상세히 설명되지 않을 것이다.2A-2H are cross-sectional views of a portion of a memory device at various stages of fabrication in accordance with another embodiment of the present invention, such as portion of memory device 102. 2A depicts a portion of a memory device after several processing steps have taken place. The format of the structure depicted in FIG. 2A is well known and will not be described in detail herein.

일반적으로, 도 2A의 구조는, 예를 들어, 실리콘 등의 기판(200) 위에 제1 유전체 층(202)을 형성하는 것에 의해 형성된다. 일 실시예에서, 제1 유전체 층(202)은 터널 산화물 층과 같은 게이트 유전체 층(또는 터널 유전체 층)이다. 예를 들어, 도핑된 폴리실리콘인 도전층(204)이 제1 유전체 층(202) 위에 형성되고, 하드 마스크 층(206)이 도전층(204) 위에 형성된다. 마스크 층(206)은 예를 들어, 실리콘 질화물(Si3N4) 층인 질화물 층과 같은 제2 유전체 층이 될 수 있다.In general, the structure of FIG. 2A is formed by forming a first dielectric layer 202 on a substrate 200 such as, for example, silicon. In one embodiment, the first dielectric layer 202 is a gate dielectric layer (or tunnel dielectric layer), such as a tunnel oxide layer. For example, a conductive layer 204, which is doped polysilicon, is formed over the first dielectric layer 202, and a hard mask layer 206 is formed over the conductive layer 204. The mask layer 206 may be a second dielectric layer, such as a nitride layer, for example, a silicon nitride (Si 3 N 4 ) layer.

트렌치들(210)은 마스크 층(206), 도전층(204), 및 제1 유전체 층(202)을 통과하여 연속적으로 형성되고 기판(200) 내로 확장한다. 이것은 마스크 층(206)을 패터닝하고 에칭함으로써 달성될 수 있다. 제3 유전체 층(212)은 기판(200) 내에 형성된 트렌치들(210)의 일부를 채우기 위하여 트렌치들(210)에 의해 노출된 기판(200)의 일부 위에 형성될 수 있다.The trenches 210 are continuously formed through the mask layer 206, the conductive layer 204, and the first dielectric layer 202 and extend into the substrate 200. This may be accomplished by patterning and etching the mask layer 206. The third dielectric layer 212 may be formed over a portion of the substrate 200 exposed by the trenches 210 to fill a portion of the trenches 210 formed in the substrate 200.

도 2B에서, 예를 들어 실리콘 질화물인 질화물 층과 같은 제4 유전체 층(220)이 예컨대 블랭킷 피착(blanket deposition)에 의해 도 2A의 구조체 위에 형성될 수 있고, 일 실시예에서 산화 배리어 층으로서 동작할 수 있다. 특히, 제4 유전체 층(220)은 마스크 층(206)의 상부 표면 위에, 그리고 트렌치들(210)이 통과하는 마스크 층(206), 도전층(204), 및 제1 유전체 층(202)의 일부 위에 형성된다. 이 방식으로, 제4 유전체 층(220)은 트렌치들(210)을 채운다. 일 실시예에서, 제3 유전체 층(212)은 기판(200)과 제4 유전체 층(220) 사이의 접착력을 제공하고 기판과 제4 유전체 층(220) 사이에서 형성될 수 있는 스트레스를 완화시키는 스트레스 완화층으로서 동작한다. 다른 실시예에서, 제3 유전체 층(212)은 패드(pad) 산화물 층이고 열(thermal) 산화물 층일 수 있다. 다른 실시예에서, 제3 유전체 층(212)은, 예를 들어, 피착된 이산화실리콘(SiO2)이다.In FIG. 2B, a fourth dielectric layer 220, such as a nitride layer, for example silicon nitride, may be formed over the structure of FIG. 2A, for example by blanket deposition, and in one embodiment acts as an oxide barrier layer. can do. In particular, the fourth dielectric layer 220 is formed on the top surface of the mask layer 206 and of the mask layer 206, the conductive layer 204, and the first dielectric layer 202 through which the trenches 210 pass. Formed on top of it. In this way, fourth dielectric layer 220 fills trenches 210. In one embodiment, the third dielectric layer 212 provides adhesion between the substrate 200 and the fourth dielectric layer 220 and relieves stress that may be formed between the substrate and the fourth dielectric layer 220. It acts as a stress mitigating layer. In another embodiment, third dielectric layer 212 is a pad oxide layer and may be a thermal oxide layer. In another embodiment, third dielectric layer 212 is, for example, deposited silicon dioxide (SiO 2 ).

도 2C에서 제5 유전체층(230)이 트렌치들(210)을 채우거나 또는 부분적으로 채우기 위하여 제4 유전체 층(220) 위에 각 트렌치들(210)의 내에 피착된다. 일 실시예에서, 제5 유전체 층(230)은 스핀-온 글래스(spin-on glass), 실세스퀴옥산 수소(HSQ; hydrogen silsesquioxane), 헥사메틸디실록산(hexametyldisiloxane), 옥타메틸트리실록산(octamethyltrisiloxane)와 같은 스핀-온 유전체(SOD) 물질(230) 등이다. 제5 유전체 층(230)은 이후에, 예를 들어, 필요하다면 증기-산화 프로세스를 이용하여, 경화(또는 어닐링)된다. 일 실시예에서, 제4 유전체 층(220)은 경화 중에 기판(200) 및 도전층(204)의 산화를 방지하는 작용을 한다. 도 2D에서, 제5 유전체 층(230)의 상부 표면이 각각의 트렌치들 내로, 예를 들면, 기판(200)의 상부 표면 아래로 침강하여, 각 트렌치들(210)을 채우는 제4 유전체 층(220)의 일부를 노출시키도록, 제5 유전체 층(230)의 일부가 에치-백(etch-back) 프로세스에서 에칭에 의해 제거된다.In FIG. 2C, a fifth dielectric layer 230 is deposited in each of the trenches 210 over the fourth dielectric layer 220 to fill or partially fill the trenches 210. In one embodiment, fifth dielectric layer 230 comprises spin-on glass, hydrogen silsesquioxane (HSQ), hexamethylylsiloxane, octamethyltrisiloxane Spin-on dielectric (SOD) material 230, and the like. Fifth dielectric layer 230 is then cured (or annealed) using, for example, a vapor-oxidation process if necessary. In one embodiment, fourth dielectric layer 220 serves to prevent oxidation of substrate 200 and conductive layer 204 during curing. In FIG. 2D, a fourth dielectric layer (top surface of the fifth dielectric layer 230 settles into respective trenches, for example, below the top surface of the substrate 200, filling the trenches 210. To expose a portion of 220, a portion of fifth dielectric layer 230 is removed by etching in an etch-back process.

도 2E에서, 제4 유전체 층(220)의 일부가, 제4 유전체 층(220)의 잔여 부분이 제5 유전체 층(230)과 제3 유전체 층(212)의 사이에 있도록 제5 유전체 층(230)의 상부 표면 레벨까지, 예를 들어, 습식 에칭을 이용하여, 선택적으로 제거된다. 즉, 제4 유전체 층(220)은 마스크 층(206)의 상부 표면으로부터 제거되고, 각 트렌치들(210) 내에 위치한 제4 유전체 층(220)의 노출된 부분이 제거된다. 이것은 마스크 층(206)의 상부 표면과 트렌치들(210)이 통과하는 마스크 층(206), 도전층(204), 제1 유전체 층(202)의 일부, 및 기판(200)의 상부 표면과 제5 유전체 층(230)의 사이에 있는 제3 유전체 층(212)의 일부를 노출시킨다. 제4 유전체 층(220)과 제5 유전체 층(230)의 잔여 부분들은 도 2E에 도시된 바와 같이, 기판(200)의 표면 아래로 침강한 상부 표면을 갖고 트렌치들(210)의 낮은 부분을 채우는 제1 유전체 플러그(232)를 형성한다.In FIG. 2E, a portion of the fourth dielectric layer 220 is formed such that the remaining portion of the fourth dielectric layer 220 is between the fifth dielectric layer 230 and the third dielectric layer 212. To the upper surface level of 230), for example, using wet etching, selectively removed. That is, the fourth dielectric layer 220 is removed from the top surface of the mask layer 206 and the exposed portion of the fourth dielectric layer 220 located in each trench 210 is removed. This is because the mask layer 206, the conductive layer 204, the portion of the first dielectric layer 202, and the upper surface and the substrate 200 of the mask layer 206 and the trenches 210 pass therethrough. A portion of the third dielectric layer 212 that is between the five dielectric layers 230 is exposed. The remaining portions of the fourth dielectric layer 220 and the fifth dielectric layer 230 have a lower surface of the trenches 210 with an upper surface settled below the surface of the substrate 200, as shown in FIG. 2E. Filling first dielectric plug 232 is formed.

도 2F에서, 예를 들어, 물리적 스퍼터링 프로세스를 이용하여, 제6 유전체 층(240)이 도 2E의 구조 위에 블랭킷 피착되고, 각 트렌치들(210)의 채워지지 않은 부분을 채운다. 특히, 제6 유전체 층(240)은 마스크 층(206)의 노출된 상부 표면과 트랜체들(210)이 통과하는 마스크 층(206), 도전층(204), 제1 유전체 층(202)의 노출된 부분, 기판(200)의 상부 표면과 제1 유전체 층의 상부 표면 사이에 있는 제3 유전체 층(212)의 일부, 및 제1 유전체 플러그(232)의 위에 피착된다. 일 실시예에서, 제 6 유전체(240)는 고밀도 플라즈마(HDP; high-density-plasa) 산화물과 같은, 고밀도 플라즈마(HDP) 유전체 물질이다. 제1 유전체 플러그(232)는 트렌치들(210)의 잔여 깊이를 감소시키고, 따라서 제6 유전체 층(240)의 피착에 대한 애스팩트 비도 역시 감소한다는 것에 유의한다. 트렌치들(210)의 감소된 애스팩트 비는 트렌치들(210)의 채워지지 않은 부분들 내에 제6 유전체 층(240)을 피착시킬 때 공극의 형성을 감소시킨다.In FIG. 2F, for example, using a physical sputtering process, a sixth dielectric layer 240 is blanket deposited over the structure of FIG. 2E and fills the unfilled portion of each trench 210. In particular, the sixth dielectric layer 240 includes the exposed top surface of the mask layer 206 and the mask layer 206, conductive layer 204, and first dielectric layer 202 through which the trenches 210 pass. The exposed portion, a portion of the third dielectric layer 212 that is between the top surface of the substrate 200 and the top surface of the first dielectric layer, and a top of the first dielectric plug 232 are deposited. In one embodiment, sixth dielectric 240 is a high density plasma (HDP) dielectric material, such as a high-density-plasa (HDP) oxide. Note that the first dielectric plug 232 reduces the remaining depth of the trenches 210 and therefore also reduces the aspect ratio for deposition of the sixth dielectric layer 240. The reduced aspect ratio of the trenches 210 reduces the formation of voids when depositing the sixth dielectric layer 240 in the unfilled portions of the trenches 210.

도 2G에서, 제6 유전체 층(240)의 일부는, 예를 들면 화학 기계적 연마(CMP; chemical mechanical polishing)를 이용하여, 도 2F의 구조로부터 제거될 수 있다. 즉, 제6 유전체 층(240)은, 마스크 층(206)의 상부 표면이 노출되고 각 트렌치들(210) 내의 제6 유전체 층(240)의 상부 표면이 실질적으로 마스크 층(206)의 상부 표면과 동일 평면이 되도록 제거된다. 각 트렌치들(210) 내의 제6 유전체 층(240)의 일부는, 마스크 층(206), 도전층(204), 제1 도전층(202)을 통과하여 기판(200) 내에 이르고 제1 유전체 플러그(232)에서 끝나는 제2 유전체 플러그(242)를 형성한다는 것을 유의한다. 제3 유전체 층(212)은 제2 유전체 플러그(242)와 기판(200)의 일부 사이에, 그리고 제1 유전체 플러그(232)와 기판(200) 사이에 위치한다.In FIG. 2G, a portion of the sixth dielectric layer 240 may be removed from the structure of FIG. 2F, for example using chemical mechanical polishing (CMP). That is, the sixth dielectric layer 240 has the top surface of the mask layer 206 exposed and the top surface of the sixth dielectric layer 240 in each trench 210 substantially the top surface of the mask layer 206. It is removed to be coplanar with. A portion of the sixth dielectric layer 240 in each trench 210 passes through the mask layer 206, the conductive layer 204, the first conductive layer 202, into the substrate 200, and the first dielectric plug. Note that second dielectric plug 242 ends at 232. The third dielectric layer 212 is positioned between the second dielectric plug 242 and a portion of the substrate 200 and between the first dielectric plug 232 and the substrate 200.

제4 유전체 층(220)은 각 트렌치들(210)의 낮은 부분에 위치하고 메모리 셀 들을 형성하는데 사용되는 기판(200)의 상부 표면에 배치된 층들로부터 떨어져 있을 수 있다는 것을 유의한다. 이것은, 특히 제4 유전체 층(220)이 메모리 셀들의 신뢰성에 나쁜 영향을 줄 수 있고 따라서 메모리 디바이스에 나쁜 영향을 줄 수 있는 질화물인 경우에, 축전 전하들을 저장하는 제4 유전체 층(220)과 관련된 문제들을 감소시키는 작용을 한다.Note that the fourth dielectric layer 220 may be located at the lower portion of each trench 210 and spaced apart from the layers disposed on the top surface of the substrate 200 used to form the memory cells. This is especially true when the fourth dielectric layer 220 is a nitride which can adversely affect the reliability of the memory cells and thus adversely affect the memory device, and the fourth dielectric layer 220 storing the stored charges. It works to reduce related problems.

이어서 도전층(204)을 노출시키기 위하여 마스크(206)가 제거된다. 이후에, 예를 들어, 산화 실리콘, 질화물, 산화질화물(oxynitride)의 층, 산화 질화 산화물(ONO; oxide-nitride-oxide) 층 등과 같은 인터게이트(intergate) 유전체 층(250)이 노출된 도전층(204) 위에 형성된다. 도핑된 폴리실리콘 층, 예를 들어 내화성 금속층인 금속층, 예를 들어 금속 규화물 층인 금속 함유층 등과 같은 도전층(260)이 도 2H에 도시된 바와 같이, 인터게이트 유전체 층(250) 위에 형성된다. 도전층(260)은 하나 이상의 전도성 물질들 또는 전도성 층들, 폴리실리콘 층 위에 배치된 금속 또는 금속 함유층 등을 포함할 수 있다. 다른 실시예에서, 도전층들(204 및 260)은 각각 도 1의 메모리 어레이(104)와 같은 메모리 어레이의 메모리 셀들의 플로팅 게이트와 제어 게이트(또는 워드 라인)를 형성한다. 소스/드레인 영역들은 또한 메모리 어레이의 일부로서 도 2G에 도시되지 않은 기판(200)의 일부에 형성된다. 일 실시예에서, 전도성 층(204)이 플로팅 게이트의 커플링을 향상시키기 위해 확장된다. 전술한 바와 같이, 유전체 물질들로 채워진 트렌치들(210)은 메모리 셀들 사이에서 기판을 통하여 과도 전류가 흐르는 것을 방지하는 작용을 한다.The mask 206 is then removed to expose the conductive layer 204. Thereafter, for example, an exposed conductive layer 250 such as a silicon oxide, a nitride, a layer of oxynitride, an oxide-nitride-oxide (ONO) layer, or the like is exposed. 204 is formed. A conductive layer 260, such as a doped polysilicon layer, for example a metal layer that is a refractory metal layer, for example a metal containing layer, which is a metal silicide layer, or the like, is formed over the intergate dielectric layer 250, as shown in FIG. The conductive layer 260 may include one or more conductive materials or conductive layers, a metal or metal containing layer, etc. disposed over the polysilicon layer. In another embodiment, conductive layers 204 and 260 form floating gates and control gates (or word lines) of memory cells of a memory array, such as memory array 104 of FIG. 1, respectively. Source / drain regions are also formed in a portion of the substrate 200 that is not shown in FIG. 2G as part of the memory array. In one embodiment, the conductive layer 204 is expanded to enhance the coupling of the floating gate. As described above, trenches 210 filled with dielectric materials serve to prevent excessive current from flowing through the substrate between the memory cells.

도 1의 메모리 어레이(104) 주변의 영역에 위치한 구성요소들은 또한 기판 (200) 위에 형성되고, 전술한 바와 같이, 유전체 물질들로 채워진 트렌치들(210)은 메모리 어레이(104) 주변의 영역과 메모리 어레이(104)의 사이에 형성될 수 있고, 주변 영역의 구성요소들과 메모리 어레이(104) 사이에서 기판을 통하여 과도 전류가 흐르는 것을 방지하는 작용을 한다.Components located in the region around the memory array 104 of FIG. 1 are also formed over the substrate 200, and as described above, trenches 210 filled with dielectric materials may be formed in conjunction with the region around the memory array 104. It may be formed between the memory array 104, and serves to prevent excessive current flow through the substrate between the components of the peripheral region and the memory array 104.

<종결><End>

여기에서는 특정 실시예들이 예시되고 설명되었지만, 기술 분야에서 통상의 지식을 가진 자라면 동일 목적을 달성하기 위해 의도된 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 알 수 있을 것이다. 따라서, 본 출원서는 본 발명의 임의의 개조나 변동을 포함하도록 의도되었다. 본 발명은 다음의 청구항들과 그 등가물에 의해서만 제한된다는 것이 명백하게 의도되었다.Although specific embodiments have been illustrated and described herein, one of ordinary skill in the art will recognize that any arrangement intended to achieve the same purpose may be substituted for the specific embodiments shown. Accordingly, this application is intended to cover any adaptations or variations of the present invention. It is manifestly intended that this invention be limited only by the following claims and equivalents thereof.

Claims (77)

메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 제1 유전체 플러그의 상부 표면이 기판의 상부 표면 아래로 침강(recess)하도록 상기 기판 내로 확장하는 트렌치(trench)의 일부에 제1 유전체 플러그를 형성하는 단계 - 상기 제1 유전체 플러그는 제1 유전체 물질층과 상기 제1 유전체 물질층 위에 형성된 제2 유전체 물질층을 포함함 -; 및 Forming a first dielectric plug in a portion of a trench that extends into the substrate such that the top surface of the first dielectric plug is recessed below the top surface of the substrate, the first dielectric plug being a first dielectric material A layer and a second dielectric material layer formed over the first dielectric material layer; And 상기 제1 유전체 플러그의 상부 표면 위에 제3 유전체 물질로 된 제2 유전체 플러그를 형성하는 단계Forming a second dielectric plug of a third dielectric material on an upper surface of the first dielectric plug 를 포함하는 방법.How to include. 제1항에 있어서,The method of claim 1, 제1 유전체 플러그를 형성하는 단계는, 상기 트렌지의 일부를 채우며 상기 기판 위에 배치된 제4 유전체 물질의 층 위에 상기 제1 유전체 물질의 층을 형성하는 단계를 더 포함하는 방법.Forming a first dielectric plug further comprising forming a layer of the first dielectric material over a layer of a fourth dielectric material disposed over the substrate and filling a portion of the trench. 제2항에 있어서,The method of claim 2, 제2 유전체 플러그를 형성하는 단계는, 상기 제4 유전체 물질의 층 위에 상기 제2 유전체 플러그의 일부를 형성하는 단계를 더 포함하는 방법.Forming a second dielectric plug further includes forming a portion of the second dielectric plug over the layer of fourth dielectric material. 제1항에 있어서,The method of claim 1, 상기 제1 유전체 물질은 질화물이고, 상기 제2 유전체 물질은 스핀-온(spin-on) 유전체이고, 상기 제3 유전체 물질은 고밀도 플라즈마 산화물인 방법.The first dielectric material is nitride, the second dielectric material is a spin-on dielectric, and the third dielectric material is a high density plasma oxide. 제1항에 있어서,The method of claim 1, 제1 유전체 플러그를 형성하는 단계는 상기 제1 유전체 물질의 층을 경화(cure)하는 단계를 더 포함하는 방법.Forming a first dielectric plug further comprises curing the layer of first dielectric material. 제5항에 있어서,The method of claim 5, 상기 제1 유전체 물질의 층을 경화하는 단계는 산화 처리를 포함하는 방법.Curing the layer of first dielectric material comprises an oxidation treatment. 메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 기판 위에 제1 유전체 층을 형성함으로써 기판 내로 확장하는 트렌치의 일부를 상기 제1 유전체 층으로 채우는 단계;Filling a portion of the trench extending into the substrate with the first dielectric layer by forming a first dielectric layer over the substrate; 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;Forming a second dielectric layer over the first dielectric layer; 제3 유전체 층이 상기 트렌치의 일부를 채우고 제3 유전체 층의 상부 표면이 상기 기판의 상부 표면 아래에 위치하도록 상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계;Forming a third dielectric layer over the second dielectric layer such that a third dielectric layer fills a portion of the trench and the top surface of the third dielectric layer is below the top surface of the substrate; 상기 제3 유전체 층의 상부 표면과 상기 기판의 상부 표면 사이에 위치한 상기 제1 유전체 층의 일부가 노출되도록 상기 제2 유전체 층의 일부를 상기 제3 유 전체 층의 상부 표면 레벨까지 제거하는 단계; 및Removing a portion of the second dielectric layer to an upper surface level of the third dielectric layer such that a portion of the first dielectric layer located between the top surface of the third dielectric layer and the top surface of the substrate is exposed; And 상기 트렌치의 잔여 부분을 채우도록 상기 트렌치 내에 제4 유전체 층을 형성하는 단계 - 제4 유전체 층의 일부는 상기 제3 유전체 층의 상부 표면 및 상기 제1 유전체 층의 노출된 부분 위에 형성됨 -Forming a fourth dielectric layer in the trench to fill the remaining portion of the trench, wherein a portion of the fourth dielectric layer is formed over the top surface of the third dielectric layer and the exposed portion of the first dielectric layer 를 포함하는 방법.How to include. 제7항에 있어서,The method of claim 7, wherein 상기 트렌치는 상기 기판의 상부 표면 위에 형성된 제5 유전체 층과 상기 제5 유전체 층 위에 형성된 도전층을 통과(pass through)하는 방법.The trench passes through a fifth dielectric layer formed over the top surface of the substrate and a conductive layer formed over the fifth dielectric layer. 제7항에 있어서,The method of claim 7, wherein 제3 유전체 층을 형성하는 단계는 상기 제3 유전체 층을 어닐링(annealing)하는 단계를 더 포함하는 방법.Forming a third dielectric layer further comprises annealing the third dielectric layer. 메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 기판의 노출 부위에 산화물 층을 형성함으로써 상기 기판 내에 이르는 트렌치의 일부를 상기 산화물 층으로 채우는 단계;Filling the oxide layer with a portion of the trench leading into the substrate by forming an oxide layer at an exposed portion of the substrate; 상기 산화물 층 위에 질화물 층을 형성하는 단계;Forming a nitride layer over the oxide layer; 스핀-온 유전체 층이 상기 트렌치의 일부를 채우고 상기 스핀-온 유전체 층이 상기 기판의 상부 표면 아래에 위치하도록 상기 질화물 층 위에 스핀-온 유전체 층을 형성하는 단계;Forming a spin-on dielectric layer over the nitride layer such that a spin-on dielectric layer fills a portion of the trench and the spin-on dielectric layer is located below an upper surface of the substrate; 상기 스핀-온 유전체 층의 상부 표면과 상기 기판의 상부 표면 사이에 위치한 상기 산화물 층의 일부가 노출되도록 상기 스핀-온 유전체 층의 상부 표면의 레벨까지 상기 질화물 층의 일부를 제거하는 단계; 및Removing a portion of the nitride layer to the level of the top surface of the spin-on dielectric layer so that a portion of the oxide layer located between the top surface of the spin-on dielectric layer and the top surface of the substrate is exposed; And 상기 트렌치의 잔여 부분을 채우도록 상기 트렌치 내에 고밀도 플라즈마 산화물 층을 형성하는 단계 - 상기 고밀도 플라즈마 산화물 층의 일부는 상기 스핀-온 유전체 층의 상부 표면 및 상기 산화물 층의 노출된 부분 위에 형성됨 -Forming a high density plasma oxide layer in the trench to fill the remaining portion of the trench, wherein a portion of the high density plasma oxide layer is formed over the top surface of the spin-on dielectric layer and the exposed portion of the oxide layer 를 포함하는 방법.How to include. 제10항에 있어서,The method of claim 10, 상기 트렌치는 상기 기판의 상부 표면 위에 형성된 터널 유전체 층 및 상기 터널 유전체 층 위에 형성된 폴리실리콘(polysilicon) 층을 통과하는 방법.The trench passes through a tunnel dielectric layer formed over the top surface of the substrate and a polysilicon layer formed over the tunnel dielectric layer. 제10항에 있어서,The method of claim 10, 상기 스핀-온 유전체 층을 형성하는 단계는 상기 스핀-온 유전체 층을 어닐링하는 단계를 더 포함하는 방법.Forming the spin-on dielectric layer further comprises annealing the spin-on dielectric layer. 제12항에 있어서,The method of claim 12, 상기 스핀-온 유전체 층을 어닐링하는 단계는 증기-산화(steam-oxidation) 처리를 포함하는 방법.Annealing the spin-on dielectric layer comprises a steam-oxidation process. 메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 기판의 상부 표면에 배치된 제1 유전체 층의 위에 배치된 도전층을 통과하는 트렌치를 형성하는 단계 - 상기 트렌치는 상기 기판의 상부 표면 아래에서 상기 기판의 일부가 노출되도록 상기 기판의 상부 표면 아래에서 상기 기판 내에 이름 -;Forming a trench through a conductive layer disposed over the first dielectric layer disposed on the upper surface of the substrate, the trench below the upper surface of the substrate to expose a portion of the substrate below the upper surface of the substrate; A name in the substrate; 상기 기판의 상부 표면 아래에서 상기 기판의 노출된 부분 위에 제2 유전체 층을 형성함으로써 상기 기판의 상부 표면 아래의 상기 트렌치를 제2 유전체 층으로 채우는 단계;Filling the trench below the top surface of the substrate with a second dielectric layer by forming a second dielectric layer over the exposed portion of the substrate below the top surface of the substrate; 상기 트렌치가 통과하는 상기 제2 유전체 층과 상기 도전층의 일부를 덮는 제3 유전체 층을 상기 제2 유전체 층 위에 형성하는 단계;Forming a third dielectric layer over the second dielectric layer, the third dielectric layer covering a portion of the conductive layer and the second dielectric layer through which the trench passes; 제4 유전체 층이 상기 기판의 상부 표면 위의 레벨까지 상기 트렌치를 채우도록 상기 제3 유전체 층 위에 제4 유전체 층을 형성하는 단계;Forming a fourth dielectric layer over the third dielectric layer such that a fourth dielectric layer fills the trench to a level above the top surface of the substrate; 상기 제4 유전체 층의 상부 표면이 상기 기판의 상부 표면 아래로 침강하도록 제4 유전체 층의 일부를 제거하는 단계;Removing a portion of the fourth dielectric layer such that the top surface of the fourth dielectric layer is settled below the top surface of the substrate; 상기 트렌치가 통과하는 상기 제2 유전체 층과 상기 도전층의 일부 및 상기 제4 유전체 층의 상부 표면과 상기 기판의 상부 표면 사이에 위치한 제3 유전체 층의 일부가 노출되도록 상기 제4 유전체 층의 상부 표면의 레벨까지 상기 제3 유전체 층의 일부를 선택적으로 제거하는 단계; 및An upper portion of the fourth dielectric layer such that a portion of the second dielectric layer and the conductive layer through which the trench passes and a portion of the third dielectric layer located between the upper surface of the fourth dielectric layer and the upper surface of the substrate are exposed. Selectively removing a portion of the third dielectric layer to the level of the surface; And 상기 트렌치가 통과하는 상기 제2 유전체 층과 상기 도전층의 노출된 부분, 상기 제3 유전체 층의 노출된 부분, 및 상기 제4 유전체 층의 상부 표면 위에 제5 유전체 층을 형성하는 단계 - 상기 제5 유전체 층은 상기 제4 유전체 층의 상부 표면 위에 있는 트렌치를 채움 -Forming a fifth dielectric layer over the second dielectric layer and the exposed portion of the conductive layer, the exposed portion of the third dielectric layer, and the top surface of the fourth dielectric layer through which the trench passes; A dielectric layer fills the trench over the top surface of the fourth dielectric layer 를 포함하는 방법.How to include. 제14항에 있어서,The method of claim 14, 상기 트렌치를 형성하는 단계는 상기 도전층 위에 배치된 마스크 층을 패터닝하고 에칭하는 단계를 포함하는 방법.Forming the trench comprises patterning and etching a mask layer disposed over the conductive layer. 제15항에 있어서,The method of claim 15, 상기 트렌치 내의 상기 제5 유전체 층의 상부 표면이 상기 마스크 층의 상부 표면과 실질적으로 동일 평면이 되도록 상기 마스크 층의 상부 표면을 노출시키기 위하여 상기 제5 유전체 층을 제거하는 단계를 더 포함하는 방법.Removing the fifth dielectric layer to expose the top surface of the mask layer such that the top surface of the fifth dielectric layer in the trench is substantially coplanar with the top surface of the mask layer. 제16항에 있어서,The method of claim 16, 상기 제5 유전체 층을 제거하는 단계는 화학 기계적 연마(chemical mechanical polishing)를 포함하는 방법.Removing the fifth dielectric layer comprises chemical mechanical polishing. 제14항에 있어서,The method of claim 14, 상기 제3 유전체 층의 일부를 선택적으로 제거하는 단계는 습식 에칭을 이용하여 이루어지는 방법.Selectively removing a portion of the third dielectric layer is performed using wet etching. 제14항에 있어서,The method of claim 14, 상기 제4 유전체의 일부를 제거하는 단계는 에치-백(etch-back) 프로세스를 포함하는 방법.Removing the portion of the fourth dielectric comprises an etch-back process. 제14항에 있어서,The method of claim 14, 상기 제4 유전체 층은 스핀-온 유전체 층이고 상기 제5 유전체 층은 고밀도 플라즈마 산화물 층인 방법.The fourth dielectric layer is a spin-on dielectric layer and the fifth dielectric layer is a high density plasma oxide layer. 제14항에 있어서,The method of claim 14, 상기 제4 유전체 층의 일부를 제거하기 전에 상기 제4 유전체 층을 경화하는 단계를 더 포함하는 방법.Curing the fourth dielectric layer before removing a portion of the fourth dielectric layer. 메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 기판의 상부 표면 위에 터널 유전체 층을 형성하는 단계;Forming a tunnel dielectric layer over the top surface of the substrate; 상기 터널 유전체 층 위에 도전층을 형성하는 단계;Forming a conductive layer over the tunnel dielectric layer; 상기 도전층 위에 하드 마스크를 형성하는 단계;Forming a hard mask on the conductive layer; 상기 기판의 상부 표면 아래에서 상기 기판의 일부가 노출되도록 상기 하드 마스크, 상기 도전층, 및 상기 터널 유전체 층을 통과하고 상기 기판에 이르는 트렌치를 형성하는 단계;Forming a trench through the hard mask, the conductive layer, and the tunnel dielectric layer to reach the substrate so that a portion of the substrate is exposed below the upper surface of the substrate; 상기 기판의 상부 표면 아래에서 노출된 상기 기판의 일부 위에 압력-완화 및 접착(stress-relieving and adhesion) 층을 형성하는 단계;Forming a pressure-relieving and adhesion layer over a portion of the substrate exposed below the upper surface of the substrate; 상기 하드 마스크, 상기 트렌치가 통과하는 상기 도전층과 상기 터널 유전체 층의 일부, 및 상기 압력-완화 및 접착 층 위에 배리어 층을 형성하는 단계;Forming a barrier layer over the hard mask, the conductive layer through which the trench and the tunnel dielectric layer pass, and the pressure-releasing and adhesive layer; 스핀-온 유전체 물질층이 상기 기판의 상부 표면 위의 레벨까지 상기 트렌치를 채우도록 상기 배리어 층 위에 스핀-온 유전체 물질층을 형성하는 단계;Forming a layer of spin-on dielectric material over the barrier layer such that a layer of spin-on dielectric material fills the trench to a level above the top surface of the substrate; 상기 스핀-온 유전체 물질층을 어닐링하는 단계;Annealing the spin-on dielectric material layer; 스핀-온 유전체 물질의 상기 어닐링된 층의 상부 표면이 상기 기판의 상부 표면 아래로 침강하도록 상기 어닐링된 스핀-온 유전체 물질층의 일부를 제거하는 단계;Removing a portion of the annealed spin-on dielectric material layer such that the top surface of the annealed layer of spin-on dielectric material is settled below the top surface of the substrate; 상기 하드 마스크, 상기 트렌치가 통과하는 상기 도전층과 상기 터널 유전체 층의 일부, 및 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면과 상기 기판의 상부 표면 사이에 위치한 상기 압력-완화 및 접착 층의 일부가 노출되도록, 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면의 레벨까지 상기 배리어 층의 일부를 제거하는 단계;The hard mask, the conductive layer through which the trench passes and a portion of the tunnel dielectric layer, and the pressure-relaxing and adhesive layer located between the top surface of the annealed spin-on dielectric material layer and the top surface of the substrate. Removing a portion of the barrier layer to a level of an upper surface of the annealed spin-on dielectric material layer such that a portion is exposed; 상기 노출된 하드 마스크, 상기 트렌치가 통과하는 상기 도전층과 상기 터널 유전체 층의 노출된 부분, 상기 압력-완화 및 접착 층의 노출된 부분, 및 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면 위에 고밀도 플라즈마 유전체 물질층을 형성하는 단계 - 상기 고밀도 플라즈마 물질층은 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면 위까지 상기 트렌치를 채움 -; 및Over the exposed hard mask, the exposed portion of the conductive layer and the tunnel dielectric layer through which the trench passes, the exposed portion of the pressure-releasing and adhesive layer, and an upper surface of the annealed spin-on dielectric material layer Forming a high density plasma dielectric material layer, the high density plasma material layer filling the trench up to an upper surface of the annealed spin-on dielectric material layer; And 상기 트렌치 내의 상기 고밀도 플라즈마 유전체 물질층의 상부 표면이 상기 하드 마스크의 상부 표면과 실질적으로 동일 평면이 되도록 상기 하드 마스크의 상부 표면을 노출시키기 위하여 상기 고밀도 플라즈마 유전체 물질층을 제거하는 단계Removing the high density plasma dielectric material layer to expose the top surface of the hard mask such that the top surface of the high density plasma dielectric material layer in the trench is substantially coplanar with the top surface of the hard mask. 를 포함하는 방법.How to include. 제22항에 있어서,The method of claim 22, 상기 압력-완화 및 접착 층은 상기 배리어 층을 상기 기판에 부착하고 상기 기판과 상기 배리어 층 사이의 압력을 완화하는 것을 용이하게 하는 방법.Wherein said pressure-relaxing and adhesive layer facilitates attaching said barrier layer to said substrate and relieving pressure between said substrate and said barrier layer. 제22항에 있어서,The method of claim 22, 상기 스핀-온 유전체 물질층을 어닐링하는 단계는 산화 처리를 포함하는 방법.Annealing the layer of spin-on dielectric material comprises an oxidation treatment. 제24항에 있어서,The method of claim 24, 상기 배리어 층은 상기 산화 처리 중에 상기 기판의 산화를 제한하는 작용을 하는 방법.The barrier layer acts to limit oxidation of the substrate during the oxidation treatment. 제22항에 있어서,The method of claim 22, 상기 터널 유전체 층은 터널 산화물(tunnel oxide)인 방법.The tunnel dielectric layer is a tunnel oxide. 제22항에 있어서,The method of claim 22, 상기 고밀도 플라즈마 유전체 물질은 고밀도 플라즈마 산화물인 방법.The high density plasma dielectric material is a high density plasma oxide. 제22항에 있어서,The method of claim 22, 상기 배리어 층 및 상기 제2 유전체 층은 질화물인 방법.The barrier layer and the second dielectric layer are nitrides. 제22항에 있어서,The method of claim 22, 상기 도전층은 폴리실리콘 층인 방법.The conductive layer is a polysilicon layer. 제22항에 있어서,The method of claim 22, 상기 고밀도 플라즈마 유전체 물질의 층을 제거하는 단계는 화학 기계적 연마를 포함하는 방법.Removing the layer of high density plasma dielectric material comprises chemical mechanical polishing. 제22항에 있어서,The method of claim 22, 상기 트렌치를 형성하는 단계는 상기 하드 마스크를 패터닝하고 에칭하는 단계를 포함하는 방법.Forming the trench comprises patterning and etching the hard mask. 제22항에 있어서,The method of claim 22, 상기 배리어 층의 일부는 선택적으로 제거하는 단계는 습식 에칭을 이용하여 이루어지는 방법.Selectively removing a portion of the barrier layer is accomplished using wet etching. 제32항에 있어서,33. The method of claim 32, 상기 어닐링된 스핀-온 유전체 물질층의 일부를 제거하는 단계는 에치-백 프로세스를 포함하는 방법.Removing the portion of the annealed spin-on dielectric material layer comprises an etch-back process. 제22항에 있어서,The method of claim 22, 상기 도전층으로부터 상기 하드 마스크를 제거하는 단계;Removing the hard mask from the conductive layer; 상기 도전층 위에 인터게이트(integrate) 유전체 층을 형성하는 단계; 및Forming an integrated dielectric layer over said conductive layer; And 상기 인터게이트 유전체 층 위에 다른 도전층을 형성하는 단계Forming another conductive layer over the intergate dielectric layer 를 포함하는 방법.How to include. 제22항에 있어서,The method of claim 22, 상기 터널 유전체 층 위에 도전층을 형성하는 단계는 상기 도전층을 확장시키는 단계를 포함하는 방법.Forming a conductive layer over the tunnel dielectric layer comprises expanding the conductive layer. 메모리 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of a memory device, 기판의 상부 표면에 터널 산화물 층을 형성하는 단계;Forming a tunnel oxide layer on the upper surface of the substrate; 상기 터널 산화물 층 위에 폴리실리콘 층을 형성하는 단계;Forming a polysilicon layer over the tunnel oxide layer; 상기 폴리실리콘 층 위에 질화물 마스크 층을 형성하는 단계;Forming a nitride mask layer over said polysilicon layer; 상기 질화물 마스크 층을 패터닝하고 에칭하여 상기 기판의 상부 표면 아래에서 상기 기판의 일부가 노출되도록, 상기 질화물 마스크 층, 상기 폴리실리콘 층, 상기 터널 산화물 층을 통과하는 트렌치를 상기 기판에 형성하는 단계;Patterning and etching the nitride mask layer to form a trench in the substrate through the nitride mask layer, the polysilicon layer, and the tunnel oxide layer to expose a portion of the substrate below the upper surface of the substrate; 상기 기판의 상부 표면 아래에서 상기 기판의 노출된 표면 위에 제2 산화물 층을 형성하는 단계;Forming a second oxide layer over the exposed surface of the substrate below the upper surface of the substrate; 상기 질화물 마스크 층, 상기 트렌치가 통과하는 상기 터널 산화물 층과 폴리실리콘 층의 일부, 및 상기 제2 산화물 층 위에 제2 질화물 층을 형성하는 단계;Forming a second nitride layer over the nitride mask layer, a portion of the tunnel oxide layer and the polysilicon layer through which the trench passes, and the second oxide layer; 스핀-온 유전체 물질층이 상기 기판의 상부 표면 위의 레벨까지 상기 트렌치를 채우도록 상기 제2 질화물 층 위에 스핀-온 유전체 물질층을 형성하는 단계;Forming a layer of spin-on dielectric material over the second nitride layer such that a layer of spin-on dielectric material fills the trench to a level above the top surface of the substrate; 증기-산화 프로세스를 이용하여 상기 스핀-온 유전체 물질층을 어닐링하는 단계;Annealing the layer of spin-on dielectric material using a vapor-oxidation process; 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면이 상기 기판의 상부 표면 아래로 침강하도록 상기 어닐링된 스핀-온 유전체 물질층의 일부를 에칭하는 단계;Etching a portion of the annealed spin-on dielectric material layer such that the top surface of the annealed spin-on dielectric material layer is settled below the top surface of the substrate; 상기 질화물 마스크 층을 노출하도록 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면의 레벨까지 상기 제2 질화물 층의 일부, 상기 트렌치가 통과하는 상기 터널 산화물 층과 상기 폴리실리콘 층의 일부, 및 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면과 상기 기판의 상부 표면 사이에 위치한 제2 산화물 층의 일부를 선택적으로 에칭하는 단계;A portion of the second nitride layer, a portion of the tunnel oxide layer and the polysilicon layer through which the trench passes, and the annealing to a level of an upper surface of the annealed spin-on dielectric material layer to expose the nitride mask layer Selectively etching a portion of the second oxide layer located between the top surface of the spin-on dielectric material layer and the top surface of the substrate; 상기 노출된 질화물 마스크 층, 상기 트렌치가 통과하는 상기 터널 산화물 층과 상기 폴리실리콘 층의 노출된 부분, 상기 제2 산화물 층의 노출된 부분, 및 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면 위에 고밀도 플라즈마 산화물 층을 형성하는 단계 - 상기 고밀도 플라즈마 산화물 층은 상기 어닐링된 스핀-온 유전체 물질층의 상부 표면 위에 있는 상기 트렌치를 채움 -; 및Over the exposed nitride mask layer, the exposed portion of the tunnel oxide layer and the polysilicon layer through which the trench passes, the exposed portion of the second oxide layer, and an upper surface of the annealed spin-on dielectric material layer Forming a high density plasma oxide layer, the high density plasma oxide layer filling the trench over the top surface of the annealed spin-on dielectric material layer; And 상기 트렌치 내부의 상기 고밀도 플라즈마 유전체 산화물 층의 상부 표면이 상기 질화물 마스크 층의 상부 표면과 실질적으로 동일 평면이 되도록 상기 질화물 마스크 층의 상부 표면을 노출시키기 위하여 화학 기계적 연마에 의하여 상기 고밀도 플라즈마 산화물 층을 제거하는 단계The high density plasma oxide layer by chemical mechanical polishing to expose the top surface of the nitride mask layer such that the top surface of the high density plasma dielectric oxide layer inside the trench is substantially coplanar with the top surface of the nitride mask layer. Steps to remove 를 포함하는 방법.How to include. 제36항에 있어서,The method of claim 36, 상기 도전층으로부터 상기 질화물 마스크를 제거하는 단계;Removing the nitride mask from the conductive layer; 상기 도전층 위에 인터게이트 유전체 층을 형성하는 단계; 및Forming an intergate dielectric layer over said conductive layer; And 상기 인터게이트 유전체 층 위에 다른 도전층을 형성하는 단계Forming another conductive layer over the intergate dielectric layer 를 더 포함하는 방법.How to include more. 반도체 기판 위에 포함된 집적 회로 디바이스의 일부를 형성하는 방법으로서,A method of forming a portion of an integrated circuit device included on a semiconductor substrate, the method comprising: 분리(isolation) 트렌치를 정의하기 위하여 상기 기판의 일부를 제거하는 단계;Removing a portion of the substrate to define an isolation trench; 상기 트렌치 내의 상기 기판의 노출된 표면 위에 제1 유전체 층을 형성하는 단계;Forming a first dielectric layer over the exposed surface of the substrate in the trench; 적어도 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층과 상이한 유전체 물질을 포함함 -;Forming a second dielectric layer over at least the first dielectric layer, the second dielectric layer comprising a different dielectric material than the first dielectric layer; 상기 제2 유전체 층의 일부를 덮는 제3 유전체 층을 상기 트렌치 내에 형성하는 단계;Forming a third dielectric layer in the trench that covers a portion of the second dielectric layer; 상기 트렌치로부터 상기 제2 유전체 층의 노출된 부분을 제거하여 상기 제1 유전체 층의 일부를 노출시키는 단계; 및Removing a portion of the second dielectric layer from the trench to expose a portion of the first dielectric layer; And 상기 제1 유전체 층의 노출된 부분을 덮는 제4 유전체 층을 상기 트렌치 내에 형성하는 단계Forming a fourth dielectric layer in the trench that covers an exposed portion of the first dielectric layer 를 포함하는 방법.How to include. 제38항에 있어서,The method of claim 38, 상기 제1 유전체 층을 형성하는 단계는 열 산화물(thermal oxide)을 형성하는 단계를 포함하고, 상기 반도체 기판은 실리콘-함유 기판인 방법.Forming the first dielectric layer comprises forming a thermal oxide, wherein the semiconductor substrate is a silicon-containing substrate. 제38항에 있어서,The method of claim 38, 상기 제2 유전체 층을 형성하는 단계는 실리콘 질화물 층을 피착하는 단계를 포함하는 방법.Forming the second dielectric layer comprises depositing a silicon nitride layer. 제38항에 있어서,The method of claim 38, 상기 제3 유전체 층을 형성하는 단계는 스핀-온 유전체 층을 피착하는 단계를 포함하는 방법.Forming the third dielectric layer comprises depositing a spin-on dielectric layer. 제41항에 있어서,The method of claim 41, wherein 상기 스핀-온 유전체 층을 피착하는 단계는 상기 트렌치를 채우도록 상기 스핀-온 유전체를 피착하는 단계, 상기 스핀-온 유전체를 경화시키는 단계 및 상기 트렌치로부터 상기 경화된 스핀-온 유전체의 상부를 제거하고 상기 제2 유전체 층의 일부를 덮는 하부를 남겨두는 단계를 더 포함하는 방법.Depositing the spin-on dielectric layer includes depositing the spin-on dielectric to fill the trench, curing the spin-on dielectric, and removing the top of the cured spin-on dielectric from the trench. And leaving a bottom covering a portion of the second dielectric layer. 제42항에 있어서,The method of claim 42, wherein 상기 트렌치로부터 상기 경화된 스핀-온 유전체의 상부를 제거하는 단계는 에칭을 포함하는 방법.Removing the top of the cured spin-on dielectric from the trench includes etching. 제42항에 있어서,The method of claim 42, wherein 상기 스핀-온 유전체를 경화하는 단계는 산화 처리를 포함하는 방법.Curing the spin-on dielectric comprises an oxidation treatment. 제44항에 있어서,The method of claim 44, 상기 제2 유전체 층은 상기 산화 처리로부터 상기 기판을 보호하기 위하여 선택되는 방법.The second dielectric layer is selected to protect the substrate from the oxidation treatment. 제45항에 있어서,The method of claim 45, 상기 제2 유전체 층은 실리콘 질화물 층인 방법.And the second dielectric layer is a silicon nitride layer. 플로팅 게이트(floating-gate) 메모리 디바이스의 일부를 형성하기 위한 방법으로서,A method for forming a portion of a floating-gate memory device, the method comprising: 반도체 기판 위에 터널 유전체 층으로서 제1 유전체 층을 형성하는 단계;Forming a first dielectric layer as a tunnel dielectric layer over the semiconductor substrate; 상기 제1 유전체 층 위에 플로팅 게이트 층으로서 제1 도전층을 형성하는 단계;Forming a first conductive layer as a floating gate layer over the first dielectric layer; 상기 제1 유전체 층과 제1 도전층을 패터닝하여 적어도 하나의 분리 영역을 정의하는 단계;Patterning the first dielectric layer and the first conductive layer to define at least one isolation region; 상기 적어도 하나의 분리 영역에 트렌치를 정의하기 위하여 상기 기판의 일부를 제거하는 단계;Removing a portion of the substrate to define a trench in the at least one isolation region; 상기 트렌치 내의 상기 기판의 노출된 표면 위에 제2 유전체 층을 형성하는 단계;Forming a second dielectric layer over the exposed surface of the substrate in the trench; 적어도 상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 상기 제2 유전체 층과는 상이한 유전체 물질을 포함함 -;Forming a third dielectric layer over at least the second dielectric layer, the third dielectric layer comprising a different dielectric material than the second dielectric layer; 상기 제3 유전체 층의 일부를 덮는 제4 유전체 층을 상기 트렌치 내에 형성하는 단계;Forming a fourth dielectric layer in the trench that covers a portion of the third dielectric layer; 상기 트렌치로부터 상기 제3 유전체 층의 노출된 부분을 제거하여 상기 제2 유전체 층의 일부를 노출시키는 단계;Removing a portion of the third dielectric layer from the trench to expose a portion of the second dielectric layer; 상기 제2 유전체 층의 노출된 부분을 덮는 제5 유전체 층을 트렌치 내에 형성하는 단계;Forming a fifth dielectric layer in the trench covering the exposed portion of the second dielectric layer; 상기 제1 도전층을 덮는 인터게이트 유전체 층으로서 제6 유전체 층을 형성하는 단계;Forming a sixth dielectric layer as an intergate dielectric layer covering the first conductive layer; 제6 유전체 층을 덮는 제어 게이트 층으로서 제2 도전층을 형성하는 단계; 및Forming a second conductive layer as a control gate layer covering the sixth dielectric layer; And 상기 제1 유전체 층, 상기 제1 도전층, 상기 제6 유전체 층 및 상기 제2 도전층을 패터닝하여 적어도 하나의 플로팅 게이트 메모리 셀을 정의하는 단계Patterning the first dielectric layer, the first conductive layer, the sixth dielectric layer, and the second conductive layer to define at least one floating gate memory cell 를 포함하는 방법.How to include. 제47항에 있어서,The method of claim 47, 상기 제1 유전체 층과 제1 도전층을 패터닝하기 전에 상기 제1 도전층을 덮는 하드 마스크를 형성하는 단계; 및Forming a hard mask overlying the first conductive layer before patterning the first dielectric layer and the first conductive layer; And 상기 제1 도전층을 덮는 상기 제6 유전체 층을 형성하기 전에 상기 하드 마스크를 제거하는 단계Removing the hard mask before forming the sixth dielectric layer covering the first conductive layer 를 더 포함하는 방법.How to include more. 제47항에 있어서,The method of claim 47, 제3 유전체 층을 형성하는 단계는 스핀-온 유전체 층을 피착하는 단계를 포함하는 방법.Forming the third dielectric layer comprises depositing a spin-on dielectric layer. 제49항에 있어서,The method of claim 49, 상기 스핀-온 유전체 층을 피착하는 단계는 상기 트렌치를 채우기 위하여 상기 스핀-온 유전체를 피착하는 단계, 상기 스핀-온 유전체를 경화시키는 단계; 상기 트렌치로부터 상기 경화된 스핀-온 유전체의 상부를 제거하고 상기 제2 유전체의 일부를 덮는 하부는 남겨두는 단계를 더 포함하는 방법.Depositing the spin-on dielectric layer comprises depositing the spin-on dielectric to fill the trench, curing the spin-on dielectric; Removing the top of the cured spin-on dielectric from the trench and leaving a bottom covering a portion of the second dielectric. 제47항에 있어서,The method of claim 47, 상기 제2 도전층은 하나 이상의 도전층을 포함하는 방법.And the second conductive layer comprises one or more conductive layers. 제51항에 있어서,The method of claim 51, 상기 제2 도전층의 상기 하나 이상의 도전층은 적어도 하나의 폴리실리콘 층과 금속 함유층을 포함하는 방법.Wherein said at least one conductive layer of said second conductive layer comprises at least one polysilicon layer and a metal containing layer. 제47항에 있어서,The method of claim 47, 제1 도전층을 플로팅 게이트 층으로서 형성하는 단계는 상기 플로팅 게이트 층을 확장시키는 단계를 더 포함하는 방법.Forming the first conductive layer as a floating gate layer further comprises expanding the floating gate layer. 제47항에 있어서,The method of claim 47, 상기 제6 유전체 층은 하나 이상의 유전체 층을 포함하는 방법.And the sixth dielectric layer comprises one or more dielectric layers. 집적 회로 디바이스로서,An integrated circuit device, 기판 내로 확장하는 트렌치;A trench extending into the substrate; 제1 유전체 플러그의 상부 표면이 상기 기판의 상부 표면 아래에 위치하도록 상기 트렌치 내에 배치된 제1 유전체 플러그 - 상기 제1 유전체 플러그는 제1 유전체 물질층 및 상기 제1 유전체 물질층 위에 형성된 제2 유전체 물질층을 포함함 -; 및A first dielectric plug disposed in the trench such that the top surface of the first dielectric plug is below the top surface of the substrate, the first dielectric plug being a first dielectric material layer and a second dielectric formed over the first dielectric material layer Including a material layer; And 상기 제1 유전체 플러그의 상부 표면 위에서 상기 트렌치 내에 배치된 제3 유전체 물질의 제2 유전체 플러그A second dielectric plug of third dielectric material disposed in the trench over an upper surface of the first dielectric plug 를 포함하는 집적 회로 디바이스.Integrated circuit device comprising a. 제55항에 있어서,The method of claim 55, 상기 기판과 상기 제1 유전체 플러그의 제1 유전체 물질 사이에 삽입되고 상기 제2 유전체 플러그의 일부와 상기 기판 사이에 삽입되는 제4 유전체 물질층을 더 포함하는 집적 회로 디바이스.And a fourth layer of dielectric material inserted between the substrate and the first dielectric material of the first dielectric plug and inserted between the portion of the second dielectric plug and the substrate. 제55항에 있어서,The method of claim 55, 상기 제1 유전체 물질은 질화물이고, 상기 제2 유전체 물질은 스핀-온 유전체이며, 상기 제3 유전체 물질은 고밀도 플라즈마 물질인 집적 회로 디바이스.Wherein the first dielectric material is a nitride, the second dielectric material is a spin-on dielectric, and the third dielectric material is a high density plasma material. 제57항에 있어서,The method of claim 57, 상기 스핀-온 유전체는 어닐링되는 집적 회로 디바이스.The spin-on dielectric is annealed. 제55항에 있어서,The method of claim 55, 상기 제2 유전체 플러그는 상기 기판의 상부 표면 위에 형성된 제4 유전체 층, 상기 제4 유전체 층 위에 배치된 도전층, 및 상기 도전층 위에 배치된 제5 유전체 층을 통과하는 집적 회로 디바이스.And the second dielectric plug passes through a fourth dielectric layer formed over the top surface of the substrate, a conductive layer disposed over the fourth dielectric layer, and a fifth dielectric layer disposed over the conductive layer. 집적 회로 디바이스로서,An integrated circuit device, 기판의 상부 표면 아래에서 기판 내로 확장되는 제1 부분 및 상기 기판의 상부 표면 위에 배치된 터널 유전체 층과 상기 터널 유전체 층 위에 배치된 도전층을 통과하는 제2 부분을 갖는 트렌치;A trench having a first portion extending below the top surface of the substrate into the substrate and a second portion passing through the tunnel dielectric layer disposed over the top surface of the substrate and the conductive layer disposed over the tunnel dielectric layer; 상기 트렌치의 제1 부분을 채우는 제1 유전체 물질층;A first layer of dielectric material filling the first portion of the trench; 상기 트렌치의 제1 부분을 부분적으로 채우는 제1 유전체 플러그 - 상기 제1 유전체 플러그는 상기 트렌치의 제1 부분을 채우는 제1 유전체 물질층 위에 배치된 제2 유전체 물질층 및 상기 제2 유전체 물질층 위에 형성된 제3 유전체 물질층을 포함함 -; 및A first dielectric plug that partially fills the first portion of the trench, wherein the first dielectric plug is over the second dielectric material layer and the second dielectric material layer disposed over the first dielectric material layer filling the first portion of the trench A third layer of dielectric material formed; And 상기 트렌치의 제1 부분의 채워지지 않은 부분을 채우고 상기 트렌치의 제1 부분을 채우는 상기 제1 유전체 물질층 위에 배치된 제4 유전체 물질로 이루어지며, 상기 제1 유전체 플러그의 상부 표면 위에 배치되고, 상기 트렌치의 제2 부분 을 채우는 제2 유전체 플러그A fourth dielectric material disposed over the first dielectric material layer filling the unfilled portion of the first portion of the trench and filling the first portion of the trench, disposed over the top surface of the first dielectric plug, A second dielectric plug filling the second portion of the trench 를 포함하는 집적 회로 디바이스.Integrated circuit device comprising a. 제60항에 있어서,The method of claim 60, 상기 제1 유전체 물질은 산화물이고 상기 제2 유전체 물질은 질화물인 집적 회로 디바이스.Wherein the first dielectric material is an oxide and the second dielectric material is a nitride. 제60항에 있어서,The method of claim 60, 제3 유전체 물질은 어닐링된 스핀-온 유전체 물질인 집적 회로 디바이스.And the third dielectric material is an annealed spin-on dielectric material. 제60항에 있어서,The method of claim 60, 제4 유전체 물질은 고밀도 플라즈마 산화물인 집적 회로 디바이스.The fourth dielectric material is a high density plasma oxide. 제60항에 있어서,The method of claim 60, 상기 도전층은 폴리실리콘 층인 집적 회로 디바이스.And the conductive layer is a polysilicon layer. 메모리 디바이스로서,As a memory device, 기판의 상부 표면 아래에서 기판 내로 확장되는 제1 부분 및 상기 기판의 상부 표면 위에 배치된 터널 유전체 층과 상기 터널 유전체 층 위에 배치된 도전층을 통과하는 제2 부분을 갖는 트렌치;A trench having a first portion extending below the top surface of the substrate into the substrate and a second portion passing through the tunnel dielectric layer disposed over the top surface of the substrate and the conductive layer disposed over the tunnel dielectric layer; 상기 트렌치의 제1 부분을 채우는 산화물 층;An oxide layer filling the first portion of the trench; 상기 트렌치의 제1 부분을 부분적으로 채우는 제1 유전체 플러그 - 상기 제1 유전체 플러그는 상기 트렌치의 제1 부분을 채우는 산화물 층 위에 배치된 질화물 층 및 상기 질화물 층 위에 형성된 어닐링된 스핀-온 유전체 물질층을 포함함 -; 및A first dielectric plug partially filling the first portion of the trench, the first dielectric plug being a nitride layer disposed over the oxide layer filling the first portion of the trench and an annealed spin-on dielectric material layer formed over the nitride layer Including-; And 상기 트렌치의 제1 부분의 채워지지 않은 부분을 채우고 상기 트렌치의 제1 부분을 채우는 산화물 층 위에 배치된 고밀도 플라즈마 산화물로 이루어지며, 상기 제1 유전체 플러그의 상부 표면 위에 배치되고, 상기 트렌치의 제2 부분을 채우는 제2 유전체 플러그A high density plasma oxide disposed over an oxide layer filling the unfilled portion of the first portion of the trench and filling the first portion of the trench, disposed over the top surface of the first dielectric plug, the second portion of the trench Second dielectric plug to fill part 를 포함하는 메모리 디바이스.Memory device comprising a. 메모리 디바이스로서,As a memory device, 기판 위에 형성된 메모리 셀들의 어레이; 및An array of memory cells formed over the substrate; And 상기 메모리 셀들의 어레이 내에 위치한 트렌치 - 상기 트렌치는 과도 전류가 상기 기판을 통하여 상기 메모리 셀들 사이에서 흐르지 않도록 방지하는 작용을 함 -A trench located within the array of memory cells, the trench acting to prevent a transient current from flowing between the memory cells through the substrate 를 포함하고,Including, 상기 트렌치는,The trench, 상기 기판의 상부 표면 아래에서 상기 기판 내로 확장되는 제1 부분 및 상기 기판의 상부 표면 위에 배치된 터널 유전체 층과 상기 터널 유전체 층 위에 배치된 도전층을 통과하는 제2 부분,A first portion extending under the top surface of the substrate into the substrate and a second portion passing through the tunnel dielectric layer disposed over the top surface of the substrate and the conductive layer disposed over the tunnel dielectric layer, 상기 트렌치의 제1 부분을 채우는 제1 유전체 물질층,A first layer of dielectric material filling the first portion of the trench, 상기 트렌치의 제1 부분을 부분적으로 채우는 제1 유전체 플러그 - 상기 유전체 플러그는 상기 트렌치의 제1 부분을 채우는 제1 유전체 물질층 위에 배치된 제2 유전체 물질층 및 상기 제2 유전체 물질층 위에 형성된 제3 유전체 물질층을 포함함 -, 및A first dielectric plug that partially fills the first portion of the trench, the dielectric plug being a second dielectric material layer disposed over the first dielectric material layer filling the first portion of the trench and a second dielectric material layer formed over the second dielectric material layer 3 comprises a layer of dielectric material, and 상기 트렌치의 제1 부분의 채워지지 않은 부분을 채우고 상기 트렌치의 제1 부분을 채우는 제1 유전체 물질층 위에 배치된 제4 유전체 물질층으로 이루어지며, 상기 제1 유전체 플러그의 상부 표면 위에 배치되고, 상기 트렌치의 제2 부분을 채우는 제2 유전체 플러그를 포함하는 메모리 디바이스. A fourth layer of dielectric material disposed over the first layer of dielectric material filling the unfilled portion of the first portion of the trench and filling the first portion of the trench, disposed over the top surface of the first dielectric plug, And a second dielectric plug filling the second portion of the trench. 제66항에 있어서,The method of claim 66, 상기 제1 유전체 물질은 산화물이고 상기 제2 유전체 물질은 질화물인 메모리 디바이스.And the first dielectric material is an oxide and the second dielectric material is a nitride. 제67항에 있어서, The method of claim 67, 제3 유전체 물질은 어닐링된 스핀-온 유전체 물질인 메모리 디바이스.And the third dielectric material is an annealed spin-on dielectric material. 제68항에 있어서,The method of claim 68, 제4 유전체 물질은 고밀도 플라즈마 산화물인 메모리 디바이스.And the fourth dielectric material is a high density plasma oxide. 제69항에 있어서,The method of claim 69, wherein 상기 도전층은 폴리실리콘 층인 메모리 디바이스.And the conductive layer is a polysilicon layer. 플로팅 게이트 메모리 디바이스로서,A floating gate memory device, 상기 메모리 디바이스의 기판의 상부 표면 위에 형성된 터널 유전체 층;A tunnel dielectric layer formed over the top surface of the substrate of the memory device; 상기 터널 유전체 층 위에 형성된 플로팅 게이트 층;A floating gate layer formed over the tunnel dielectric layer; 상기 플로팅 게이트 층 위에 형성된 인터게이트 유전체 층;An intergate dielectric layer formed over the floating gate layer; 상기 인터게이트 유전체 층 위에 형성된 제어 게이트 층;A control gate layer formed over the intergate dielectric layer; 상기 기판 내로 확장되는 트렌치 내에 배치된 제3 유전체 층 - 상기 제3 유전체 층은 상기 트렌치 내의 상기 기판의 일부에 형성됨 -; A third dielectric layer disposed in the trench extending into the substrate, the third dielectric layer being formed in a portion of the substrate in the trench; 상기 제3 유전체 층의 일부 위에서 상기 트렌치 내에 형성된 제4 유전체 층 - 상기 제4 유전체 층은 상기 제3 유전체 층과는 상이한 유전체 물질로 이루어짐 -;A fourth dielectric layer formed in the trench over a portion of the third dielectric layer, wherein the fourth dielectric layer is made of a different dielectric material than the third dielectric layer; 상기 제4 유전체 층 위에서 상기 트렌치 내에 형성된 제5 유전체 층 - 상기 제5 유전체 층은 상기 제5 유전체 층의 상부 표면이 상기 기판의 상부 표면 아래에 위치하도록 상기 트렌치의 일부를 채움 -; 및A fifth dielectric layer formed in the trench over the fourth dielectric layer, the fifth dielectric layer filling a portion of the trench such that an upper surface of the fifth dielectric layer is below an upper surface of the substrate; And 상기 제5 유전체 층의 상부 표면 위에서, 및 상기 제3 유전체 층의 다른 부분 위에서 상기 트렌치 내에 형성된 제6 유전체 층A sixth dielectric layer formed in the trench over the top surface of the fifth dielectric layer and over another portion of the third dielectric layer 을 포함하는 플로팅 게이트 메모리 디바이스.And a floating gate memory device. 제71항에 있어서,The method of claim 71, wherein 상기 제3 유전체 물질은 산화물이고 상기 제4 유전체 물질은 질화물인 플로팅 게이트 메모리 디바이스.The third dielectric material is an oxide and the fourth dielectric material is a nitride. 제72항에 있어서,The method of claim 72, 제5 유전체 물질은 어닐링된 스핀-온 유전체 물질인 플로팅 게이트 메모리 디바이스.And the fifth dielectric material is an annealed spin-on dielectric material. 제73항에 있어서,The method of claim 73, 제4 유전체 물질은 고밀도 플라즈마 산화물인 플로팅 게이트 메모리 디바이스.And the fourth dielectric material is a high density plasma oxide. 제71항에 있어서,The method of claim 71, wherein 상기 인터게이트 유전체 층은 하나 이상의 유전체 층을 포함하는 플로팅 게이트 메모리 디바이스.And the intergate dielectric layer comprises one or more dielectric layers. 제71항에 있어서,The method of claim 71, wherein 상기 제어 게이트 층은 하나 이상의 도전층을 포함하는 플로팅 게이트 메모리 디바이스.And the control gate layer comprises one or more conductive layers. 제71항에 있어서,The method of claim 71, wherein 상기 플로팅 게이트 층은 폴리실리콘인 플로팅 게이트 메모리 디바이스.And said floating gate layer is polysilicon.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864629B1 (en) * 2007-07-31 2008-10-22 주식회사 하이닉스반도체 An isolation layer in semiconductor device and method for forming the same
KR20160067410A (en) * 2014-12-04 2016-06-14 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010806A (en) * 2000-07-31 2002-02-06 박종섭 Method of forming isolation in semiconductor device
KR100354439B1 (en) * 2000-12-08 2002-09-28 삼성전자 주식회사 Method of forming trench type isolation layer
KR100512167B1 (en) * 2001-03-12 2005-09-02 삼성전자주식회사 Method of forming trench type isolation layer
KR100454135B1 (en) * 2002-10-10 2004-10-26 삼성전자주식회사 Method of forming non-volatile memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864629B1 (en) * 2007-07-31 2008-10-22 주식회사 하이닉스반도체 An isolation layer in semiconductor device and method for forming the same
KR20160067410A (en) * 2014-12-04 2016-06-14 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same

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