KR20070022355A - Ultra-thin die and method of fabricating same - Google Patents

Ultra-thin die and method of fabricating same Download PDF

Info

Publication number
KR20070022355A
KR20070022355A KR1020067027862A KR20067027862A KR20070022355A KR 20070022355 A KR20070022355 A KR 20070022355A KR 1020067027862 A KR1020067027862 A KR 1020067027862A KR 20067027862 A KR20067027862 A KR 20067027862A KR 20070022355 A KR20070022355 A KR 20070022355A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
mask layer
forming
substrate
etching
Prior art date
Application number
KR1020067027862A
Other languages
Korean (ko)
Inventor
데이비드 피. 맨시니
용 정
윌리암 제이. 다우크셔
도날드 에프. 웨스톤
스티븐 알. 용
로버트 더블유. 베어드
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Priority to KR1020067027862A priority Critical patent/KR20070022355A/en
Publication of KR20070022355A publication Critical patent/KR20070022355A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

특정 실시예에 따른 반도체 기판을 처리하는 방법이 서술되는데, 이 방법에 의해 기판은 얇게 되고 기판상에 형성되는 공통 프로세스에 의해 싱귤레이트된다. 트렌치 영역들(42, 43)은 기판의 배면 상에 형성된다. 배면의 등방성 에칭은 트렌치들의 깊이를 유지하면서 기판을 얇게 함으로써, 다이의 싱귤레이션을 용이하게 한다.A method of treating a semiconductor substrate in accordance with certain embodiments is described, in which the substrate is thinned and singulated by a common process formed on the substrate. Trench regions 42 and 43 are formed on the back side of the substrate. Isotropic etching on the back facilitates singulation of the die by thinning the substrate while maintaining the depth of the trenches.

트렌치 영역, 배면, 반도체 웨이퍼, 다이, 작업재 Trench Area, Back, Semiconductor Wafer, Die, Work Material

Description

초박형 다이 및 이를 제조하는 방법{ULTRA-THIN DIE AND METHOD OF FABRICATING SAME}ULTRA-THIN DIE AND METHOD OF FABRICATING SAME

본 발명은 반도체 장치에 관한 것이며, 특히 반도체 장치들의 두께를 감소하는 방법들에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to methods of reducing the thickness of semiconductor devices.

실험을 통한 연구들 및 컴퓨터 모델들은 반도체 장치의 성능이 반도체 다이를 얇게 함으로써 개선될 수 있다는 것을 입증하였다. 다이를 얇게 하기 위하여 가장 보편적으로 사용되는 방법은 소잉(sawing) 또는 싱귤레이션(singulation) 전 행해진 백 그라인딩 절차(back grinding procedure)이다. 그러나, 기계적인 힘들이 반도체 웨이퍼들을 잘게 썰거나 또는 깨뜨리기 전에 그라인딩 만을 행하는 것은 다이 씬닝(thinning) 만을 행하는 만큼만 수용할 수 있다. 게다가, 백-그라인드 공정 다음에, 웨이퍼 상에 형성되는 개별적인 다이는 톱니 절삭 또는 스크라이빙 기술을 이용하여 싱귤레이트 된다. 다이를 싱귤레이트하는 별도의 공정 동안, 특히 이들이 얇게 된 상태에 있을 때 다이를 더욱 손상시킬 수 있다. 그러므로, 이 문제를 극복하는 방법이 필요로 된다.Experimental studies and computer models have demonstrated that the performance of semiconductor devices can be improved by thinning semiconductor dies. The most commonly used method for thinning a die is a back grinding procedure performed before sawing or singulation. However, performing grinding only before mechanical forces are chipped or broken can only accommodate as much as die thinning. In addition, following the back-grinding process, the individual dies formed on the wafer are singulated using a tooth cutting or scribing technique. During the separate process of singulating the dies, the dies may be further damaged, especially when they are in a thinned state. Therefore, a method is needed to overcome this problem.

첨부 도면들을 참조함으로써, 본 발명은 더 쉽게 이해될 수 있고 본 발명의 무수한 특징들 및 이점들은 본 기술의 당업자들에게 명백하다.By referring to the accompanying drawings, the present invention may be more readily understood and numerous features and advantages of the present invention will be apparent to those skilled in the art.

도 1 내지 도 11은 본 설명에 따라서 반도체 기판의 씬닝에 포함되는 각종 단계들을 도시한 단면도.1 through 11 are cross-sectional views illustrating various steps involved in the thinning of a semiconductor substrate in accordance with the present description.

도 12는 이 설명의 특정 실시예에 따른 기판상에 트렌치 영역들의 위치를 도시한 도면.12 illustrates the location of trench regions on a substrate in accordance with certain embodiments of this description.

전체 도면들에서 유사하거나 동일한 항목들에 동일한 참조 기호들을 사용하였다.Like reference numerals are used for similar or identical items throughout the drawings.

바람직한 desirable 실시예(들)의Of Example (s) 설명 Explanation

본 명세서의 특정 실시예에 따라서 반도체 기판을 처리하는 방법이 서술되어 있는데, 이 방법에 의해 기판은 공통 프로세스 동안 얇게 되고 다이스(싱귤레이트) 된다. 일 실시예에서, 포토레지스트 또는 개방 트렌치 영역들을 갖는 다른 패턴가능한 유기 층과 같은 마스크 층이 배면 정렬 기술들과 결합되는 표준 리소그래피를 이용하여 기판의 배면상에 형성된다. 트렌치 영역들은 전형적으로 기판의 프론트사 이드상에 한정되는 그리드 영역들을 스크라이브하도록 정렬된다. 배면에 도포되는 비등방성 에칭은 트렌치 영역들을 기판의 배면상으로 패턴 전달시킨다. 마스크 층이 에칭 소모(etch consumption) 또는 스트립핑 중 어느 하나에 의해 제거된 후, 기판의 배면의 에칭은 배면 위에 균일하게 웨이퍼를 얇게 하도록 수행된다. 배면의 가장 깊은 부분을 구성하는 트렌치 에어리어들은 동시에 에칭되고 배면 전체의 가장깊은 부분을 남겨둔다. 트렌치 영역들이 프론트사이드로 통과할 때까지 에칭에 의한 기판의 씬닝이 계속되는데, 이때 웨이퍼는 개별적인 다이로 싱귤레이트 된다. 마스크가 증착되거나 제거될 때, 즉 벌크 웨이퍼 에칭의 개시시에 트렌치 깊이는 최종 다이의 최대 두께를 결정한다. 본 설명의 특정 실시예는 도 1 내지 도 12와 관련하여 더욱 잘 알 수 있을 것이다.A method of treating a semiconductor substrate is described in accordance with certain embodiments herein, whereby the substrate is thinned and diced during a common process. In one embodiment, a mask layer, such as a photoresist or other patternable organic layer with open trench regions, is formed on the backside of the substrate using standard lithography combined with backside alignment techniques. Trench regions are typically aligned to scribe grid regions defined on the front side of the substrate. Anisotropic etching applied to the backside pattern transfers the trench regions onto the backside of the substrate. After the mask layer is removed by either etch consumption or stripping, etching of the back side of the substrate is performed to uniformly thin the wafer over the back side. Trench areas that make up the deepest portion of the back side are etched simultaneously, leaving the deepest portion of the entire back side. The thinning of the substrate by etching continues until the trench regions pass to the frontside, with the wafer singulated into individual dies. When the mask is deposited or removed, i.e. at the start of the bulk wafer etch, the trench depth determines the maximum thickness of the final die. Certain embodiments of the present description will be better understood with respect to FIGS. 1-12.

도 1은 반도체 기판(10)을 포함하고 2개의 병렬 주 표면들(major surfaces)(12 및 14) 및 2개의 주 표면들(12 및 14) 간에 에지를 형성하는 부 표면(major surface)을 갖는 작업재(31)의 단면도를 도시한다. 부 표면, 즉 에지는 작업재(31)의 둘레를 형성한다. 참조를 위하여, 주 표면(14)은 또한 동작 장치들을 형성하는 활성 영역들을 갖는 표면이라는 것을 나타내기 위하여 프론트, 프론트사이드 또는 활성 표면(14)이라 칭한다. 주 표면(12)은 또한 프론트 활성 표면(14)에 대해서 자신의 위치와 관련하여 기판(12)의 백(back) 즉 배면이라 칭한다. 참조 번호(21)는 두꺼운 작업재(31)를 나타낸다. 일 실시예에서, 이 두께(21)는 동작 장치들을 형성하기 위한 활성 표면(14)의 처리 동안 기판(10)과 실질적으로 동일한 두께를 나타낸다. 기판(10)의 전형적인 두께는 대략 26mils(660.4 미크론들)이지만, 두께가 얇게 될 모든 작업재가 사용될 수 있다.1 includes a semiconductor substrate 10 and has two parallel major surfaces 12 and 14 and a major surface that forms an edge between the two major surfaces 12 and 14. The cross section of the workpiece 31 is shown. The minor surface, ie the edge, forms the perimeter of the workpiece 31. For reference, the major surface 14 is also referred to as front, frontside or active surface 14 to indicate that it is a surface with active regions forming the operating devices. The major surface 12 is also referred to as the back, or back, of the substrate 12 in relation to its position with respect to the front active surface 14. Reference numeral 21 denotes a thick work piece 31. In one embodiment, this thickness 21 exhibits substantially the same thickness as the substrate 10 during processing of the active surface 14 to form the operating devices. The typical thickness of the substrate 10 is approximately 26 mils (660.4 microns), but any workpiece that will be thin can be used.

기판(10)은 전형적으로 실리콘 또는 게르마늄 비소 웨이퍼이지만, 또한 게르마늄 도핑된 층, 에피택셜 실리콘, 실리콘-온-인슐레이터(SOI) 기판 또는 반도체 장치를 형성하는데 적절한 어떠한 기판일 수 있다.The substrate 10 is typically a silicon or germanium arsenide wafer, but may also be a germanium doped layer, epitaxial silicon, silicon-on-insulator (SOI) substrate, or any substrate suitable for forming a semiconductor device.

도 2는 두께(211)를 갖는 작업재(32)를 형성하도록 얇게 된 후의 기판(10)을 도시한다. 특정 실시예에서, 연마용의 기계적 백그라인드 프로세스는 원하는 중간 두께(211)를 얻기 위하여 하나 이상의 연마제들을 기판(10)의 배면에 도포함으로써 기판(10)을 얇게 한다. 기판(10)의 두께는 얇게 된 기판 재료의 기계적 강도의 제한들에 의해 제한되는데, 이는 연속된 기계적 씬닝 프로세스에 의한 균열에 기판이 더욱 민감하게 한다. 전형적으로, 두께(211)는 4-10mils의 범위이지만, 두께(211)는 부가적인 씬닝을 필요로 하는 어떤 두께의 기판을 표시할 수 있다. 예를 들어, 도 3 내지 도 10에 도시된 다음 프로세싱은 더욱 두꺼운 또는 얇은 기판들에 대해 수행된다.2 shows the substrate 10 after being thinned to form a workpiece 32 having a thickness 211. In a particular embodiment, an abrasive mechanical backgrinding process thins the substrate 10 by applying one or more abrasives to the back side of the substrate 10 to achieve the desired intermediate thickness 211. The thickness of the substrate 10 is limited by the limitations of the mechanical strength of the thinned substrate material, which makes the substrate more susceptible to cracking by a continuous mechanical thinning process. Typically, the thickness 211 is in the range of 4-10 mils, but the thickness 211 may represent a substrate of any thickness that requires additional thinning. For example, the following processing shown in FIGS. 3-10 is performed on thicker or thinner substrates.

도 3은 작업재(32)의 기판(10)의 배면 위에놓여 형성된 마스크 층(16)을 갖는 작업재(33)를 도시한다. 마스크 층(16)은 조사 감응 물질(irradiation sensitive material) 또는 비조사 감응 물질로 형성될 수 있고 다수의 층들을 포함할 수 있다. 마스크 층(16) 내에 트렌치 영역들(41)의 형성은, 리소그래피 기술에 널리 공지된, 패턴닝 마스크(도시되지 않음), 즉 포토-마스크 또는 직접 조사 기술, 즉 e-빔 또는 배면 정렬 기술들을 이용하는 레이저의 이용을 통해서 용이하게 되어, 작업재의 프론트사이드에 트렌치 영역들(41)의 위치를 정렬시킴으로써, 이 트렌치 영역들(41)이 직접 위에 놓이는 스크라인 영역들 상에 형성된다.3 shows the workpiece 33 having a mask layer 16 formed overlying the backside of the substrate 10 of the workpiece 32. The mask layer 16 may be formed of an radiation sensitive material or a non-irradiation sensitive material and may include a plurality of layers. Formation of trench regions 41 in mask layer 16 may be achieved by patterning masks (not shown), ie photo-mask or direct irradiation techniques, e.e., e-beam or backside alignment techniques, which are well known in lithography techniques. It is facilitated through the use of a laser to be used, thereby aligning the positions of the trench regions 41 on the frontside of the workpiece, so that the trench regions 41 are formed on the directly overlaid scine regions.

일 실시예에서, 마스크 층(16)은 전형적으로 0.25 내지 25 미크론 범위의 두께를 갖는 포토레지스트 재료로 형성되는데, 이외 다른 두께 범위로서 1-2 미크론, 1-4 미크론, 0.75-1.25 미크론, 0.5-1.5 미크론, 및 0.5-3미크론 및 대략 1미크론을 들 수 있다. 마스크 층(16)이 포토레지스트 층일 때, 트렌치들(41)은 포토리소그래피 기술들의 이용을 통해서 포토레지스트 재료로 형성된다. 또 다른 실시예에서, 마스크 층(16)은 하드-마스크 재료, 즉 비조사 감응 재료로 형성되고 마스크 층(16)의 에칭동안 트렌치 영역들(41)의 위치를 한정하기 위한 포토레지스트 층과 같은 별도의 마스킹 층(도시되지 않음)을 이용하여 에칭된다. 하드 마스크 재료는 에치 저항을 제공하는 임의의 재료일 수 있다. 하드 마스크 재료들은 유기 재료들, 산화 실리콘들, 질화 실리콘들, 카바이드 실리콘들, 또는 알루미늄, 텅스텐, 티타늄 또는 이들의 조합들과 같은 금속들을 포함할 수 있다.In one embodiment, mask layer 16 is typically formed of a photoresist material having a thickness in the range of 0.25-25 microns, with other thickness ranges of 1-2 microns, 1-4 microns, 0.75-1.25 microns, 0.5 -1.5 microns, and 0.5-3 microns and approximately 1 micron. When the mask layer 16 is a photoresist layer, the trenches 41 are formed of photoresist material through the use of photolithography techniques. In another embodiment, the mask layer 16 is formed of a hard-mask material, i.e., non-irradiation sensitive material, and such as a photoresist layer to define the location of the trench regions 41 during etching of the mask layer 16. Etched using a separate masking layer (not shown). The hard mask material may be any material that provides etch resistance. Hard mask materials may include metals such as organic materials, silicon oxides, silicon nitrides, carbide silicon, or aluminum, tungsten, titanium or combinations thereof.

도 12는 스크라이브 그리드들이 활성 표면(14) 상에 위치되는 위치들을 나타내는 그리드 위치들(411)을 갖는 기판의 평면도를 도시한다. 이들 스크라이브 영역들은 장치들(46) 간에 형성되고 절단들 또는 스크라이브들은 전형적으로 서로로부터 다이를 싱귤레이트하도록 행해지는 경우이다. 스크라이브 영역 폭은 전형적으로 대략 20-100 미크론들임으로, 트렌치(41)를 정렬 정확도를 토대로 이 범위보다 다소 적은 폭들로 할 수 있다. 본 설명의 특정 실시예들에 따라서, 장치들(46)은 라운드와 같은 직사각형 이외의 형상일 수 있거나 라운드된 에지들을 갖는 장치 그리고 특정 라인들이 임의의 패턴일 수 있고 기판 표면에 걸쳐서 차단되지 않은 채널 들을 형성하거나 형성하기 않을 수 있다는 것을 인지할 것이다.FIG. 12 shows a top view of a substrate with grid locations 411 indicating the locations where scribe grids are located on active surface 14. These scribe regions are formed between the devices 46 and the cuts or scribes are typically done to singulate the die from each other. Since the scribe area width is typically approximately 20-100 microns, the trench 41 can be made somewhat smaller than this range based on alignment accuracy. According to certain embodiments of the present description, the devices 46 may be of a shape other than rectangular, such as round or a device having rounded edges and a channel in which certain lines may be in any pattern and not blocked across the substrate surface. It will be appreciated that they may or may not be formed.

작업재(33)의 일부(110)의 확대도(도 3)가 도 4에 도시된다. 도 4의 확대도는 트렌치 영역들(41)이 기판(10)의 일부를 노출시키기 위하여 마스크 층(16)을 통해서 전체적으로 에칭되거나 트렌치들(41)이 마스크 층(16)을 통해서 가령 점선으로 도시된 위치에 대해서 부분적으로 형성될 수 있다는 것을 도시한다. 위치(141)에 대한 마스크 층(16)을 통해서 부분적으로 형성되는 트렌치는 다양한 기술들을 이용하여 얻어질 수 있다. 예를 들어, 적절한 에치는 전형적으로, 마스크(16)가 단일 재료형(즉, 영역들(161 및 162)이 동일한 하드 마스크 재료로 이루어짐)로 형성될 때 사용된다. 밑에놓이는 층(161) 상에 중단시키기 위하여 선택된 에치는 다층 마스크가 사용될 때 사용될 수 있는데, 즉 층(162) 아래에 놓이는 층(161)은 상이한 재료로 형성된다. 엔드포인트의 검출에 의해 제어되는 에치는 가령 층(161)이 원하는 트렌치 깊이(141)를 나타내는 깊이로 형성되는 검출가능한 층을 나타낼 때 사용될 수 있다. 엔드 포인트 검출은 광학 스펙트로미트리 또는 다른 표준 또는 전용 검출 기술들을 이용하여 수행될 수 있다는 것을 인지할 것이다.An enlarged view (FIG. 3) of a portion 110 of the workpiece 33 is shown in FIG. 4. An enlarged view of FIG. 4 shows that trench regions 41 are etched through mask layer 16 entirely to expose a portion of substrate 10 or trenches 41 are masked through mask layer 16, for example in dashed lines. It can be shown that it can be partially formed for the given position. The trench formed partially through the mask layer 16 for the location 141 can be obtained using various techniques. For example, suitable etch is typically used when mask 16 is formed of a single material type (ie, regions 161 and 162 are made of the same hard mask material). The etch selected to stop on the underlying layer 161 can be used when a multilayer mask is used, ie the layer 161 underlying the layer 162 is formed of a different material. The etch controlled by the detection of the endpoint can be used, for example, when the layer 161 represents a detectable layer formed to a depth that represents the desired trench depth 141. It will be appreciated that endpoint detection may be performed using optical spectrometry or other standard or proprietary detection techniques.

도 5는 작업재(34)를 형성하기 위하여 에치 공정(62)에 의해 기판(10)의 배면 및 마스크 층(16) 내에 형성되는 트렌치들(42)을 도시한다. 일 실시예에서, 에치(62)는 마스크 층(16)에 대해 실질적으로 선택적임으로, 기판(10)은 마스크 층(16) 보다 더 큰 레이트로 에칭된다. 예를 들어, 마스크 층(16)이 포토레지스트 재료로 이루어질 때, 이 기판(10)은 Bosch 또는 깊은 실리콘 에칭으로서 공지된 프로세스를 이용하여 마스크 층(16)에 바람직하게 에칭될 수 있다. 이 에치 공정에 따라서, 도 3에 형성된 트렌치는 도 5에 도시된 바와 같이 기판으로 전달된다. 기판(10) 내에 원하는 깊이를 갖는 트렌치 영역들(42)의 형성 다음에, 마스크 층(16)은 도 6의 에치 프로세스(63) 중 제거될 수 있는데, 이는 하드 마스크(16) 없이 기판(10)에 형성되는 트렌치 영역들(43)을 갖는 작업재(35)를 형성한다. 예를 들어, 마스크 층(16)이 포토레지스트 재료일 때, 산소 플라즈마를 이용하는 에치 프로세스 또는 포토레지스트의 스트립핑 또는 애싱을 용이하게 하는 에치는 기판(10)에 트렌치 영역들이 원하는 깊이에 도달하자 마자 포토레지스트 마스크 층을 제거하는데 사용될 수 있다.FIG. 5 shows trenches 42 formed in the mask layer 16 and back of substrate 10 by etch process 62 to form work piece 34. In one embodiment, etch 62 is substantially selective relative to mask layer 16 such that substrate 10 is etched at a higher rate than mask layer 16. For example, when the mask layer 16 is made of photoresist material, the substrate 10 may be preferably etched into the mask layer 16 using a process known as Bosch or deep silicon etching. According to this etch process, the trench formed in FIG. 3 is transferred to the substrate as shown in FIG. 5. Following formation of trench regions 42 having a desired depth in the substrate 10, the mask layer 16 may be removed during the etch process 63 of FIG. 6, which is the substrate 10 without the hard mask 16. A work piece 35 having trench regions 43 formed therein. For example, when the mask layer 16 is a photoresist material, an etch process using an oxygen plasma or an etch that facilitates stripping or ashing the photoresist as soon as the trench regions reach the desired depth in the substrate 10. It can be used to remove the photoresist mask layer.

대안적인 실시예에서, 작업재(35)의 트렌치 영역들(43)은 마스크 층(16)을 소모하는 에치 동안 동시에 형성된다. 예를 들어, 에치(62)(도 5)는 마스크 층(16)이 부분적으로 소모되고 트렌치 영역들(43)이 단지 부분적으로 형성되는 곳에서 중간 작업재(34)를 형성한다. 도 3의 에치(63)는 에치(62)의 연속성을 나타내고 마스크 층(16)이 에치 프로세스(63)에 의해 완전히 소모되는, 즉 제거되고 트렌치 영역들(43)은 완전히 형성되는 때에 작업재(35)를 도시한다. 일 실시예에서, 마스크 층(16)의 두께는 기판 내 트렌치 영역(43)의 동시 형성하도록 그리고 깊은 에치 프로세스, 가령 Bosch 에치를 이용하여 마스크 층의 완전한 소모를 허용하도록 한다.In an alternative embodiment, the trench regions 43 of the workpiece 35 are formed simultaneously during etch consuming the mask layer 16. For example, etch 62 (FIG. 5) forms intermediate workpiece 34 where mask layer 16 is partially consumed and trench regions 43 are only partially formed. The etch 63 of FIG. 3 shows the continuity of the etch 62 and when the mask layer 16 is completely consumed by the etch process 63, ie is removed and the trench regions 43 are completely formed, the workpiece ( 35). In one embodiment, the thickness of the mask layer 16 allows for the simultaneous formation of trench regions 43 in the substrate and allows for complete consumption of the mask layer using a deep etch process, such as Bosch etch.

전형적인 Bosch 에치 프로세스는 반복적인 증착(예를 들어, C4H8) 및 에치(예를 들어, SF6/O2) 시퀀스들 상에서 예측된다. 일반적으로, 중합체의 증착은 에칭되는 특징상에서 수행된다. 인가된 기판 바이어스는 측벽들을 따라서 대향되는 트 렌치들의 하부에서 중합체 제거를 용이하게 하는데 사용된다. 그 후, 에치 단계는 보호 측벽 중합체를 통해서 펀칭함이 없이 트렌치를 더욱 깊게 에칭하는데 충분히 길게 수행된다. 이 증착 및 에치 단계들은 필요한 깊이가 도달될 때까지 반복된다.A typical Bosch etch process is predicted on repeated deposition (eg C 4 H 8 ) and etch (eg SF 6 / O 2 ) sequences. In general, the deposition of the polymer is performed on the features that are etched. An applied substrate bias is used to facilitate polymer removal at the bottom of the trenches that are opposed along the sidewalls. The etch step is then performed long enough to etch the trench deeper without punching through the protective sidewall polymer. These deposition and etch steps are repeated until the required depth is reached.

Bosch 프로세스에서, 저 기판 바이어스는 비등방성 에치 특성을 향상시키는데 사용된다. 플라즈마는 고밀도임으로 고 에치 레이트들을 발생시키고 잠재적으로 높은 선택도들을 발생시킨다. 펌핑 패키지는 매우 높은 가스 플로우들로 저압을 허용하도록 구성된다.In the Bosch process, low substrate bias is used to improve anisotropic etch properties. The plasma is high density, resulting in high etch rates and potentially high selectivities. The pumping package is configured to allow low pressure with very high gas flows.

Bosch 에치의 결과는 원자적으로 완만한 거칠기(roughness), 즉 5nm보다 작은 표면 거칠기를 갖는 수평(주) 표면들일 수 있고 대략 50nm의 스칼롭핑(scalloping) 특성의 수직(부) 표면들일 수 있다.The result of Bosch etch can be horizontal (main) surfaces with atomically smooth roughness, ie, surface roughness less than 5 nm and can be vertical (negative) surfaces of scalloping properties of approximately 50 nm.

마스크 층(16)이 트렌치들(43)의 형성동안 동시 소모에 의해 제거되는 포토레지스트인 실시예에서, 마스크 층(16)의 최소 두께는 이하의 식에 의해 결정된다. 공지된 변수들은 기판(10) 제거의 레이트, 포토레지스트 제거의 레이트, 및 원하는 다이 두께를 포함한다. 원하는 다이 두께는 다음 식에 의해 규정된 최소 두께를 갖는 포토레지스트 마스크 층(16)를 통해서 그리고 필요에 따라서 싱귤레이션 다음에 에칭위에 트렌치들(41)을 형성함으로써 얻어질 수 있다.In the embodiment where the mask layer 16 is a photoresist removed by simultaneous consumption during the formation of the trenches 43, the minimum thickness of the mask layer 16 is determined by the following equation. Known variables include the rate of substrate 10 removal, the rate of photoresist removal, and the desired die thickness. The desired die thickness can be obtained through the photoresist mask layer 16 having the minimum thickness defined by the following equation and by forming trenches 41 on the etching following singulation as needed.

최소 마스크 두께 = 원하는 다이 두께 *Minimum mask thickness = desired die thickness *

(에치_레이트(마스크)/에치_레이트(기판).             (Etch_rate (mask) / etch_rate (substrate).

프론트 활성측으로의 브레이크쓰루(breakthrough)에서 중단함으로써 에치가 끝으로 진행함에 따라서, 원래 마스크 두께는 싱귤레이션 시의 다이 두께를 한정한 다.As the etch advances to the end by stopping at breakthrough to the front active side, the original mask thickness defines the die thickness during singulation.

도 7은 중간 글루 층(51)의 사용을 통해서 핸들링 기판(52)에 부착된 후 작업재(35)를 도시한 작업재(36)이다. 핸들링 기판(52)은 적절하게 개별적인 다이를 지지하도록 사용되는데, 그 이유는 서술된 프로세스가 이들을 싱귤레이트할 것이기 때문이다. 핸들링 기판(52)은 프론트사이드에 정렬시키는 어떤 지점까지 얇게 되는 기판(10)에 앞서 어떤 시간에서 기판(10)에 부착될 수 있는데, 이 지점을 넘으면 기판(10)이 손상없이는 효율적으로 핸들링될 수 없다. 예를 들어, 핸들링 기판은 도 3의 프로세스들 후 부가될 수 있다.FIG. 7 is a work piece 36 showing the work piece 35 after being attached to the handling substrate 52 through the use of an intermediate glue layer 51. The handling substrate 52 is suitably used to support individual dies because the process described will singulate them. The handling substrate 52 may be attached to the substrate 10 at some time prior to the substrate 10 being thinned to some point that aligns to the frontside, beyond which the substrate 10 may be efficiently handled without damage. Can't. For example, the handling substrate can be added after the processes of FIG. 3.

도 7은 또한 균일한 방식으로 웨이퍼를 얇게 하도록 구성하는 에치(64)를 도시한 것이다. 에치(64)는 실질적으로 동일한 레이트로 또는 공지된 방식을 트렌치 영역들(43)의 저면 및 배면의 상면을 에칭하는 어떠한 에치인데, 이로 인해 배면(12)의 상면에 대해서 트렌치 영역들(43)을 실질적으로 공지된 깊이로 유지시킨다. 두께(211)는 씬닝 프로세스 동안 기판(10)의 두께를 나타낸다. 특정 실시예에서, 에치(64)는 깊은 실리콘 에치, 가령 본원에 서술된 Bosch 에치이다. 에칭은 원하는 다이 두께(214)가 얻어질 때까지 계속되고 계별적인 다이(46)는 도 8에 도시된 바와 같이 싱귤레이트 되어 작업재(37)를 형성한다. 특정 실시예에서, 원하는 다이 두께는 65 미크론보다 작다. 또 다른 실시예에서, 이 두께는 51 미크론보다 작다. 또한 다른 실시예에서, 원하는 다이 두께는 40 미크론보다 작다. 전형적으로, 초박형 다이의 두께는 다음 핸들링 및 전력 손실 요건들을 수용하도록 선택된다. 도 7에 도시된 바와 같은 에칭에 의해, 기판(10) 상에 다이 위치들은 얇게 되 는 반면, 다이의 측벽들은 다이의 전체 측벽이 노출될 때까지 트렌치 내부에서 노출된다(도 8 참조).7 also shows an etch 64 that is configured to thin the wafer in a uniform manner. Etch 64 is any etch that etches the bottom and top surfaces of trench regions 43 at substantially the same rate or in a known manner, thereby forming trench regions 43 relative to the top surface of back surface 12. Is maintained at a substantially known depth. The thickness 211 represents the thickness of the substrate 10 during the thinning process. In certain embodiments, etch 64 is a deep silicon etch, such as the Bosch etch described herein. Etching continues until the desired die thickness 214 is obtained and the systematic die 46 is singulated as shown in FIG. 8 to form the workpiece 37. In certain embodiments, the desired die thickness is less than 65 microns. In yet another embodiment, this thickness is less than 51 microns. In still other embodiments, the desired die thickness is less than 40 microns. Typically, the thickness of the ultra-thin die is chosen to accommodate the following handling and power loss requirements. By etching as shown in FIG. 7, the die positions on the substrate 10 are thinned, while the sidewalls of the die are exposed inside the trench until the entire sidewall of the die is exposed (see FIG. 8).

최종 다이 두께(214)는 트렌치 영역들(43)의 시작 깊이를 토대로 미리 결정된 양으로 정확하게 제어될 수 있다는 것을 인지할 것이다(도 6). 도 6은 트렌치 영역들(43)의 형성 동안 에치 소모 또는 스트립핑 중 어느 하나에 의해 마스크 층(16)이 완전히 소모된 시간에서 작업재를 도시한다. 도 6으로 표시된 시간 다음에 연속적인 에칭은 에치가 프론트사이트로 통과될 때를 검출하는데 고려된다. 예를 들어, 에치는 웨이퍼의 프론트사이드의 스크라이브 에어리어들 상에 발견되는 것으로 공지된 화학 원소들, 즉 종점 재료들이 플라즈마 에치의 플라즈마 내에서 검출되는 종점 검출에 의해 브레이크쓰루시 종료될 수 있다. 예를 들어, 종점 층은 배면 에치 동안 플라즈마에스 광학 스펙트로스코피에 의해 검출될 수 있는 재료를 제공하기 위하여 프론트사이드 스크라이브 영역들 위에놓여 형성될 수 있다. 이와 같은 "태깅" 원소들의 검출은 프론트가 도달되거나 곧 도달되었다는 것을 그리고 에치가 중단될 수 있다는 것을 의미한다. 대안적으로, 태깅 원소 또는 조건의 검출은 싱귤레이션을 확보하도록 짧은 시간의 에치보다 앞서 있을 수 있다. 이들 기술들은 웨이퍼를 완전히 통과하도록 하는데 실패하여 다이스를 싱귤레이트하지 못하게하는 불완전한 에칭 및 너무 많은 재료를 제거하고 다이스를 너무 많이 얇게 하는 과에칭을 방지할 수 있다. It will be appreciated that the final die thickness 214 can be accurately controlled in a predetermined amount based on the starting depth of the trench regions 43 (FIG. 6). FIG. 6 shows the workpiece at a time when the mask layer 16 has been completely consumed by either etch consumption or stripping during the formation of the trench regions 43. Subsequent etching following the time indicated by FIG. 6 is considered to detect when the etch is passed to the front site. For example, the etch can be breakthrough terminated by endpoint detection where chemical elements known to be found on the scribe areas of the frontside of the wafer, ie endpoint materials are detected within the plasma of the plasma etch. For example, an endpoint layer may be formed over the frontside scribe regions to provide a material that can be detected by plasma S optical spectroscopy during back etch. Detection of such "tag" elements means that the front has been reached or soon reached and that the etch can be stopped. Alternatively, detection of the tagging element or condition may be ahead of a short time etch to ensure singulation. These techniques can prevent inadequate etching that fails to fully pass the wafer and prevents the die from singulating and overetching that removes too much material and thins the die too much.

도 9는 다이스(47)를 형성하기 위하여 다이스(46)의 배면 위에 백 금속 층(11)의 형성을 포함하는 작업재(38)를 도시한다. 백-금속층(11)은 패키징 기판들 에 개별적인 다이(47)의 다음 부착을 용이하게 한다.9 shows the work piece 38 which includes the formation of a white metal layer 11 on the back side of the die 46 to form the die 47. The bag-metal layer 11 facilitates subsequent attachment of the individual die 47 to the packaging substrates.

도 10은 작업재(39)를 형성하도록 작업재(38)의 배면에 도포되는 픽업 테이프(53)를 도시한다. 도 11에서, 글루 층(5)은 용해되거나 그렇치 않다면 핸들링 기판(52)을 탈착시키도록 제거되어 작업재(40)를 형성한다.FIG. 10 shows a pick-up tape 53 applied to the back side of the work piece 38 to form the work piece 39. In FIG. 11, the glue layer 5 is dissolved or otherwise removed to detach the handling substrate 52 to form the workpiece 40.

싱귤레이션 다음에, 다이(47)는 종래의 또는 전용 패키징 기술들 및 재료를 이용하여 패키징될 수 있다. 예를 들어, 다이는 플립 칩 기술들, 와이어 본드 기술들 또는 이들의 조합을 이용하여 패키징될 수 있다. 이 패키지들은 세라믹 및 플라스티 패키지들뿐만 아니라 볼-그리드 패키지들, 와이어-리드 패키지들 또는 임의의 다른 패키지 유형을 포함한 임의의 재료 유형일 수 있다.Following singulation, the die 47 may be packaged using conventional or dedicated packaging techniques and materials. For example, the die may be packaged using flip chip techniques, wire bond techniques, or a combination thereof. These packages can be of any material type including ceramic and plastic packages as well as ball-grid packages, wire-lead packages or any other package type.

바람직한 실시예들의 앞서의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 바람직한 실시예들을 도시한 첨부 도면들에 대해 설명하였다. 이들 실시예들은 당업자가 본 발명을 실시할 수 있도록 서술되었고 본 발명의 원리 또는 영역을 벗어남이 없이 다른 실시예들이 사용될 수 있다는 것을 이해할 것이다. 당업자가 본 발명을 실시하는데 반드시 필요로 하지 않는 상세한 설명을 피하기 위하여, 이 설명은 당업자에게 공지된 특정 정보를 생략할 수 있다. 게다가, 본 발명의 개시내용을 포함하는 많은 다른 가변 실시예들은 당업자에 의해 손쉽게 구현될 수 있다. 따라서, 본 발명은 본원에 서술된 특정 형태로 제한되지 않지만, 대조적으로 본 발명의 원리 및 범위 내에 포함되는 바와 같은 이와 같은 대안들, 수정들 및 등가물들을 커버하도록 한다. 앞서의 상세한 설명은 본 발명의 범위를 제한하는 것이 아니라 본 발명은 첨부된 청구범위에 의해서만 제한된다.In the foregoing detailed description of the preferred embodiments, reference has been made to the accompanying drawings, which form a part hereof and which show certain preferred embodiments in which the invention may be practiced. These embodiments are described to enable those skilled in the art to practice the invention and it will be understood that other embodiments may be used without departing from the spirit or scope of the invention. In order to avoid a detailed description which is not necessary for a person skilled in the art to practice the present invention, this description may omit specific information known to those skilled in the art. In addition, many other variable embodiments, including the disclosure of the present invention, may be readily implemented by those skilled in the art. Thus, the present invention is not limited to the specific forms described herein, but in contrast is intended to cover such alternatives, modifications and equivalents as fall within the spirit and scope of the present invention. The foregoing detailed description is not intended to limit the scope of the invention, but rather the invention is limited only by the appended claims.

Claims (22)

방법에 있어서,In the method, 반도체 기판의 배면 위에 놓이는 마스크 층을 형성하는 단계;Forming a mask layer overlying the backside of the semiconductor substrate; 상기 마스크 층 내에 트렌치 영역들을 형성하는 단계로서, 상기 마스크 층 내의 상기 트렌치 영역들은 다이스(dice)가 상기 반도체 기판으로부터 형성되는 곳을 한정하는, 상기 트렌치 영역 형성 단계;Forming trench regions in the mask layer, the trench regions in the mask layer defining where a dice is formed from the semiconductor substrate; 상기 트렌치 영역들을 형성한 다음에, 상기 마스크 층을 동시에 제거하고 상기 반도체 기판에 트렌치 영역들을 형성하기 위하여 상기 마스크 층 및 상기 반도체 기판을 에칭하는 단계;After forming the trench regions, etching the mask layer and the semiconductor substrate to simultaneously remove the mask layer and form trench regions in the semiconductor substrate; 상기 마스크 층을 에칭한 다음에, 상기 반도체 기판을 동시에 얇게 하고 상기 반도체 기판을 복수의 다이(die)로 싱귤레이트(singulate)하기 위하여 상기 반도체 기판의 배면으로부터 에칭하는 단계를 포함하는, 방법.After etching the mask layer, etching from the back side of the semiconductor substrate to simultaneously thin the semiconductor substrate and singulate the semiconductor substrate into a plurality of dies. 제 1 항에 있어서,The method of claim 1, 상기 마스크 층 내에 트렌치 영역들은 형성하는 단계는 상기 반도체 기판의 프론트사이드 위에 놓여 형성되는 피쳐들을 갖는 마스크 층에서 상기 트렌치 영역들을 정렬시키는 단계를 포함하는, 방법.Forming trench regions in the mask layer comprises aligning the trench regions in a mask layer having features formed over the frontside of the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 마스크 층을 에칭하기 전 상기 반도체 기판의 프론트사이드 위에 놓이는 핸들링 기판을 부착하는 단계를 더 포함하는, 방법.Attaching a handling substrate overlying the frontside of the semiconductor substrate prior to etching the mask layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 복수의 다이 중 하나의 다이의 배면 위에 놓이는 백-금속 층(back-metal layer)을 형성하는 단계를 더 포함하는, 방법.And forming a back-metal layer overlying the back side of one of the plurality of dies. 제 4 항에 있어서,The method of claim 4, wherein 상기 백-금속 층을 형성한 후 상기 복수의 다이로부터 핸들링 기판을 제거하는 단계를 더 포함하는, 방법.Removing the handling substrate from the plurality of dies after forming the bag-metal layer. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 배면으로부터 에칭하는 단계는 종점을 검출하는 단계를 포함하는, 방법.Etching from the back side of the semiconductor substrate comprises detecting an endpoint. 제 6 항에 있어서,The method of claim 6, 상기 종점을 검출하는 단계는 상기 반도체 기판의 프론트사이드 위에 놓여 형성되는 층을 검출하는 단계를 포함하는, 방법.Detecting the endpoint comprises detecting a layer overlying a frontside of the semiconductor substrate. 제 6 항에 있어서,The method of claim 6, 상기 반도체 기판의 배면으로부터 에칭하는 단계는 상기 종점을 검출한 후 미리 결정된 시간 량을 에칭하는 단계를 포함하는, 방법.Etching from the back side of the semiconductor substrate comprises etching a predetermined amount of time after detecting the endpoint. 제 1 항에 있어서,The method of claim 1, 상기 복수의 다이는 65 미크론보다 작은 최종 두께를 갖는, 방법.And the plurality of dies have a final thickness of less than 65 microns. 제 1 항에 있어서,The method of claim 1, 상기 복수의 다이는 51 미크론보다 작은 최종 두께를 갖는, 방법.And the plurality of dies have a final thickness of less than 51 microns. 제 1 항에 있어서,The method of claim 1, 상기 복수의 다이는 40 미크론보다 작은 최종 두께를 갖는, 방법.Wherein the plurality of dies have a final thickness of less than 40 microns. 제 1 항에 있어서,The method of claim 1, 상기 마스크 층을 형성하기 전 상기 반도체 기판을 얇게 하는 단계를 더 포함하는, 방법.Thinning the semiconductor substrate prior to forming the mask layer. 제 12 항에 있어서,The method of claim 12, 상기 반도체 기판을 얇게 하는 단계는 백-그라인드(back-grind) 프로세스를 이용하는 단계를 포함하는, 방법.Thinning the semiconductor substrate comprises using a back-grind process. 방법에 있어서,In the method, 제 1 두께를 갖는 반도체 기판의 배면 내에서 트렌치 영역을 형성하는 단계; 및Forming a trench region in the backside of the semiconductor substrate having a first thickness; And 상기 트렌치 영역을 형성한 다음에, 상기 반도체 기판으로부터 원하는 두께의 복수의 다이를 형성하기 위하여 상기 반도체 기판의 배면으로부터 에칭하는 단계를 포함하고, 상기 원하는 두께는 상기 제 1 두께보다 작은, 방법.After forming the trench region, etching from the backside of the semiconductor substrate to form a plurality of dies of a desired thickness from the semiconductor substrate, wherein the desired thickness is less than the first thickness. 제 14 항에 있어서,The method of claim 14, 상기 반도체 기판의 배면 내에서 트렌치 영역을 형성하는 단계는,Forming a trench region in the back of the semiconductor substrate, 상기 반도체 기판의 배면 위에 놓이는 마스크 층을 형성하는 단계; 및Forming a mask layer overlying the backside of the semiconductor substrate; And 상기 반도체 기판의 배면 내에 상기 트렌치 영역을 형성하는 것을 용이하게 하기 위하여 상기 마스크 층 내에 트렌치 영역을 형성하는 단계를 포함하는, 방법.Forming a trench region in the mask layer to facilitate forming the trench region in the backside of the semiconductor substrate. 제 15 항에 있어서,The method of claim 15, 상기 반도체 기판의 배면 내에서 트렌치 영역을 형성하는 단계는,Forming a trench region in the back of the semiconductor substrate, 상기 마스크 층 내에 상기 트렌치 영역을 형성한 후, 상기 기판의 배면 내에 상기 트렌치 영역을 동시에 형성하면서 상기 마스크 층을 제거하는 단계를 더 포함하는, 방법.After forming the trench region in the mask layer, removing the mask layer while simultaneously forming the trench region in the back side of the substrate. 제 16 항에 있어서,The method of claim 16, 상기 마스크 층을 형성하는 단계는 포토레지스트 재료를 포함하는 상기 마스크 층을 더 포함하고,Forming the mask layer further comprises the mask layer comprising a photoresist material, 상기 마스크 층 내에 상기 트렌치 영역을 형성하는 단계는 포토리소그래피를 이용하는 단계를 포함하는, 방법.Forming the trench region in the mask layer comprises using photolithography. 제 17 항에 있어서,The method of claim 17, 상기 마스크 층 내에 상기 트렌치 영역을 형성하는 단계는 상기 마스크 층의 두께와 실질적으로 동일한 깊이를 갖는 마스크 층 내에 상기 트렌치 영역을 더 포함하는, 방법.Forming the trench region in the mask layer further comprises the trench region in a mask layer having a depth substantially the same as the thickness of the mask layer. 제 14 항에 있어서,The method of claim 14, 상기 반도체 기판의 배면 내의 상기 트렌치 영역은 상기 반도체 기판의 프론트사이드 위에 놓여 형성된 피쳐에 정렬되는, 방법.The trench region in the backside of the semiconductor substrate is aligned with a feature formed overlying the frontside of the semiconductor substrate. 방법에 있어서,In the method, 다이 위치에 대응하는 상기 반도체 기판의 적어도 일부를 얇게 하도록 반도체 기판의 배면을 에칭하는 단계; 및Etching the back surface of the semiconductor substrate to thin at least a portion of the semiconductor substrate corresponding to the die position; And 상기 배면의 에칭 동안, 상기 다이 위치에 형성될 다이의 측벽부를 노출시키는 단계를 포함하는, 방법.During the back side etching, exposing sidewall portions of the die to be formed at the die location. 제 20 항에 있어서,The method of claim 20, 노출 단계는 상기 다이의 전체 측벽을 노출시키는 단계를 포함하는, 방법.Exposing comprises exposing the entire sidewall of the die. 제 20 항에 있어서,The method of claim 20, 상기 반도체 기판의 적어도 일부는 전체 반도체 기판인, 방법.At least a portion of the semiconductor substrate is an entire semiconductor substrate.
KR1020067027862A 2004-06-30 2005-05-19 Ultra-thin die and method of fabricating same KR20070022355A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020067027862A KR20070022355A (en) 2004-06-30 2005-05-19 Ultra-thin die and method of fabricating same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/881,144 2004-06-30
KR1020067027862A KR20070022355A (en) 2004-06-30 2005-05-19 Ultra-thin die and method of fabricating same

Publications (1)

Publication Number Publication Date
KR20070022355A true KR20070022355A (en) 2007-02-26

Family

ID=43654094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067027862A KR20070022355A (en) 2004-06-30 2005-05-19 Ultra-thin die and method of fabricating same

Country Status (1)

Country Link
KR (1) KR20070022355A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927778B1 (en) * 2008-03-05 2009-11-20 앰코 테크놀로지 코리아 주식회사 Semiconductor Package Manufacturing Method
CN111226310A (en) * 2018-09-24 2020-06-02 应用材料公司 Method of thinning silicon on epoxy mold compound for Radio Frequency (RF) applications

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927778B1 (en) * 2008-03-05 2009-11-20 앰코 테크놀로지 코리아 주식회사 Semiconductor Package Manufacturing Method
CN111226310A (en) * 2018-09-24 2020-06-02 应用材料公司 Method of thinning silicon on epoxy mold compound for Radio Frequency (RF) applications
CN111226310B (en) * 2018-09-24 2023-10-24 应用材料公司 Method for thinning silicon on epoxy molding compound for Radio Frequency (RF) applications

Similar Documents

Publication Publication Date Title
US7507638B2 (en) Ultra-thin die and method of fabricating same
US5972781A (en) Method for producing semiconductor chips
US5904548A (en) Trench scribe line for decreased chip spacing
US20070087524A1 (en) Wafer singulation process
KR101751709B1 (en) Semiconductor die singulation method
CN105810576B (en) The method and semiconductor chip of cutting crystal wafer
JP2006344816A (en) Method of manufacturing semiconductor chip
JP2018056502A (en) Method of machining device wafer
KR20160054415A (en) Method for manufacturing semiconductor piece
US20200091000A1 (en) Jet ablation die singulation systems and related methods
US20170084468A1 (en) Method for processing a wafer and method for dicing a wafer
EP0776029A1 (en) Improvements in or relating to semiconductor chip separation
KR101731805B1 (en) Semiconductor die singulation method
US8748307B2 (en) Use of a protection layer to protect a passivation while etching a wafer
KR20070022355A (en) Ultra-thin die and method of fabricating same
CN111490008A (en) Backside metal patterned die singulation system and associated methods
CN111490007A (en) Backside metal lithography patterned die sawing system and related methods
JPH08130197A (en) Manufacture of semiconductor device
KR20070074937A (en) Method for dicing semiconductor wafer using trench along scribe lane
US6806200B2 (en) Method of improving etch uniformity in deep silicon etching
EP2015356A1 (en) Method for singulation of wafers
US9059273B2 (en) Methods for processing a semiconductor wafer
US10056297B1 (en) Modified plasma dicing process to improve back metal cleaving
CN117790418A (en) Method for obtaining bare chip from wafer cut sheet
KR20180072073A (en) Method for dicing semiconductor wafer using etching after thinning

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination