KR20070021634A - Output circuit and output method of a semiconductor memory device - Google Patents

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KR20070021634A KR1020050076115A KR20050076115A KR20070021634A KR 20070021634 A KR20070021634 A KR 20070021634A KR 1020050076115 A KR1020050076115 A KR 1020050076115A KR 20050076115 A KR20050076115 A KR 20050076115A KR 20070021634 A KR20070021634 A KR 20070021634A
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Abstract

출력 핀 구조에 따라 출력 드라이버들 사이에 연결된 지연회로의 지연시간을 조절할 수 있는 반도체 메모리 장치의 출력회로가 개시되어 있다. 반도체 메모리 장치의 출력회로는 제 1 출력 구동부, 가변 지연회로, 및 제 2 출력 구동부를 구비한다. 제 1 출력 구동부는 복수의 전송 인에이블 신호에 응답하여 활성화된다. 가변 지연회로는 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시킨다. 제 2 출력 구동부는 지연된 전송 인에이블 신호들에 응답하여 활성화된다. 따라서, 반도체 메모리 장치의 출력회로는 기준전압에 포함될 수 있는 노이즈를 줄일 수 있다.An output circuit of a semiconductor memory device capable of adjusting a delay time of a delay circuit connected between output drivers according to an output pin structure is disclosed. The output circuit of the semiconductor memory device includes a first output driver, a variable delay circuit, and a second output driver. The first output driver is activated in response to the plurality of transmit enable signals. The variable delay circuit delays the plurality of transmission enable signals and generates delayed transmission enable signals. The second output driver is activated in response to the delayed transmit enable signals. Therefore, the output circuit of the semiconductor memory device can reduce noise that may be included in the reference voltage.

Description

반도체 메모리 장치의 출력회로 및 출력방법{OUTPUT CIRCUIT AND OUTPUT METHOD OF A SEMICONDUCTOR MEMORY DEVICE}Output circuit and output method of semiconductor memory device {OUTPUT CIRCUIT AND OUTPUT METHOD OF A SEMICONDUCTOR MEMORY DEVICE}

도 1은 반도체 메모리 장치에서 전송 인에이블 신호가 인에이블 될 때 터미네이션 전압에 노이즈가 발생하는 것을 나타내는 타이밍도이다.1 is a timing diagram illustrating that noise occurs in a termination voltage when a transfer enable signal is enabled in a semiconductor memory device.

도 2는 종래의 반도체 메모리 장치의 출력회로를 나타내는 블록도이다.2 is a block diagram illustrating an output circuit of a conventional semiconductor memory device.

도 3은 본 발명에 따른 반도체 메모리 장치의 출력회로를 나타내는 블록도이다.3 is a block diagram illustrating an output circuit of the semiconductor memory device according to the present invention.

도 4는 도 3의 출력회로에 포함되어 있는 가변 지연회로를 나타내는 도면이다.4 is a diagram illustrating a variable delay circuit included in the output circuit of FIG. 3.

도 5는 도 2 및 도 3에 도시되어 있는 반도체 메모리 장치의 출력회로에 대한 터미네이션 전압의 파형을 나타내는 그래프이다.FIG. 5 is a graph illustrating waveforms of termination voltages of the output circuits of the semiconductor memory device illustrated in FIGS. 2 and 3.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

110 : 출력 드라이버110: output driver

112, 114 : 출력 구동부112, 114: output driver

120 : 가변 지연회로120: variable delay circuit

121~124 : 지연 경로121 ~ 124: Delay Path

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 출력회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to an output circuit of the semiconductor memory device.

도 1은 반도체 메모리 장치에서 전송 인에이블 신호가 인에이블 될 때 터미네이션 전압에 노이즈가 발생하는 것을 나타내는 타이밍도이다. 도 1은 X16의 출력 핀 구조를 가지는 반도체 메모리 장치에 대한 타이밍도이다.1 is a timing diagram illustrating that noise occurs in a termination voltage when a transfer enable signal is enabled in a semiconductor memory device. 1 is a timing diagram of a semiconductor memory device having an output pin structure of X16.

도 1을 참조하면, 반도체 메모리 장치가 X16의 출력 핀 구조를 가질 때 데이터(W1, W2)가 기입되고 난 후 전송 인에이블 신호(TXEN)가 인에이블 되고 데이터(R0, R1)가 독출된다. 반도체 메모리 장치가 X16의 출력 핀 구조를 가질 때 출력회로에 사용되는 기준전압(VREF)에 노이즈가 포함될 수 있다. 따라서, 오디티(On Die Termination; ODT)의 기준전압, 즉 터미네이션 전압(VTERM)은 많은 양의 노이즈를 포함하게 된다. 이와 같이, 터미네이션 전압(VTERM)이 많은 양의 노이즈를 포함하게 되면, 출력되는 첫 번째 데이터(R0)가 손상을 입을 수 있다.Referring to FIG. 1, when data W1 and W2 are written when the semiconductor memory device has the output pin structure of X16, the transfer enable signal TXEN is enabled and data R0 and R1 are read. When the semiconductor memory device has the output pin structure of X16, noise may be included in the reference voltage VREF used in the output circuit. Therefore, the reference voltage of the on die termination (ODT), that is, the termination voltage VTERM includes a large amount of noise. As such, when the termination voltage VTERM includes a large amount of noise, the first data R0 to be output may be damaged.

도 2는 종래의 반도체 메모리 장치의 출력회로를 나타내는 블록도이다.2 is a block diagram illustrating an output circuit of a conventional semiconductor memory device.

도 2를 참조하면, 반도체 메모리 장치의 출력회로는 출력 드라이버(10)와 지연회로(20)로 구성된다. 출력 드라이버(10)는 출력 드라이버들(12, 14)로 구성된다. 도 2에 도시된 반도체 메모리 장치의 출력회로는 출력 드라이버(10)를 X2의 출력 핀 구조를 가지는 출력 드라이버들(12, 14)로 분리하였다. 전송 인에이블 신호(TXEN)는 출력 드라이버(12)에 인가되고, 출력 드라이버(14)에는 전송 인에이블 신 호(TXEN)를 지연회로(20)에 의해 소정의 시간 지연시킨 후 인가된다. 이와 같이, 출력 드라이버를 분리하고 전송 인에이블 신호(TXEN)를 지연시간을 달리하여 분리된 출력 드라이버들에 인가하면, 전송 인에이블 신호(TXEN)가 인에이블 될 때 터미네이션 전압(VTERM)에 포함될 수 있는 노이즈를 줄일 수 있다. 도 2에 도시된 출력 드라이버들(12, 14)은 X2의 출력 핀 구조를 가진다. Referring to FIG. 2, the output circuit of the semiconductor memory device includes an output driver 10 and a delay circuit 20. The output driver 10 is composed of output drivers 12, 14. The output circuit of the semiconductor memory device shown in FIG. 2 separates the output driver 10 into output drivers 12 and 14 having an output pin structure of X2. The transmission enable signal TXEN is applied to the output driver 12, and is applied to the output driver 14 after the transmission enable signal TXEN is delayed by the delay circuit 20 by a predetermined time. As such, when the output driver is separated and the transmit enable signal TXEN is applied to the separated output drivers with different delay times, the transmit enable signal TXEN may be included in the termination voltage VTERM when the transmit enable signal TXEN is enabled. It can reduce the noise. The output drivers 12, 14 shown in FIG. 2 have an output pin structure of X2.

그런데, X2, X4, X8, X16 등 데이터 전송이 이루어지는 출력 핀 구조가 증가함에 따라 기준전압에 포함되는 노이즈는 증가할 수 있다. 도 2에 도시된 바와 같은 종래의 출력회로에 포함된 지연회로는 고정된 값의 지연시간을 가지는 문제점이 있었다. However, the noise included in the reference voltage may increase as the output pin structure for data transmission such as X2, X4, X8, and X16 increases. The delay circuit included in the conventional output circuit as shown in FIG. 2 has a problem of having a fixed delay time.

따라서, 출력 핀 구조에 따라 지연 량을 변화시킬 수 있는 출력회로가 필요하다.Therefore, there is a need for an output circuit capable of changing the delay amount according to the output pin structure.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 출력 핀 구조에 따라 출력 드라이버들 사이에 연결된 지연회로의 지연시간을 조절할 수 있는 반도체 메모리 장치의 출력회로를 제공하는 것이다.An object of the present invention for solving the above problems is to provide an output circuit of a semiconductor memory device that can adjust the delay time of the delay circuit connected between the output drivers according to the output pin structure.

본 발명의 다른 목적은 출력 핀 구조에 따라 출력 드라이버들 사이에 연결된 지연회로의 지연시간을 조절할 수 있는 반도체 메모리 장치의 출력 방법을 제공하는 것이다.Another object of the present invention is to provide an output method of a semiconductor memory device capable of adjusting a delay time of a delay circuit connected between output drivers according to an output pin structure.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메 모리 장치의 출력회로는 제 1 출력 구동부, 가변 지연회로, 및 제 2 출력 구동부를 구비한다.In order to achieve the above object, an output circuit of a semiconductor memory device according to one embodiment of the present invention includes a first output driver, a variable delay circuit, and a second output driver.

제 1 출력 구동부는 복수의 전송 인에이블 신호에 응답하여 활성화된다. 가변 지연회로는 상기 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시킨다. 제 2 출력 구동부는 상기 지연된 전송 인에이블 신호들에 응답하여 활성화된다.The first output driver is activated in response to the plurality of transmit enable signals. The variable delay circuit delays the plurality of transmission enable signals and generates delayed transmission enable signals. The second output driver is activated in response to the delayed transmit enable signals.

상기 복수의 전송 인에이블 신호는 각각 출력 핀 구조에 대응하는 신호들일 수 있다. 출력 핀 구조가 결정되었을 때 상기 복수의 전송 인에이블 신호 중 하나가 인에이블 될 수 있다.The plurality of transmission enable signals may be signals corresponding to output pin structures, respectively. When the output pin structure is determined, one of the plurality of transmit enable signals may be enabled.

본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 출력방법은 복수의 전송 인에이블 신호에 응답하여 제 1 출력 구동부를 활성화하는 단계; 상기 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시키는 단계; 및 상기 지연된 전송 인에이블 신호들에 응답하여 제 2 출력 구동부를 활성화하는 단계를 포함한다.An output method of a semiconductor memory device according to an embodiment of the present invention may include: activating a first output driver in response to a plurality of transfer enable signals; Delaying the plurality of transmit enable signals and generating delayed transmit enable signals; And activating a second output driver in response to the delayed transmit enable signals.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리 장치의 출력회로를 나타내는 블록도이다. 도 3을 참조하면, 반도체 메모리 장치의 출력회로는 출력 드라이버(110)와 가변 지연회로(120)로 구성된다. 출력 드라이버(110)는 제 1 출력 구동부(112)와 제 2 출력 구동부(114)를 구비한다. 3 is a block diagram illustrating an output circuit of the semiconductor memory device according to the present invention. Referring to FIG. 3, the output circuit of the semiconductor memory device includes an output driver 110 and a variable delay circuit 120. The output driver 110 includes a first output driver 112 and a second output driver 114.

전송 인에이블 신호(TXEN)는 출력 드라이버(112)에 인가되고, 출력 드라이 버(114)에는 전송 인에이블 신호(TXEN)를 지연회로(120)에 의해 소정의 시간 지연시킨 후 인가된다.  The transmit enable signal TXEN is applied to the output driver 112, and is applied to the output driver 114 after the transmission enable signal TXEN is delayed by the delay circuit 120 for a predetermined time.

제 1 출력 구동부(112)는 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16)에 응답하여 활성화된다. 가변 지연회로(120)는 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16)을 지연시키고 지연된 전송 인에이블 신호들을 발생시킨다. 제 2 출력 구동부(114)는 상기 지연된 전송 인에이블 신호들에 응답하여 활성화된다.The first output driver 112 is activated in response to the transmit enable signals TXEN2, TXEN4, TXEN8, and TXEN16. The variable delay circuit 120 delays the transmit enable signals TXEN2, TXEN4, TXEN8, and TXEN16 and generates delayed transmit enable signals. The second output driver 114 is activated in response to the delayed transmit enable signals.

도 4는 도 3의 출력회로에 포함되어 있는 가변 지연회로(120)를 나타내는 도면이다. 도 4를 참조하면, 가변 지연회로(120)는 지연 경로들(121~124)을 구비한다. 지연 경로들(121~124)은 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16) 각각에 대응되며, 지연 경로들(121~124)을 사용하여 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16)을 지연시킨다. 지연 경로(121)는 전송 인에이블 신호(TXEN2)를 소정의 시간 지연시키고, 지연 경로(122)는 전송 인에이블 신호(TXEN4)를 소정의 시간 지연시키고, 지연 경로(123)는 전송 인에이블 신호(TXEN8)를 소정의 시간 지연시키고, 지연 경로(124)는 전송 인에이블 신호(TXEN16)를 소정의 시간 지연시킨다.4 is a diagram illustrating the variable delay circuit 120 included in the output circuit of FIG. 3. Referring to FIG. 4, the variable delay circuit 120 includes delay paths 121 ˜ 124. Delay paths 121 to 124 correspond to transmission enable signals TXEN2, TXEN4, TXEN8 and TXEN16, respectively, and transmit enable signals TXEN2, TXEN4 and TXEN8 using delay paths 121 to 124. , TXEN16). The delay path 121 delays the transmission enable signal TXEN2 by a predetermined time, the delay path 122 delays the transmission enable signal TXEN4 by a predetermined time, and the delay path 123 transmits the transmission enable signal. Delays TXEN8 a predetermined time, and delay path 124 delays the transmission enable signal TXEN16 a predetermined time.

이하, 도3 및 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치의 출력회로의 동작을 설명한다.3 and 4, an operation of an output circuit of the semiconductor memory device according to the present invention will be described.

본 발명의 반도체 메모리 장치의 출력 드라이버(110)는 출력회로에 사용되는 기준 전압에 포함될 수 있는 노이즈를 줄이기 위해 도 3에 도시된 바와 같이 분리 해서 활성화시킨다. 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16)은 출력 핀 구조에 대응하는 신호들이다. 예를 들면, 전송 인에이블 신호(TXEN2)는 X2 출력 핀 구조에 대응하는 신호이고, 전송 인에이블 신호(TXEN4)는 X4 출력 핀 구조에 대응하는 신호이고, 전송 인에이블 신호(TXEN8)는 X8 출력 핀 구조에 대응하는 신호이고, 전송 인에이블 신호(TXEN2)는 X16 출력 핀 구조에 대응하는 신호이다. The output driver 110 of the semiconductor memory device of the present invention is separately activated as shown in FIG. 3 to reduce noise that may be included in the reference voltage used in the output circuit. The transmit enable signals TXEN2, TXEN4, TXEN8, and TXEN16 are signals corresponding to the output pin structure. For example, the transmit enable signal TXEN2 is a signal corresponding to the X2 output pin structure, the transmit enable signal TXEN4 is a signal corresponding to the X4 output pin structure, and the transmit enable signal TXEN8 is an X8 output. The signal corresponds to the pin structure, and the transmit enable signal TXEN2 is a signal corresponding to the X16 output pin structure.

제 2 출력 구동부(114)는 전송 인에이블 신호(TXEN4)가 지연경로(122)에 의해 지연된 신호에 의해 활성화된다.출력 핀 구조가 결정되면, 전송 인에이블 신호들(TXEN2, TXEN4, TXEN8, TXEN16) 중 하나의 신호가 인에이블된다. The second output driver 114 is activated by a signal whose transmission enable signal TXEN4 is delayed by the delay path 122. When the output pin structure is determined, the transmission enable signals TXEN2, TXEN4, TXEN8, TXEN16 Signal is enabled.

전송 인에이블 신호(TXEN2)가 인에이블되면, 제 1 출력 구동부(112)는 전송 인에이블 신호(TXEN2)에 의해 활성화되고, 제 2 출력 구동부(114)는 전송 인에이블 신호(TXEN2)가 지연경로(121)에 의해 지연된 신호에 의해 활성화된다. 전송 인에이블 신호(TXEN4)가 인에이블되면, 제 1 출력 구동부(112)는 전송 인에이블 신호(TXEN4)에 의해 활성화되고, 제 2 출력 구동부(114)는 전송 인에이블 신호(TXEN4)가 지연경로(122)에 의해 지연된 신호에 의해 활성화된다. 전송 인에이블 신호(TXEN8)가 인에이블되면, 제 1 출력 구동부(112)는 전송 인에이블 신호(TXEN8)에 의해 활성화되고, 제 2 출력 구동부(114)는 전송 인에이블 신호(TXEN8)가 지연경로(123)에 의해 지연된 신호에 의해 활성화된다. 전송 인에이블 신호(TXEN16)가 인에이블되면, 제 1 출력 구동부(112)는 전송 인에이블 신호(TXEN16)에 의해 활성화되고, 제 2 출력 구동부(114)는 전송 인에이블 신호(TXEN16)가 지연경로(124)에 의해 지연된 신호에 의해 활성화된다.When the transmit enable signal TXEN2 is enabled, the first output driver 112 is activated by the transmit enable signal TXEN2 and the second output driver 114 transmits the delay enable signal TXEN2 to the delay path. Activated by the signal delayed by 121. When the transmit enable signal TXEN4 is enabled, the first output driver 112 is activated by the transmit enable signal TXEN4 and the second output driver 114 transmits the delay enable signal TXEN4 to the delay path. Activated by a signal delayed by 122. When the transmit enable signal TXEN8 is enabled, the first output driver 112 is activated by the transmit enable signal TXEN8 and the second output driver 114 transmits the delay enable signal TXEN8 to the delay path. Activated by the signal delayed by 123. When the transmit enable signal TXEN16 is enabled, the first output driver 112 is activated by the transmit enable signal TXEN16 and the second output driver 114 transmits the delay enable signal TXEN16 to the delay path. Activated by the delayed signal by 124.

도 3의 구성을 갖는 본 발명의 출력회로는 출력 드라이버(110)가 출력 구동부(112)와 출력 구동부(114)로 분리되어 있고 가변 지연회로에 의해 출력 구동부(112)와 출력 구동부(114)가 활성화되는 시점이 다르다. 또한, 도 3의 구성을 갖는 본 발명의 출력회로는 사용되는 출력 핀 구조에 맞는 지연시간을 지연하여 출력 구동부(114)를 활성화시킨다. 따라서, 출력 드라이버(110)가 활성화되는 시점에서 출력회로의 기준전압에 포함될 수 있는 노이즈가 줄어들 수 있다. In the output circuit of the present invention having the configuration of FIG. The timing of activation is different. In addition, the output circuit of the present invention having the configuration of FIG. 3 activates the output driver 114 by delaying a delay time suitable for the output pin structure used. Therefore, noise that may be included in the reference voltage of the output circuit may be reduced when the output driver 110 is activated.

도 5는 도 2 및 도 3에 도시되어 있는 반도체 메모리 장치의 출력회로에 대한 터미네이션 전압(VTERM)의 파형을 나타내는 그래프이다. 조 5를 참조하면, 도 3에 도시된 본 발명의 출력회로에 대한 터미네이션 전압(VTERM)이 도 2에 도시된 종래 기술의 출력회로에 대한 터미네이션 전압(VTERM)보다 노이즈가 적음을 알 수 있다. FIG. 5 is a graph illustrating waveforms of the termination voltage VTERM for the output circuit of the semiconductor memory device illustrated in FIGS. 2 and 3. Referring to Article 5, it can be seen that the termination voltage VTERM for the output circuit of the present invention shown in FIG. 3 is less noise than the termination voltage VTERM for the output circuit of the prior art shown in FIG.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

본 발명에 따른 반도체 메모리 장치의 출력회로는 출력 드라이버가 출력 구동부들로 분리되어 있고 가변 지연회로에 의해 출력 구동부들이 활성화되는 시점이 다르다. 또한, 본 발명에 따른 반도체 메모리 장치의 출력회로는 사용되는 출력 핀 구조에 맞게 지연시간을 지연하여 출력 구동부(114)를 활성화시킨다. 따라서, 출력 드라이버가 활성화되는 시점에서 출력회로의 기준전압에 포함될 수 있는 노이즈가 줄어들 수 있다. The output circuit of the semiconductor memory device according to the present invention has a different point in time at which the output driver is separated into the output drivers and the output drivers are activated by the variable delay circuit. In addition, the output circuit of the semiconductor memory device according to the present invention activates the output driver 114 by delaying the delay time according to the output pin structure used. Therefore, noise that may be included in the reference voltage of the output circuit may be reduced when the output driver is activated.

Claims (14)

복수의 전송 인에이블 신호에 응답하여 활성화되는 제 1 출력 구동부;A first output driver activated in response to the plurality of transmit enable signals; 상기 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시키는 가변 지연회로; 및A variable delay circuit for delaying the plurality of transmit enable signals and for generating delayed transmit enable signals; And 상기 지연된 전송 인에이블 신호들에 응답하여 활성화되는 제 2 출력 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And a second output driver activated in response to the delayed transfer enable signals. 제 1 항에 있어서,The method of claim 1, 상기 복수의 전송 인에이블 신호는 각각 출력 핀 구조에 대응하는 신호들인 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And the plurality of transfer enable signals are signals corresponding to output pin structures, respectively. 제 2 항에 있어서,The method of claim 2, 상기 출력 핀 구조는 X2, X4, X8, X16 핀 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.The output pin structure includes an X2, X4, X8, X16 pin structure. 제 2 항에 있어서, The method of claim 2, 출력 핀 구조가 결정되었을 때 상기 복수의 전송 인에이블 신호 중 하나가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And one of the plurality of transfer enable signals is enabled when an output pin structure is determined. 제 2 항에 있어서, 상기 가변 지연회로는 The method of claim 2, wherein the variable delay circuit 상기 복수의 전송 인에이블 신호에 대응하는 지연 경로들을 구비하고 상기 지연 경로들을 사용하여 상기 복수의 전송 인에이블 신호를 지연시키는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And a delay path corresponding to the plurality of transfer enable signals, and delaying the plurality of transfer enable signals using the delay paths. 제 5 항에 있어서,The method of claim 5, wherein 상기 출력 핀 구조는 X2, X4, X8, 및 X16인 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And the output pin structures are X2, X4, X8, and X16. 제 6 항에 있어서, 상기 가변 지연회로는The method of claim 6, wherein the variable delay circuit 상기 X2 핀 구조에 대응하는 제 1 전송 인에이블 신호를 제 1 지연시간 지연시키는 제 1 지연 경로;A first delay path configured to delay a first delay time of a first transmit enable signal corresponding to the X2 pin structure; 상기 X4 핀 구조에 대응하는 제 2 전송 인에이블 신호를 제 2 지연시간 지연시키는 제 2 지연 경로;A second delay path configured to delay a second delay time delay signal corresponding to the X4 pin structure by a second delay time; 상기 X8 핀 구조에 대응하는 제 3 전송 인에이블 신호를 제 3 지연시간 지연시키는 제 3 지연 경로; 및A third delay path configured to delay, by a third delay time, a third transmission enable signal corresponding to the X8 pin structure; And 상기 X16 핀 구조에 대응하는 제 4 전송 인에이블 신호를 제 4 지연시간 지연시키는 제 4 지연 경로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And a fourth delay path configured to delay a fourth delay enable signal corresponding to the X16 pin structure by a fourth delay time. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 1 지연시간보다 상기 제 2 지연시간이 길고, 상기 제 2 지연시간보다 상기 제 3 지연시간이 길고, 상기 제 3 지연시간보다 상기 제 4 지연시간이 긴 것을 특징으로 하는 반도체 메모리 장치의 출력회로.The second delay time is longer than the first delay time, the third delay time is longer than the second delay time, and the fourth delay time is longer than the third delay time. Circuit. 복수의 전송 인에이블 신호에 응답하여 활성화되는 제 1 출력 구동부;A first output driver activated in response to the plurality of transmit enable signals; 상기 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시키는 가변 지연회로; 및A variable delay circuit for delaying the plurality of transmit enable signals and for generating delayed transmit enable signals; And 상기 지연된 전송 인에이블 신호들에 응답하여 활성화되는 제 2 출력 구동부를 구비하는 출력회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an output circuit having a second output driver activated in response to the delayed transfer enable signals. 제 9 항에 있어서,The method of claim 9, 상기 복수의 전송 인에이블 신호는 각각 출력 핀 구조에 대응하는 신호들인 것을 특징으로 하는 반도체 메모리 장치의 출력회로.And the plurality of transfer enable signals are signals corresponding to output pin structures, respectively. 복수의 전송 인에이블 신호에 응답하여 제 1 출력 구동부를 활성화하는 단계;Activating the first output driver in response to the plurality of transmit enable signals; 상기 복수의 전송 인에이블 신호를 지연시키고 지연된 전송 인에이블 신호들을 발생시키는 단계; 및Delaying the plurality of transmit enable signals and generating delayed transmit enable signals; And 상기 지연된 전송 인에이블 신호들에 응답하여 제 2 출력 구동부를 활성화하 는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력방법.Activating a second output driver in response to the delayed transfer enable signals. 제 11 항에 있어서,The method of claim 11, 상기 복수의 전송 인에이블 신호는 각각 출력 핀 구조에 대응하는 신호들인 것을 특징으로 하는 반도체 메모리 장치의 출력방법.And the plurality of transfer enable signals are signals corresponding to output pin structures, respectively. 제 12 항에 있어서,The method of claim 12, 상기 출력 핀 구조는 X2, X4, X8, X16 핀 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 출력방법.The output pin structure includes an X2, X4, X8, X16 pin structure. 제 11 항에 있어서, The method of claim 11, 출력 핀 구조가 결정되었을 때 상기 복수의 전송 인에이블 신호 중 하나가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 출력방법.And when one of the plurality of transfer enable signals is enabled, an output pin structure is determined.
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