KR20070021086A - 소스/드레인 전극, 박막 트랜지스터 기판, 그의 제조방법,및 표시 디바이스 - Google Patents
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Abstract
본 발명에 따른 소스/드레인 전극은 기판, 박막 트랜지스터 반도체층, 소스/드레인 전극 및 투명 화소 전극(picture electrode)을 포함하는 박막 트랜지스터 기판에 사용된다. 상기 소스/드레인 전극은 질소함유층 및 순수한 알루미늄 또는 알루미늄 합금의 박막을 포함한다. 질소함유층 중의 질소는 박막 트랜지스터 반도체층 중의 규소에 결합하며, 순수한 알루미늄 또는 알루미늄 합금의 박막은 질소함유층을 통해 박막 트랜지스터 반도체층에 접속된다.
Description
도 1은 무정형 규소 박막 트랜지스터 기판을 적용한 대표적인 액정 표시 패널의 구조를 예시하는 확대 개략 단면도를 도시한다.
도 2는 대표적인 종래의 무정형 규소 박막 트랜지스터 기판의 구조를 예시하는 개략 단면도를 도시한다.
도 3은 본 발명의 하나의 구체예로서 박막 트랜지스터 기판의 구조를 예시하는 개략 단면도를 도시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f 및 도 4g는 도 3의 박막 트랜지스터 기판의 제조 공정의 일부를 예시하는 공정도를 도시한다.
도 5는 실험예 1에서 제조된 Al-Ni 합금 박막 및 채널 무정형 규소 박막 사이의 계면의 횡단면 투과 전자 현미경 사진을 도시한다.
도 6은 비교샘플로서 질소함유층을 갖지 않는 샘플의 Al-Ni 합금 박막 및 채널 무정형 규소 박막 사이의 계면의 횡단면 투과 전자 현미경 사진을 도시한다.
도 7은 알루미늄 합금 박막 및 투명 화소 전극 사이의 접촉 저항율의 측정에 사용되는 켈빈(Kelvin) 패턴을 도시한다.
도 8은 막의 응력이 알루미늄 합금막의 증착 온도에 따라 어떻게 변화되는 지를 나타내는 다이아그램을 도시한다.
도 9는 실험예 14에서 제조된 Al-Ni 합금 박막 및 채널 무정형 규소 박막 사이의 계면의 횡단면 투과 전자 현미경 사진을 도시한다.
도 10은 실험예 15에서 제조된 Al-Ni 합금 박막 및 채널 무정형 규소 박막 사이의 계면의 횡단면 투과 전자 현미경 사진을 도시한다.
본 발명은 액정 표시, 반도체 디바이스 및 광학 부품의 박막 트랜지스터에 사용하기 위한 소스/드레인 전극 및 기판에 관한 것이다. 또한, 본 발명은 상기 기판의 제조 방법 및 표시 디바이스에 관한 것이다. 보다 상세하게는, 본 발명은 부품으로서 순수한 알루미늄 또는 알루미늄 합금 박막을 함유하는 신규한 소스/드레인 전극에 관한 것이다.
액정 표시 디바이스는 소형 이동 전화로부터 30 인치 이상의 스크린을 갖는 대형 텔레비젼에 이르기까지 각종의 용도에 사용된다. 이들은 화소 구동 방법에 의하여 단순 매트릭스형 액정 표시 디바이스 및 능동 매트릭스형 액정 표시 디바이스로 분류된다. 물론, 스위칭 소자로서 박막 트랜지스터(이하, 간략히 TFT로 지칭 함)를 갖는 능동 매트릭스형 액정 표시 디바이스가 널리 사용되는데, 이는 고해상 화상을 구현하며 고속으로 화상을 생성할 수 있기 때문이다.
도 1을 살펴보면, 예로서 수소화된 무정형 규소를 능동 반도체층(이하, "무정형 규소 박막 트랜지스터 기판"으로 지칭함)으로서 사용하는 TFT 어레이를 갖는 기판(이하, "박막 트랜지스터 기판"으로 지칭함)을 보여주는, 능동 매트릭스형 액정 표시 디바이스에 사용하기 위한 대표적인 액정 패널의 구조 및 작동 원리가 예시되어 있다.
도 1에서의 액정 표시 패널(100)은 박막 트랜지스터 기판(1), 카운터 기판(2) 및 액정층(3)을 포함한다. 카운터 기판(2)은 박막 트랜지스터 기판(1)과 대면하도록 배치한다. 액정층(3)은 박막 트랜지스터 기판(1)과 카운터 기판(2)의 사이에 배치되며, 광학 변조층으로서 작용한다. 박막 트랜지스터 기판(1)은 절연 유리 기판(1a)을 포함하며, 그 위에 박막 트랜지스터(4), 투명 화소 전극(5) 및, 주사선 과 신호선을 함유하는 상호접속 구역(6)이 배치된다. 투명 화소 전극(5)은 통상적으로 산화인듐(In2O3) 및 약 10질량%의 산화주석(SnO)을 함유하는 산화인듐주석(ITO)로 생성된다. 박막 트랜지스터 기판(1)은 구동 회로(13) 및 TAB 테이프(12)를 통하여 이에 접속된 제어 회로(14)에 의하여 구동된다.
카운터 기판(2)은 절연 유리 기판(1b), 공통 전극(7), 컬러 필터(8) 및 차광막(9)을 포함한다. 공통 전극(7)은 박막 트랜지스터 기판(1)과 대면하는 유리 기판(1b)의 전면에 배치된다. 카운터 기판(2) 전체는 카운터 전극으로서 작동한다. 컬러 필터(8)는 투명 화소 전극(5)과 대면하는 위치에 배치된다. 차광막(9)은 박막 트랜지스터 기판(1)상에 박막 트랜지스터(4) 및 상호접속 구역(6)과 대면하도록 하는 위치에 배치된다. 카운터 기판(2)은 액정층(3)에서의 액정 분자(도시하지 않음)를 소정 방향으로 정렬시키기 위한 정렬층(11)을 추가로 갖는다.
액정 표시 패널은 각각 박막 트랜지스터 기판(1) 및 카운터 기판(2)의 외부(액정층(3)에 대한 대향면 상)에 배치된 편광판(10a 및 10b)을 추가로 포함한다.
액정 표시 패널(100)에서, 카운터 전극(2)(공통 전극(7)) 및 투명 화소 전극(5)의 사이에 형성된 전기장은 액정층(3)에서의 액정 분자의 정렬 방향을 제어함으로써 액정층(3)을 통과하는 광을 변조시키게 된다. 이로 인해 카운터 기판(2)을 통하여 투과되는 광의 양을 제어하여 화상을 생성 및 표시하게 된다.
그 다음으로, 액정 표시 패널에 사용하기 위한 통상의 무정형 규소 박막 트랜지스터 기판의 구조 및 작동 원리에 대하여서는 도 2를 참조하여 상세하게 예시될 것이다. 도 2는 도 1의 필수 부분 "A"의 확대도이다.
도 2를 참조하면, 주사선(박막 게이트 상호접속)(25)은 유리 기판(도시하지 않음)상에 배치된다. 주사선(25)의 일부는 박막 트랜지스터를 제어(온 및 오프 작동)하기 위하여 게이트 전극(26)으로서 작동한다. 게이트 절연체(질화규소막)(27)는 게이트 전극(26)을 도포하도록 배치된다. 신호선(소스/드레인 상호접속)(34)은 이들 사이에 삽입된 게이트 절연체(27)와 주사선(25)이 교차하도록 배치된다. 신호선(34)의 일부는 박막 트랜지스터의 소스 전극(28)으로서 작동한다. 게이트 절연체(27)의 부근에는 무정형 규소 채널막(능동 반도체막)(33), 신호선(소스/드레인 상호접속)(34) 및 질화규소 층간 유전막(보호막)(30)이 순차적으로 배치된다. 이러한 유형의 액정 표시 패널은 일반적으로 보텀 게이트형 패널(bottom gate type panel)로서 지칭된다.
무정형 규소 채널 막(33)은 인(P)으로 도핑된 도핑층(n층) 및 고유층(i층; 미도핑층으로도 지칭됨)을 포함한다. 게이트 절연체(27) 상에는 투명 화소 전극(5)이 배치된 화소 영역이 있다. 투명 화소 전극(5)은 예를 들면 In2O3 및 SnO를 함유하는 ITO 막으로 생성된다. 박막 트랜지스터의 드레인 전극(29)은 후술하는 장벽 금속층의 삽입으로 투명 화소 전극(5)에 접촉 및 전기 접속된다.
주사선(25)을 통하여 게이트 전압을 게이트 전극(26)에 인가할 경우, 박막 트랜지스터(4)는 온 작동된다. 이러한 상태에서, 신호선(34)에 인가되는 구동 전압은 소스 전극(28)으로부터 드레인 전극(29)을 통하여 투명 화소 전극(5)으로 인가된다. 투명 화소 전극(5)이 소정 수준의 구동 전압으로 인가될 경우, 도 1을 참조하여 전술한 바와 같이 투명 화소 전극(5)과 카운터 전극(2)의 사이에는 전위차가 발생한다. 이러한 전위차는 액정층(3)에서의 액정 분자를 배향 또는 정렬시켜 광 변조를 일으키게 된다.
박막 트랜지스터 기판(1)에서, 소스/드레인 상호접속(34)은 소스/드레인 전극에 전기 접속되며; 신호선은 투명 화소 전극(5)에 전기 접속되며(화소 전극에 대한 신호선); 게이트 전극(26)에 전기 접속된 주사선(25)은 각각 순수한 합금 또는 알루미늄 합금, 예컨대 Al-Nd(이하, 순수한 알루미늄 및 알루미늄 합금을 "알루미 늄 합금"으로 통칭함)의 박막으로부터 제조된다. 이는, 이와 같은 순수한 알루미늄 또는 알루미늄 합금이 저항율이 낮고, 용이하게 가공될 수 있기 때문이다. 내화성 금속, 예컨대 Mo, Cr, Ti 또는 W를 함유하는 장벽 금속층(51, 52, 53 및 54)이 도 2에 도시한 바와 같이 이들 상호접속 상 및/또는 아래에 배치된다. 이러한 상호접속의 대표적인 예로는 두께가 약 50 ㎚인 몰리브덴(Mo)층(하부 장벽 금속층), 두께가 약 150 ㎚인 순수한 알루미늄 또는 Al-Nd 합금 박막 및, 두께가 약 50 ㎚인 Mo층(상부 장벽 금속층)이 순서대로 배치된 것을 포함하는 다층(3층) 상호접속이다.
상기 3층으로 된 다층 상호접속이 채널 무정형 규소 박막(33)에 접속된 소스/드레인 상호접속(34)로서 사용되는 이유가 이후 설명될 것이다.
도 2에 도시한 바와 같이, 하부 장벽 금속층(53)은 채널 무정형 규소 박막(33) 및 알루미늄 합금 박막 사이에 배치된다. 이러한 구성은 알루미늄 합금 막막과 채널 무정형 규소 박막 사이의 계면(이하, 단순히 "계면"이라 지칭함)에서 규소와 알루미늄 사이에서의 상호확산을 방지하기 위해 주로 형성된다.
만일 알루미늄 합금이 채널 무정형 규소 박막과 직접 접촉하고, 소결 또는 어닐링과 같은 열처리가 박막 트랜지스터의 생성을 위한 후속 챔버에서 실시된다면, 알루미늄 합금 중의 알루미늄이 무정형 규소로 확산되고/되거나 무정형 규소 중의 규소가 알루미늄 합금으로 확산된다. 결과적으로, 반도체로서 무정형 규소의 성능은 크게 저하되고, 따라서 온-상태의 전류가 감소하며, 박막 트랜지스터가 오프-상태일 때 전류(오프-상태 전류)가 누출되고/되거나 박막 트랜지스터의 스위칭 속도가 감소된다. 따라서, 바라는 박막 트랜지스터 특성이 달성되지 못하고, 형성된 표시디바이스는 열등한 성능 및 품질을 갖게 된다. 하부 장벽 금속층(53)이 알루미늄과 규소 사이의 상호확산을 효과적으로 방지한다.
상부 장벽 금속층(54)은 알루미늄 합금 박막의 표면상에서의 돌기부(hillock)(결절 돌출부)의 형성을 방지하고 그 위에 배치될 ITO와의 접촉을 확실하게 보장하기 위해 주로 배치된다. 돌기부는 아마도 일반적으로 약 300℃ 내지 약 400℃의 열 처리 결과로서 형성될 것이다. 이러한 열처리는 박막 트랜지스터 기판의 제조 공정에서 알루미늄 합금 박막의 증착후 질화규소막(보호막)의 증착에서 실시된다. 구체적으로, 알루미늄 합금 박막을 포함하는 기판은 통상적으로 화학 증착(CVD)으로 처리되어 질화규소막(보호막)을 증착시킨다. 돌기부는 아마도 이러한 과정에서 알루미늄 합금 박막과 유리 기판 사이의 열 팽창 계수차에 의하여 야기될 것이다. 상부 장벽 금속층(54)이 돌기부의 형성을 효과적으로 방지한다.
그러나, 상부 및 하부 장벽 금속층의 형성은 알루미늄 합금 상호접속의 증착을 위한 막증착 시스템에 더하여, 이의 증착을 위한 추가의 막증착 시스템을 필요로 한다. 상세하게는, 각각의 장벽 금속 박막의 증착을 위한 추가의 막증착 챔버를 포함한 막증착 시스템을 사용하여야만 한다. 이러한 시스템의 대표적인 예로는, 이송 챔버에 접속된 복수의 막증착 챔버를 비롯한 클러스터 도구 시스템이다. 이러한 장벽 금속층의 증착을 위한 추가의 유닛을 포함한 시스템은 제조 단가를 상승시키며 생산성을 저하시키므로 액정 패널의 저가로의 대규모로 생산에서는 회피되어야 한다.
도 2에 도시된 바와 같이, 알루미늄 합금 박막은 장벽 금속층(51)의 삽입으로 투명 화소 전극(5)에 접속된다. 만일, 알루미늄 합금 박막이 투명 화소 전극에 직접 접속될 경우, 이들 부품 사이의 접촉 저항이 높게 되어 표시된 화상의 품질이 손상된다. 투명 화소 전극에 대한 상호접속을 위한 재료로서 사용되는 알루미늄은 매우 산화되기 쉽다. 따라서, 산화알루미늄의 절연층은 알루미늄 합금 박막과 투명 화소 전극의 사이의 계면에서 형성된다. 산화알루미늄은 액정 표시 패널의 막증착 공정중에 형성되거나 또는 첨가된 산소에 의해 초래된다. 투명 화소 전극을 위한 재료로서 산화인듐주석(ITO)은 전기 전도성 금속 산화물이기는 하나, 이것은 상술한 바와 같이 산화알루미늄 층이 형성된 경우 전기 오옴 접촉을 형성하지 못한다.
그러나, 이러한 장벽 금속층의 증착은 게이트 전극, 소스 전극 및 드레인 전극의 증착을 위한 스퍼터링 시스템에 더하여, 이의 증착을 위한 추가의 막-증착 챔버를 필요로 한다. 이러한 추가의 유닛은 제조 단가를 상승시키며 생산성을 저하시킨다.
또한, 장벽 금속층으로서 사용된 금속은, 순수한 알루미늄 및 알루미늄 합금과는 다른 비율로 화학 용액과의 습윤 에칭과 같은 처리로 가공된다. 따라서, 가공에서의 횡단면 방향에서의 가공 크기가 적절하게 조절되지 않는다. 따라서, 장벽 금속층의 증착은 복잡한 처리를 필요로 하며, 막증착 면에서 그리고 가공 면에서 생산 단가를 상승시키며 생산성을 저하시킨다.
따라서, 장벽 금속층에 대한 필요성을 배제시키고 소스/드레인 전극과 투명 화소 전극 사이의 직접 접촉이 가능한 전극용 재료, 및 소스/드레인 전극 및 채널 무정형 규소 박막과 같은 반도체 층 사이에서 직접 접촉이 가능한 재료에 대한 제안이 있어 왔었다.
일본 미심사 특허 공개 공보 평11-337976호에는 투명 화소 전극용 재료로서 산화인듐 및 약 10질량%의 산화아연을 포함하는 산화인듐아연(IZO)을 사용하는 기술이 개시되어 있다. 그러나, 이러한 기술에 의하면, 가장 널리 사용되고 있는 ITO 막은 IZO 막으로 대체되어야 하지만, 이러한 IZO 막은 재료 원가의 상승을 초래한다.
일본 특허 공개 공보 평11-283934호에는 드레인 전극을 플라스마 처리 또는 이온 주입으로 처리하여 드레인 전극의 표면을 개질시키는 방법이 개시되어 있다. 그러나, 이러한 방법은 표면 처리를 위한 추가의 챔버를 필요로 하는데, 이로인해 생산성의 저하를 초래한다.
일본 특허 공개 공보 평11-284195호에는 게이트 전극, 소스 전극 및 드레인 전극을 구성하는 방법이 개시되어 있으며, 상기의 드레인 전극은 순수한 알루미늄 또는 알루미늄 합금의 제 1 층 및, 질소, 산소, 규소 및 탄소와 같은 불순물을 추가로 포함하는 알루미늄 합금 또는 순수한 알루미늄의 제 2 층으로 이루어졌다. 이러한 방법은 게이트 전극, 소스 전극 및 드레인 전극을 구성하기 위한 박막이 하나의 막증착 챔버에서 연속적으로 증착될 수 있는 이점을 갖는다. 그러나, 이러한 방법은 불순물을 포함하는 제 2 층을 증착시키는 추가의 챔버를 필요로 한다. 또한, 생성된 소스/드레인 상호접속은, 종종 소스/드레인 상호접속에 불순물을 혼입 시키는 챔버에서 증착 챔버의 벽면으로부터 이층된다. 이것은 불순물을 포함하는 막과, 불순물을 포함하지 않는 막 사이의 열 팽창계수차에 의한 것이다. 이러한 문제점을 해소하기 위하여, 이러한 방법에서는 막증착 챔버를 자주 중지하는 유지 보수를 필요로 하며, 이는 생산성을 심각하게 저하시킨다.
이러한 상황하에서, 본 발명자들은 일본 특허 공개 공보 2004-214606호에서 장벽 금속층에 대한 필요성을 배제시키고, 챔버의 수를 증가시키지 않으면서 제조 공정을 단순화하고, 알루미늄 합금막과 투명 화소 전극 사이의 직접적이고도 신뢰성 있는 접촉이 가능한 방법을 개시하였다. 일본 특허 공개 공보 2004-214606호에 개시된 기술에서는 합금 원소로서 Au, Ag, Zn, Cu, 니켈, Sr, Ge, Sm 및 Bi로 구성된 군에서 선택된 1종 이상을 0.1 내지 6원자%로 함유하며, 이러한 합금 원소 중 1종 이상이 알루미늄 합금막과 투명 화소 전극 사이의 계면에서 침강층 또는 농축층이 되도록 하는 알루미늄 합금을 사용함으로써 목적이 달성되었다.
일본 특허 공개 공보 2003-273109호에서는 전기 전도성 상부 질화알루미늄층(AlN층), 알루미늄 합금 박막, 및 전기 전도성 하부 질화알루미늄 층을 순서대로 포함하는 3층 알루미늄 합금 상호접속을 위한 박막을 개시하고 있다. 상부 질화알루미늄층은 ITO 막에 직접적으로 접속하여 만족할만한 낮은 접촉 저항을 실현하였다. 하부 질화알루미늄 층은 무정형 규소층과 같은 반도체층에 직접적으로 접속되어 우수한 오옴 접촉을 보여 주었다. 그러나, 이러한 방법은, 질화알루미늄층을 증착시키기 위해 반응 가스의 조성과 성질을 적절하게 조절하면서 스퍼터링이 실시되어야 하기 때문에 스퍼터링시 상당히 복잡한 제어를 필요로 한다. 또한, 이러한 방법에서는 여전히 접촉 저항 및 오옴 접촉에 대한 개선의 여지가 있어, 이러한 추가의 개선에 대한 요구가 있어 왔다.
상기의 설명은 액정 표시 디바이스를 대표적인 예로 들어 설명하였으나, 종래 기술에서의 문제점은 공통적으로 액정 표시 디바이스뿐만 아니라 기타의 디바이스에서도 사용되는 무정형 규소 박막 트랜지스터 기판에 존재한다. 이러한 문제는 박막 트랜지스터의 반도체 층으로서 무정형 규소 대신에 다결정질 규소를 사용하는 박막 트랜지스터 기판에서도 발생하고 있다.
본 발명은 이러한 상황하에서 이루어졌으며, 본 발명의 하나의 목적은 하부 장벽 금속층 없이도 우수한 박막 트랜지스터 특성을 제공하고 소스/드레인 상호접속 및 박막 트랜지스터의 반도체층 사이에 직접적이고 신뢰성있는 접속을 가능하게 하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 하부 장벽 금속층 및 상부 장벽 금속층없이 우수한 박막 트랜지스터 특성, 높은 열안정성 및 낮은 접촉 저항율을 보장하고 박막 트랜지스터의 반도체층 뿐만아니라 투명화소전극에 대한 소스/드레인 상호접속의 직접적이고 신뢰성있는 접속을 가능하게 하는 기술을 제공하는 것이다.
상기 목적들을 달성하기 위하여, 본 발명에서는 기판, 박막 트랜지스터 반도 체층, 소스/드레인 전극, 및 투명화소전극을 포함하는 박막 트랜지스터 기판에 사용하기 위한 소스/드레인 전극을 제공하고 있으며, 이때 소스/드레인 전극은 질소함유층 및 순수한 알루미늄 또는 알루미늄 합금으로 구성된 박막을 포함하고, 소스/드레인 전극은 질소함유층의 질소가 박막 트랜지스터 반도체층의 규소와 결합되도록 구성되고, 또한 순수한 알루미늄 또는 알루미늄 합금의 박막이 질소함유층을 통하여 박막 트랜지스터 반도체층에 접속되도록 구성된다.
바람직한 구체예에서, 상기 질소함유층은 주로 질화규소를 함유한다.
또 다른 바람직한 구체예에서, 상기 질소함유층은 규소 옥시니트라이드를 함유한다.
질소함유층은 바람직하게는 1 x 1014cm-2 이상 및 2 x 1016cm-2 이하의 질소원자 표면밀도(N1)를 가진다.
질소함유층은 산소원자 표면밀도(O1)를 가지며, N1 대 O1의 비(N1/O1)는 바람직하게는 1.0 이상이다.
질소함유층은 바람직하게는 상기 반도체층을 구성하는 규소 유효 댕글링 결합(silicon effective dangling bond)의 표면밀도와 동등하거나 이보다 큰 질소원자 표면밀도를 갖는다.
질소함유층은 바람직하게는 0.18nm 이상 및 20nm 이하 범위의 두께를 갖는다.
또 다른 바람직한 구체예에서, 질소함유층은 다수의 질소원자(N) 및 다수의 규소원자(Si)를 가지며, N 대 Si의 최대비(N/Si)는 0.5 이상 및 1.5 이하의 범위내에 있다.
박막 트랜지스터 반도체층은 바람직하게는 무정형 규소 또는 다결정질 규소를 함유한다.
알루미늄 합금은 바람직하게는 합금원소로서 6원자% 이하의 Ni(니켈)을 함유한다.
다른 바람직한 구체예에서, 순수한 알루미늄 또는 알루미늄 합금의 박막은 알루미늄 합금으로 구성된 박막이며, 이 알루미늄 합금은 합금원소로서 0.3원자% 이상 및 6원자% 이하의 니켈(Ni)을 함유하고, 소스/드레인 전극은 알루미늄 합금의 박막이 추가적으로 투명화소전극에 직접적으로 접속되도록 구성된다.
알루미늄 합금은 또한 합금원소로서 Ti, V, Zr, Nb, Mo, Hf, Ta 및 W로 구성되는 군으로부터 선택된 1종 이상의 원소를 0.1원자% 이상 및 1.0원자% 이하로 함유한다.
또 다른 바람직한 구체예에서 알루미늄 합금은 또한 합금원소로서 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Nd, Y, Co 및 Fe로 구성되는 군으로부터 선택된 1종 이상의 원소를 0.1원자% 이상 및 2.0원자% 이하로 함유한다.
본 발명은 또한 상기 소스/드레인 전극을 포함하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한 박막 트랜지스터기판을 포함하는 표시 디바이스를 제공한다.
상기에 더하여 그리고 유리하게, 본 발명은 상기 박막 트랜지스터 기판의 제 조방법의 제공에 관한 것으로, 본 방법은 (a) 반도체층을 기판에 또는 그 위에 증착시켜 박막 트랜지스터기판을 제조하는 단계; (b) 상기 반도체층 상에 질소함유층을 형성하는 단계; 및 (c) 상기 질소함유층 상에 순수한 알루미늄 또는 알루미늄 합금의 층을 증착시키는 단계들을 포함한다.
바람직한 구체예에서, (a) 단계에서 상기 반도체층은 증착 시스템에서 증착되고, (b) 단계는 이와 동일한 증착 시스템에서 실시된다.
또 다른 바람직한 구체예에서, (a) 단계에서 상기 반도체층은 챔버에서 증착되고, (b) 단계는 이와 동일한 챔버에서 실시된다.
또 다른 구체예에서, (a) 단계에서 상기 반도체층은 일정한 증착온도에서 증착되고, (b) 단계는 상기 증착온도와 실질적으로 동일한 온도에서 실시된다.
또 다른 바람직한 구체예에서, (a) 단계에서 상기 반도체층은 가스를 사용하여 증착되고, (b) 단계는 상기 가스와 질소함유 가스와의 혼합 대기에서 실시된다.
또 다른 구체예에서, (b) 단계는 질소함유 가스와 환원성 가스와의 혼합 대기에서 실시된다.
바람직하게는, (b) 단계는 플라스마 질화 공정에 의해 실시된다.
바람직하게는, 상기 플라스마 질화 공정은 55Pa이상의 압력에서 실시된다.
바람직하게는, 상기 플라스마 질화 공정은 300℃ 이상의 온도에서 실시된다.
바람직하게는, 상기 플라스마 질화 공정은 질소함유 가스 및 환원성 가스의 혼합물 대기에서 실시된다.
(b) 단계의 플라스마 질화 공정은 바람직하게는 질소함유 가스와 (a) 단계에 서 사용된 가스와의 혼합 대기에서 실시된다.
또 다른 바람직한 구체예에서, (b) 단계는 열질화 공정에 의해 실시된다.
바람직하게는, 상기 열질화 공정은 400℃ 이하의 온도에서 실시된다.
(b) 단계는 아미노화 공정에 의해 실시된다.
바람직하게는, 상기 아미노화 공정은 자외선방사선을 사용한다.
바람직하게는, 상기 아미노화 공정은 질소를 함유하는 용액을 사용한다.
(c) 단계는 스퍼터링 공정을 사용하여 실시된다.
본 발명의 소스/드레인 전극은 상기 구성을 가지고 있으며, 일반적으로 사용되는 알루미늄 또는 알루미늄 합금을 사용할 수 있다. 또한, 본 발명의 소스/드레인 전극은 통상적인 등가물(소스/드레인 전극)과 다르게, 장벽 금속층없이 질소함유층을 통하여 박막 트랜지스터의 반도체층에 접속될 수 있다. 상기 소스/드레인 전극은 양호한 박막 트랜지스터 특성을 가지고 있다.
알루미늄 합금으로서 특정한 양의 니켈을 함유하는 A1-Ni 합금을 추가적으로 사용함으로써, 본 발명에 따른 소스/드레인 전극은 박막 트랜지스터의 반도체층 뿐만아니라 투명화소전극에도 직접적으로 접속될 수 있다. 제조된 소스/드레인 전극은 박막 트랜지스터 특성, 접촉 저항율, 및 열안정성이 우수하다.
본 발명에 따른 소스/드레인 전극을 사용하면 낮은 비용으로 우수한 생산성을 갖는 고성능 표시 디바이스를 제조할 수 있다.
본 발명의 추가적인 목적, 특징 및 이점은 첨부된 도면을 참조하여 바람직한 구체예에 대한 하기의 기술에서 명백해질 것이다.
본 발명자들은 박막 트랜지스터의 반도체층에 접속될 신규의 소스/드레인 전극을 제공하기 위하여 광범위하게 연구하였다. 구체적으로, 본 발명자들은 통상적인 등가물인 소스/드레인 전극과는 다르게, 장벽 금속층의 삽입없이도 반도체층에 접속될 때, 우수한 박막 트랜지스터 특성을 나타낼 수 있고, 소스/드레인 전극의 상호접속을 위한 재료로서 일반적으로 통상적으로 사용되는 순수한 알루미늄 또는 알루미늄 합금(이후 이러한 종래의 알루미늄 재료를 "알루미늄 합금"으로 통칭함)을 가공없이 사용할 수 있는 신규의 소스/드레인 전극을 제공하기 위하여 면밀하게 연구하였다. 결과적으로, 본 발명자들은 상기 목적들이 질소함유층 및 알루미늄 합금 박막으로부터 소스/드레인 전극을 반도체층에 인접하게 배치함으로써 달성될 수 있다는 것을 알게 되었으며, 이때 질소함유층 중의 질소(N)는 반도체층 중의 규소(Si)와 결합한다. 본 발명은 이러한 연구 결과에 기초하여 이루어졌다. 이러한 구성은 질소함유층을 통하여 알루미늄 합금 박막과 박막 트랜지스터의 반도체층 사이의 직접적인 접속을 가능하게 한다.
알루미늄 합금으로서 0.3 내지 6원자%의 니켈을 추가적으로 포함하는 알루미늄 합금(이하, 종래의 알루미늄 합금과 구별하기 위해 "Al-Ni 합금"으로 지칭됨)을 사용함으로써, Al-Ni 합금 박막은 투명화소전극에 직접적으로 접속될 수 있다. 이에 의하여, 통상적인 등가물인 소스/드레인 전극과는 다르게, 장벽 금속층없이 우수한 전기적 특성을 가지는 소스/드레인 전극이 제공된다.
본원에서 사용되는 용어 "소스/드레인 전극"은 소스/드레인 전극 그 자체와 소스/드레인 상호접속 둘 다를 의미하고 포함한다. 구체적으로, 본 발명에 따른 소스/드레인 전극 각각은 소스/드레인 상호접속과 통합된 소스/드레인 전극을 포함하며, 소스/드레인 상호접속은 소스/드레인 영역과 접촉하고 있다.
본 발명에 따른 소스/드레인 전극은 하기에서 상세하게 설명된다. 설명의 편의를 위하여, 소스/드레인 전극은 "제 1 구체예에 따른 소스/드레인 전극"과 "제 2 구체예에 따른 소스/드레인 전극"으로 분류되고 구별된다. 제 1 구체예에 따른 소스/드레인 전극은 장벽 금속층의 삽입없이 박막 트랜지스터의 반도체층에 접속될 수 있고, 제 2 구체예에 따른 소스/드레인 전극은 장벽 금속층의 삽입없이 박막 트랜지스터의 반도체층에 접속될 수 있으며 또한 투명화소전극에도 직접적으로 접속될 수 있다. 제 2 구체예에 따른 소스/드레인 전극은 알루미늄 재료의 조성을 제외하고는 제 1 구체예에 따른 소스/드레인 전극과 동일한 구성을 가진다.
제 1 구체예에 따른 소스/드레인 전극
제 1 구체예에 따른 소스/드레인 전극 각각은 질소함유층 및 알루미늄 합금 박막을 포함한다. 질소함유층은 박막 트랜지스터 반도체층을 덮도록 배치되며, 질소함유층 중의 질소는 반도체층의 규소와 결합한다. 질소함유층은 알루미늄 합금 박막과 박막 트랜지스터 반도체층 사이의 계면에서 알루미늄과 규소 사이의 상호확산을 방지하기 위한 장벽으로서 역할을 한다. 제 1 구체예에 따른 소스/드레인 전극은 따라서 하기의 실험예에서 증명되는 바와 같이, 통상적인 등가물인 소스/드레인 전극과는 다르게, 전형적으로 몰리브덴(Mo)의 장벽 금속층없이 우수한 박막 트랜지스터의 특성을 제공한다. 이러한 구성은, 질소함유층이 예를 들어 반도체층의 증착 후 및 알루미늄 합금층의 증착 전의 플라스마 질화 공정에 의해 용이하게 형 성될 수 있기 때문에, 장벽금속의 증착을 위한 별도의 막증착 시스템에 대한 필요성을 제거한다.
본 발명의 특징을 이루는 질소함유층은 하기에서 상세하게 설명될 것이다.
질소함유층 중의 질소(N)는 반도체층 중의 규소와 결합하고, 이에 의하여 질소함유층은 상기에서 설명한 바와 같이, 주로 질화규소를 포함한다. 이 층은 추가적으로 규소 옥시니트라이드를 포함한다. 규소 옥시니트라이드는 질화규소를 산소(O)와 결합시킨 결과로 형성되며, 이는 예를 들면 질소함유층의 증착공정 동안 불가피하게 도입된다.
질소함유층은 하기의 실험예에서 증명되는 바와 같이, 바람직하게는 다음의 필요조건들을 추가로 만족시킨다.
상기 질소함유층은 바람직하게는 박막 트랜지스터의 반도체층의 재료(전형적으로 규소)의 유효현수결합의 표면밀도이상의 질소 표면밀도를 갖는다. 상기에서 기술된 바와 같이, 반도체층의 표면은 금속 상호접속 재료 및 반도체 재료 사이의 상호확산을 방지하기 위해 질소함유층으로 덮여져야 한다. 이 경우, 반도체층의 표면의 한정되지 않은 결합(현수결합)은 바람직하게는 질소와 결합한다. 본원에서 "유효현수결합"이라는 용어는 질소원자의 입체장해를 고려하더라도 반도체층의 표면에 존재할 수 있는 결합을 의미한다. "유효현수결합의 표면밀도"라는 용어는 질소함유층이 반도체층의 전체표면을 덮는 것을 가정한 표면밀도이다. 유효현수결합의 표면밀도는 반도체 재료의 유형에 따라 다르다. 규소의 경우에는 실질적으로 약 1 x 1014cm-2 내지 1 x 1015cm-2의 범위 내에 있지만, 결정면의 방향에 따라 조금씩 다르다.
구체적으로, 질소함유층은, 이것이 주로 질화규소를 포함하는 경우와 그것이 주성분으로서의 질화규소에 더하여 규소 옥시니트라이드를 추가로 포함하는 경우 둘 다에서 순수한 알루미늄 또는 알루미늄 합금의 박막 및 반도체층 사이의 계면에서 1 x 1014cm-2이상 및 2 x 1016cm-2 이하의 질소 표면밀도(N1)를 갖는 것이 바람직하다. 원하는 박막 트랜지스터 특성을 보장하기 위해, 질소함유층의 질소 표면밀도(N1)는 2 x 1014cm-2 이상인 것이 더 바람직하며, 4 x 1014cm-2 이상인 것이 더욱 더 바람직하다. 그러나, 과도하게 높은 질소함유층의 질소 표면밀도(N1)는 질소함유층 중의 절연성 질화규소의 양을 증가시킬 수도 있다. 이로 인해 전기저항이 증가되며, 따라서 박막 트랜지스터 특성을 저하시킨다. 질소 표면밀도(N1)의 상한치를 1 x 1016cm-2로 하는 것이 더욱 바람직하다.
질소함유층이 규소 옥시니트라이드를 포함하는 경우, 즉 질소함유층이 질화규소 이외에 산화규소를 추가로 포함하는 경우, 질소의 표면밀도(N1)에 대한 필요조건에 더하여, 산소의 표면밀도(O1)에 대한 질소의 표면밀도(N1)의 비(N1/O1)가 1.0이상인 것이 바람직하다. 이는 박막 트랜지스터 특성을 더욱 개선시킨다. 질화규소 및 규소 옥시니트라이드는 일차적으로 절연체이지만, 하기에서 설명되는 바와 같이, 질소함유층이, 예를 들어, 0.18nm이상 및 20nm이하의 매우 작은 두께를 가지고 있기 때문에, 이러한 구성에서의 전기저항은 낮을 수 있다.
본 발명자들은 박막 트랜지스터 특성이 N1/O1 비에 의해 영향을 받는다는 것을 실험을 통하여 알게 되었고, 후에 언급될 실험예들에서 증명되는 바와 같이, N1/O1 비가 더욱 우수한 박막 트랜지스터 특성을 제공하기 위해 1.0이상이 되어야만 하는 것이 바람직하다. 이는 아마도 질소함유층 중의 저항성분이 N1/O1의 높은 비율에서 감소하여 박막 트랜지스터로서 만족할만한 특성을 수득하기 때문일 것이다. N1/O1 비는 가능한 한 높은 것이 바람직하며, 1.05 이상인 것이 더 바람직하고, 1.1 이상인 것이 더욱 더 바람직하다.
N1/O1 비는, 예를 들어, 플라스마 질화공정을 사용하는 질소함유층의 형성에서, 플라스마 가스압력 및 가스구성, 및 공정온도와 같은 플라스마 생성조건들을 적절하게 조절함으로써 조정될 수 있다. 이는 하기에 상세하게 설명될 것이다.
질소함유층의 질소의 표면밀도(N1) 및 산소의 표면밀도(O1)는, 예를들어, 루터포드(Rutherford) 후방산란 분광계(RBS)에 의해 측정될 수 있다.
질소함유층의 두께는 0.18nm 이상 및 20 nm이하인 것이 바람직하다. 상기에서 기술된 바와 같이, 질소함유층은 알루미늄 합금층 및 박막 트랜지스터 반도체층 사이의 계면에서 알루미늄과 규소사이의 상호확산을 방지하는 장벽층으로서 효과적이지만, 지나치게 두꺼운 질소함유층은 박막 트랜지스터의 성능을 손상시킬 수 있다. 질소함유층의 존재로 인한 전기저항의 증가는 상기에서 지정된 범위내로 질소함유층의 두께를 조절함으로써 TFT의 성능에 악영향을 주지 않도록 상기 범위내로 조절될 수 있다. 질소함유층의 두께는 15nm 이하인 것이 더 바람직하고, 10nm 이 하인 것이 더욱 더 바람직하다. 질소함유층에서는 최소한 하나 초과의 단층의 규소-질소 결합이면 충분하다. 규소-질소의 원자거리는 약 0.18nm이고, 따라서 질소함유층의 최소두께는 0.18nm 이상인 것이 바람직하다. 질소함유층의 두께는 0.2nm인 것이 더 바람직하고 0.4nm인 것이 더욱 더 바람직하다. 질소함유층의 두께는 다양한 물리적 분석 절차에 의하여 측정될 수 있는데, 그 예로는 상기에서 언급한 RBS방법, X선 광전자 분광계(XPS), 2차 이온질량 분광계(SIMS), 및 RF 글로우 방전 발광 분광계(GD-OES)를 들 수 있다. 질소함유층의 두께는 후술되는 실험예에서 RBS 및 XPS에 의해 측정된다.
질소함유층에서, 질소원자수 대 규소원자수의 최대비(N/Si)는 0.5 이상 및 1.5 이하인 것이 바람직하다. 이는 질소함유층이 박막 트랜지스터 특성의 저하없이 장벽으로서 효과적으로 작용할 수 있게 한다. N/Si 비는 0.6 이상인 것이 더 바람직하고 0.7nm 이상인 것이 더욱 더 바람직하다.
N/Si 비는, 예를들면, 플라스마의 조사시간을 약 1분 내지 약 10분 범위내로 제어함으로써 조절될 수 있다. 이는 하기에서 상세하게 설명될 것이다.
N/Si 비는, 예를들면, 이러한 원소들(질소 및 규소)을 RBS에 따라 질소함유층의 두께방향에서 분석함으로써 측정될 수 있다.
질소함유층은, 예를들면, 반도체층의 최상층을 질화처리함으로써 형성된다. 질화공정은 특별하게 한정되지 않으며, 하기에서 상세하게 기술되는 바와 같이, 예를 들면, (ⅰ) 플라스마 질화공정, (ⅱ) 열 질화 공정, 및 (ⅲ) 아미노화 공정을 포함한다.
(ⅰ) 플라스마 질화공정
플라스마 질화공정은 플라스마를 사용한다. 이 공정은 바람직하게는 후술되는 구체예 1 및 실험예 1에서 증명되는 바와 같이 질소함유가스를 사용한다. 질소함유가스는 N2, NH3, 또는 NF3와 같은 비산화 가스일 수 있다. 이 가스들 각각은 단독으로 사용될 수도 있고 또는 가스 혼합물로서 조합되어 사용될 수도 있다. N2O와 같은 산화 가스가 사용된다면, 반도체층의 표면 중의 규소가 매우 산화되기 쉽기 때문에, 산화 가스 중의 산소(O) 및 규소 사이의 반응이 질소 및 규소 사이의 반응 이전에 진행되어 원하는 질화규소층을 형성하지 못할 것이다. 구체적으로, 박막 트랜지스터 반도체층은 질소를 함유하는 플리스마원 부근에 위치하는 것이 바람직하다. 플리스마원과 반도체층 사이의 거리는 플라스마의 유형, 및 힘, 압력, 온도 및 가스 조성과 같은 플라스마 생성을 위한 조건에 따라 적절한 범위내에서 정하여질 수 있다. 그 거리는 약 수십 센티미터 이하인 것이 바람직하다. 고-에너지 질소 원자들은 플라스마 바로 부근에 존재하며, 반도체층의 표면상에 원하는 질소함유층을 용이하게 형성할 수 있다.
질소는 예를 들어, 이온 주입에 의해 질소함유 플라스마원으로부터 공급될 수 있다. 이 경우, 플라스마원과 반도체층 사이의 거리는, 전기장에 의해 가속된 이온이 먼 거리를 갈 수 있기 때문에, 임의로 정하여질 수 있다. 이온주입은 반도체층을 플라스마원 부근에 위치시키고 고전압 음 펄스를 반도체층에 적용시켜 이온을 반도체층의 전체표면에 주입함으로써 실시하는 것이 바람직하다. 다르게는, 이 온주입 전용기기를 사용하여 이온주입을 실시할 수 있다.
플라스마 생성을 위한 가스의 압력 및 조성, 및 공정온도와 같은 플라스마 생성조건들은, 후술되는 실험예들에서 설명되는 바와 같이, 질소함유층에서 산소의 표면밀도(O1)에 대한 질소의 표면밀도(N1)의 비(N1/O1)를 1.0 이상으로 설정하여 박막 트랜지스터 특성을 더욱 개선시키도록 다음과 같은 방식으로 조절되는 것이 바람직하다. 이는 반도체층의 산화를 효과적으로 방지하고, 질화반응을 가속화하고, 질화의 효율을 증가시킨다.
구체적으로, 반응압력은 55Pa 이상인 것이 바람직하다. 상기 압력이 55Pa 미만인 경우, 질화반응이 느리게 진행되어, 효과적으로 확산장벽의 역할을 할 수 있는 질소함유층을 형성하는데 오랜 시간이 걸릴 수 있다. 또한, 산화반응이 질화반응 이전에 상당히 진행될 수 있어 박막 트랜지스터 특성의 저하를 초래한다. 이런 점에서, 압력은 가능한 한 높은 것이 바람직하고, 60Pa 이상인 것이 더 바람직하며, 66Pa 이상인 것이 더욱 더 바람직하다. 압력의 상한치는 전형적으로 사용되는 시스템 또는 유닛의 성능에 따라 다르며 유일한 것으로 정할 수는 없다. 플라스마의 안정적인 공급의 관점에서 볼 때, 상기 압력은 약 400Pa 이하인 것이 바람직하고, 약 266Pa 이하인 것이 더욱 바람직하다. 예를 들어, 플라스마의 안정적인 공급을 위한 상기 압력의 상한치는 후술되는 실험예 11에서 사용되는 시스템에서는 133Pa이다.
반응온도는 300℃ 이상인 것이 바람직하다. 반응온도가 300℃미만인 경우, 질화반응이 느리게 진행되어, 효과적으로 확산장벽의 역할을 할 수 있는 질소함유 층을 형성하는데 오랜 시간이 걸릴 수 있다. 또한, 산화반응이 질화반응 이전에 상당히 진행될 수 있어 박막 트랜지스터 특성의 저하를 초래한다. 그러나 과도하게 높은 반응온도는 반도체층의 저하 및 손상을 초래할 수 있으므로, 반응온도가 약 360℃ 이하인 것이 바람직하다.
본원에서 사용되는 가스로는 N2, NH3, 또는 NF3와 같은 질소함유 가스가 단독으로 사용될 수 있으나, 이 질소함유 가스와 환원성 가스의 혼합물이 바람직하다. 이는 반도체층의 산화를 더 효과적으로 방지한다. 환원성 가스의 예로는 NH3 및 H2를 들 수 있다. 이러한 가스들 중에서, NH3는 환원성 가스로서의 역할뿐만 아니라 질소함유 가스로서의 역할도 하며, 단독으로 또는, 예를 들면, H2와 조합되어 사용될 수 있다.
다르게는, 플라스마 질화용 가스는 질소함유 가스 및 반도체층의 증착에 사용되는 재료가스(SiH4)의 가스 혼합물인 것이 바람직하다. 질소함유층이 질소함유 가스만을 사용하여 형성되는 경우, 반도체층의 증착에 사용되는 가스는 반도체층의 증착후에 챔버에서 퍼징되어야 한다. 상기 가스 혼합물 대기에서의 플라스마 질화는 반도체층의 증착에서 사용된 가스를 퍼징할 필요성을 제거하며, 이는 처리시간을 단축시킨다.
(ⅱ) 열 질화 공정
열 질화 공정은 전형적으로 수득된 막의 양호한 균일 전착성 때문에 질화에 서 일반적으로 사용된다. 구체적으로, 가열은 후술되는 실험예 2에서 설명되는 바와 같이, 예를 들면, 질소가스 대기의 400℃ 이하의 온도에서 실시되는 것이 바람직하다. 과도하게 높은 가열온도는 반도체층에의 손상을 증가시킬 수 있다. 이와 대조적으로, 과도하게 낮은 가열온도는 원하는 질소함유층을 충분히 제공하지 못할 수 있다. 가열온도는 200℃ 이상 및 380℃ 이하인 것이 더 바람직하며, 250℃ 이상 및 350℃ 이하인 것이 더욱 더 바람직하다. 가열처리(열 질화 공정)는 후술되는 실험예 3에서 기술되는 바와 같이, 플라스마 질화공정과 조합되어 실시될 수 있다. 이로인해 질소함유층의 형성이 추가로 가속된다.
(ⅲ) 아미노화 공정
아미노화 공정은 빛의 작용에 의해 가스의 분해 또는 반응을 가속시켜서 질소함유층을 형성한다. 자외선 영역(약 200nm 내지 400nm)내의 파장의 빛이 일반적으로 사용된다. 광원은 254nm의 파장의 저압력 수은등 또는 365nm의 파장의 고압력 수은등과 같은 수은등; 또는 194nm의 파장의 ArF 레이저 또는 248nm의 파장의 KrF 레이저와 같은 엑시머 레이저 시스템이 될 수 있다. 더욱 구체적으로, 아미노화는 후술되는 실험예 4에서 설명되는 바와 같이, 질소함유 가스 중에서 더 짧은 파장의 자외선 방사를 사용하여 실시되는 것이 바람직하다. 이는 아미노화에서 더 많은 에너지의 사용을 실현한다.
아미노화 공정은 전형적으로 아미노기를 함유하는 질소함유 용액을 사용하여 실시하는 것이 바람직하다. 질소는 질소함유 액체를 반도체층과 접촉시키는 동안 자외선 방사를 적용함으로써 더 효율적으로 반도체층에 인가될 수 있다. 후술되는 실험예 4에서 그 구체적인 절차를 알 수 있다.
상기에서 설명된 바와 같이, 질소함유층은 공정 (ⅰ) 내지 (ⅲ)중의 하나이상에 의해 증착되는 것이 바람직하다. 질소함유층의 증착을 위한 시스템(장치), 챔버, 온도, 및 가스 조성은 제조공정을 단순하게 하고 처리시간을 단축시키기 위해 다음과 같이 정하여지거나 선택되는 것이 바람직하다.
시스템과 관련하여, 제조과정을 단순화하기 위해 질소함유층의 형성은 반도체층의 증착을 위한 증착 시스템과 동일한 시스템에서 실시되는 것이 바람직하며, 반도체층의 증착과 동일한 시스템의 동일한 챔버에서 실시되는 것이 더욱 바람직하다. 이는 시스템 사이에서 또는 하나의 시스템 내에서의 추가적인 작업의 이동을 제거한다.
온도와 관련하여, 질소함유층의 형성은 반도체층의 막증착 온도와 실질적으로 동일한 온도에서, 즉 반도체층의 막증착 온도의 ±10℃내에서 실시되는 것이 바람직하다. 이는 온도를 조정하기 위한 추가시간을 절약시켜 준다.
본원에서 사용되는 가스는 N2, NH3, 또는 NF3와 같은 단독의 질소함유 가스일 수 있지만, 이 질소함유 가스와 반도체층의 증착에 사용되는 재료가스(SiH4)의 가스 혼합물인 것이 더욱 바람직하다. 질소함유층이 질소함유 가스만을 사용하여 형성될 때, 반도체층의 증착에 사용된 가스는 반도체층의 증착 후에 챔버로부터 퍼징되어야 한다. 가스 혼합물 대기에서의 질화는 반도체층의 증착에 사용된 가스의 퍼징 필요성을 없애주며 처리시간을 단축시킨다.
다르게는, 상기 가스는 질소함유 가스와 환원성 가스의 혼합물인 것이 바람직하다. 이는 반도체층의 산화를 더 효과적으로 방지한다. 환원성 가스의 예로는 NH3 및 H2를 들 수 있다. 이런 가스들 중에서, NH3는 환원성 가스로서의 역할뿐만 아니라 질소함유 가스로서의 역할도 하며, 단독으로 또는, 예를 들면, H2와 조합되어 사용될 수 있다.
박막 트랜지스터 반도체층 상에 질소함유층을 형성한 후, 알루미늄 합금막이 전형적으로 스퍼터링 공정에 의해 증착되어 원하는 소스/드레인 상호접속을 산출한다. 본 발명에 따른 소스/드레인 전극은 단일 스퍼터링 타겟 및 단일 스퍼터링 가스를 사용하여 증착될 수 있으며, 상기에서 언급된 일본 특허 공개 공보 2003-273109호에서와 같이 스퍼터링 가스의 조성을 바꿀 필요는 없다. 따라서, 본 발명은 제조방법을 더욱 단순화시킬 수 있다.
본 발명에 따른 소스/드레인 전극의 주요한 특징 중의 하나는 반도체층을 덮도록 질소함유층이 박막 트랜지스터 반도체층과 알루미늄 합금층 사이에 배치된다는 것이다. 따라서, 알루미늄 합금 및 반도체층의 유형은 특별하게 한정되지 않으며, 박막 트랜지스터 특성에 악영향을 주지 않는 한, 소스/드레인 전극에서 일반적으로 사용되는 것들이 사용될 수 있다. 반도체층의 대표적인 예로는 무정형 규소 및 다결정 규소가 있다. 알루미늄 합금은, 예를 들면, 순수한 알루미늄 또는 합금원소로서 규소, 구리, 또는 Nd 또는 Y와 같은 희토류 원소를 함유하는 알루미늄 합금과 같은 일반적으로 사용되는 알루미늄 재료일 수 있다.
제 1 구체예에 따른 소스/드레인 전극의 상호접속용 알루미늄 재료는, 상기에서 설명된 바와 같이, 종래의 가공되지 않은 알루미늄 합금일 수도 있지만, 6원자%이하의 니켈을 함유하는 A1-Ni 합금인 것이 바람직하다. 이러한 구성은 또한 수득된 박막 트랜지스터 기판이 장벽 금속층을 사용하지 않더라도 종래의 알루미늄 합금의 박막 트랜지스터 특성과 동등한 특성을 실현한다. 이는 후술되는 실험예들에서 설명될 것이다. A1-Ni 합금이 6원자%이상의 니켈을 함유한다면, A1-Ni 합금 박막은 과도하게 높은 전기저항을 갖게 될 것이다. 따라서, 화소의 반응속도는 감소하고, 전력소비는 증가하며, 수득된 화면의 질이 떨어져 실제적인 사용에 적합하지 않을 수 있다. 니켈의 함유량은 5원자%이하인 것이 바람직하다. 니켈 함유량의 하한치는 박막 트랜지스터 특성면에서 특별하게 한정되지는 않는다. 그러나, A1-Ni 합금 박막이 ITO박막에 직접 접속될 때, A1-Ni 합금은 0.3원자%이상의 니켈을 함유하는 것이 바람직하다.
본 발명에서 사용되는 A1-Ni 합금은, 제 3의 성분으로서, Ti, V, Zr, Nb, Mo, Hf, Ta 및 W(이 군은 이후 "X1군"으로도 지칭됨)로 구성되는 군으로부터 선택되는 1종 이상의 원소 0.1원자% 이상 및 1.0원자% 이하를 추가로 포함할 수 있다. 수득된 합금은 이후 "A1-Ni-X1 합금"으로도 지칭된다. 다르게는 또는 이에 더하여, A1-Ni 합금은 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Nd, Y, Co, 및 Fe(이 군은 이후 "X2군"으로도 지칭됨)로 구성되는 군으로부터 선택되는 1종 이상의 원소 0.1원자% 이상 및 2.0원자% 이하를 추가로 포함할 수 있다. 수득된 합금은 이후 "A1-Ni-X2 합금"으로도 지칭된다. X1군에 속하는 하나이상의 원소 및 X2군에 속하는 1종 이상의 원소를 함유하는 A1-Ni-X1-X2 합금이 본 발명에서 사용될 수 있다.
X1군 및 X2군에 속하는 1종 이상의 원소는, 상기 A1-Ni 합금에 혼입된다면, A1-Ni 합금 박막이 ITO막과 직접 접촉할 때, A1-Ni 합금 박막의 표면상의 돌기부(hillock: 울퉁불퉁한 돌출부)의 형성으로 인하여 열안전성의 감소를 방지하게 해준다. X1군 및 X2군은 상세하게 살펴보면 그들의 작용이 서로 다르다. 이들의 바람직한 함량을 포함하는 이러한 차이는 후술되는 제 2 구체예에 따른 소스/드레인 전극에서 상세하게 설명될 것이다.
제 1 구체예에 따른 소스/드레인 전극은 통상적인 등가물과는 다르게, 알루미늄 합금 박막 및 박막 트랜지스터 반도체층 사이에 하부 장벽 금속층을 삽입할 필요성을 배제시킨다. 그러므로, 알루미늄 합금 박막은 질소함유층을 통하여 반도체층과 직접 접촉할 수 있다. 후술되는 실험예들에서 제조되는 순수한 알루미늄 또는 A1-Ni 박막을 사용하는 샘플 TFT는 크롬층과 같은 장벽 금속층이 삽입되는 종래의 알루미늄 합금 박막을 사용하는 통상적인 등가물의 특성과 같거나 그보다 높은 특성을 실현하는 것으로 밝혀졌다. 그러므로, 본 발명은 장벽 금속층의 필요성을 배제시키며, 따라서 제조공정을 단순화시키고 생산 원가를 감소시킨다.
제 2 구체예에 따른 소스/드레인 전극
제 2 구체예에 따른 소스/드레인 전극 각각은 질소함유층 및 A1-Ni 합금 박막을 포함한다. 제 2 구체예에 따른 소스/드레인 전극은 알루미늄 재료로서 후술되는 특정 A1-Ni 합금을 사용하는 것을 제외하고는 제 1 구체예에 따른 소스/드레 인 전극과 동일한 구성을 가진다. 질소함유층과 같이 제 1 구체예에 따른 소스/드레인 전극과 동일한 구성에 대한 설명은 여기에서 생략될 것이다.
특정 A1-Ni 합금은 A1-Ni 합금 박막 및 박막 트랜지스터 반도체층 사이의 직접적 접속을 가능하게 하고, 또한, A1-Ni 합금 및 투명 화소전극 사이의 직접 접속도 가능하게 한다. 이는, 아마도 전기 전도성 산화물(A1Ox, 0<x≤0.8) 및/또는 니켈-농축층이 A1-Ni 합금 및 투명 화소전극 사이의 계면에서 형성되기 때문이다. 이것에 대해서는 하기에 상세히 기술될 것이다.
먼저, 제 2 구체예에 따른 소스/드레인 전극에서 사용되는 A1-Ni 합금이 기술된다.
여기에서 사용되는 A1-Ni 합금은 0.3원자% 이상 및 6원자% 이하의 니켈을 포함한다. 니켈 함량의 하한치(0.3원자%)는 A1-Ni 합금 박막 및 투명화소전극 사이의 계면에서의 접촉 저항율을 감소시키고 만족스러운 열안정성을 보장하는 관점에서 주로 설정된다.
제 2 구체예에 따른 소스/드레인 전극의 니켈 함량이 0.3원자% 미만인 경우, 계면에서의 접촉 저항율은 약간 증가하고 열안정성은 감소한다. 니켈 함유량이 6원자%를 초과하는 경우, A1-Ni 합금 박막은 과도하게 높은 전기저항을 가질 수 있다. 따라서, 화소의 반응속도는 감소하고, 전력소비는 증가하며, 수득된 화면의 질이 떨어져 실제적인 사용에 적합하지 않다. 이러한 장단점을 고려하여, 니켈 함량은 0.5원자% 이상 및 5원자% 이하인 것이 바람직하다.
A1-Ni 합금은, 제 3 성분으로서, X1군에 속하는 1종 이상의 원소를 0.1원자% 이상 및 1.0원자% 이하로 추가로 포함하는 것이 바람직하다. X1군에 속하는 1종 이상의 원소의 함량이 0.1원자% 미만인 경우, 이러한 원소들의 활성은 유효하지 않을 수 있다. 이와 대조적으로, 상기 함량이 1.0원자%를 초과한다면, 활성은 증가하지만 A1-Ni-X1 합금 박막의 저항율이 증가할 수 있다. 이러한 점들을 고려하여, X1군에 속하는 1종 이상의 원소의 함량은 0.2원자% 이상 및 0.8원자% 이하인 것이 더 바람직하다. 이러한 원소들 각각은 단독으로 또는 조합되어 사용될 수 있다. 이들이 조합되어 사용되는 경우, 원소들의 총 함량은 상기에서 지정된 범위내에 있어야한다.
다르게는 또는 이에 더하여, A1-Ni 합금은 제 3의 성분으로서 X2군에 속하는 1종 이상의 원소를 0.1원자% 이상 및 2.0 원자%이하로 추가로 포함할 수 있다. 이는 A1-Ni-X1 합금에서와 같이, A1-Ni 합금 박막의 표면상의 돌기부(울퉁불퉁한 돌출부)의 형성으로 인한 열안정성의 감소를 효과적으로 방지한다. X2군에 속하는 1종 이상의 원소의 함량이 0.1원자% 미만인 경우, 그의 활성은 유효하지 않을 수 있다. 그러나, 상기 함량이 2.0원자%를 초과한다면, 비록 그의 활성은 증가하지만 A1-Ni-X2 합금 박막의 저항율이 증가할 수 있다. 이러한 점들을 고려하여, X2군에 속하는 1종 이상의 원소의 함량은 0.3원자% 이상 및 1.8원자% 이하인 것이 더 바람직하다. 이러한 원소들 각각은 단독으로 또는 조합되어 사용될 수 있다. 이들이 조합되어 사용되는 경우, 원소들의 총 함량은 상기에서 지정된 범위 내에 있어야한다.
본 발명에서 사용되는 A1-Ni 합금은 X1군에 속하는 하나이상의 원소 및 X2군에 속하는 하나이상의 원소 둘 다를 포함하는 A1-Ni-X1-X2 합금일 수 있다.
X1군 및 X2군에 속하는 상기 원소들은 수득되는 A1-Ni-X1 합금박막 또는 A1-Ni-X2 합금박막의 열안정성 및 전기 저항율의 관점에서 선택된다. X1군 및 X2군은 열안정성에 기여하는 메커니즘에서 서로 다르다. 이는 하기에서 도 8을 참조하여 상세하게 설명될 것이다.
도 8은 알루미늄 박막의 응력이 온도에 따라 어떻게 변화하는 가를 개략적으로 도시하는 도면이다. 도 8에서, "A", "B", 및 "C" 기호들은 각각 순수한 알루미늄 데이터, X2군에 속하는 원소를 포함하는 A1-X2 합금 데이터, 및 X1군에 속하는 원소를 포함하는 A1-X1 합금의 데이터를 표시한다.
도 8은 X2군에 속하는 원소를 포함하는 A1-X2 합금막 "B"가 상승하는 온도에서 압축 응력이 증가함을 보여준다. 입자 성장은 온도상승의 초기단계에서는 억제되지만, 비교적 낮은 온도에서 시작되며, 응력은 좁은 범위의 온도에서 눈에 띄게 완화된다. 이는 아마도 합금에 함유된 용해 원소가 금속간화합물로서 침전하기 때문일 것이며, 이로 인해 알루미늄의 입자 성장이 가속되어 전기 저항율을 감소시킨다. 구체적으로, 전기 저항율은 비교적 낮은 가열온도에서 상당히 감소된다. 그러나, 응력이 완전히 완화된 상태에서 박막이 추가로 가열되는 경우, 박막에서 압축응력이 발생하며, 이로 인해, 예를 들면, 돌기부(hillock)의 형성을 초래한다. 상기 합금의 내열온도는 아마도 응력이 완화되는 온도에 가까울 것이다.
X1군에 속하는 원소를 포함하는 A1-X1 합금막 "C"는 A1-X2합금막 "B"에서와 같이 상승하는 온도에 따라 압축 응력이 증가하며, 알루미늄의 입자 성장은 A1-X2합금막에서와 비슷한 온도에서 시작된다. 그러나, X1군에 속하는 원소는 고용체로부터 확산되어 비교적 낮은 비율로 금속간화합물로서 침전한다. 따라서, 도 8에서 예시되는 바와 같이, 금속간화합물은 넓은 범위의 온도에서 서서히 침전하며, 응력은 침전과 함께 서서히 완화된다. 그러므로, 응력이 충분히 완화되고, 대부분의 용해원소가 금속간화합물로서 침전되며, 알루미늄의 입자 성장이 진행되어 막의 매트릭스가 충분히 감소된 전기전도성을 가지게 되기 전까지 많은 가열과 긴 시간을 필요로 한다. 이로 인해 열안정성이 증가한다. 구체적으로, X1군에 속하는 원소들은 금속간화합물로서 더욱 천천히 침전되며, 이로 인해 열안정성을 더욱 효과적으로 증가시키고, X2군에 속하는 원소들보다 더 적은 양으로 열안정성을 개선시키는 충분한 장점을 나타낼 수 있다.
따라서, X1군에 속하는 원소들 및 X2군에 속하는 원소들은 열안정성을 나타내는 메커니즘에서 상이하며, 이로 인해 함량(함량의 상한치)이 다르다.
후술되는 실험예들에서 증명되는 바와 같이, X1군에 속하는 원소들은 X2군에 속하는 원소들보다 더욱 적은 양으로 접촉 저항율을 목표수준으로 감소시킬 수 있다. 이러한 활성은 박막이 비교적 낮은 가열온도에서 처리될 때에도 관측된다.
또한, X1군에 속하는 원소들은, 비록 X1군에 속하는 원소들의 함량이 X2군에 속하는 원소들의 함량보다 적게 설정되어야 하지만, X2군에 속하는 원소들과 비교하여 전극막에서의 공극의 형성을 방지한다. 구체적으로, X2군에 속하는 원소와 같이, 가열시 좁은 범위의 온도에서 금속간화합물로서 빠르게 침전하는 원소가 사 용되는 경우, 막이 가열후 실온까지 냉각될 때, 입자 성장이 진행됨과 함께 더 강한 인장응력이 막에서 발생한다. 인장응력이 공극을 형성할 수 있다. 이와 대조적으로, X1군에 속하는 원소와 같이, 금속간화합물이 상승하는 온도에 따라 오랜 시간에 걸쳐 서서히 침전하는 합금 시스템에서는, 합금이 X2군에서와 같은 온도까지 가열되고, 응력이 충분히 완화되지 않으며, 막이 실온까지 냉각될 때 적은 양의 인장응력이 막에 남아있을 때 침전 및 입자 성장은 중단된다. 따라서, X1군에 속하는 원소들은 인장응력이 초래하는 공극들을 방지하는 관점에서 선택되는 것이 바람직하다.
다음으로, A1-Ni 합금 박막과 투명화소전극 사이의 계면에서 형성되는 산화물(A1Ox, 여기에서 x는 다음의 조건을 만족시킨다: 0<x≤0.8)이 기술될 것이다.
산화물 A1Ox는 더 적은 양의 산소를 함유하며, 따라서 화학량론적인 조성을 가지는 A12O3보다 더 전기 전도성이다. 이는, 장벽 금속층없이도 접촉 저항율의 감소에 기여한다. 구체적으로, 종래의 알루미늄 상호접속 재료가 장벽 금속층의 삽입없이 투명 화소 전극과 직접 접촉할 때, A12O3과 실질적으로 동일한 양의 산소를 함유하고 높은 저항율을 가진 두꺼운 막이 계면에서 형성되며, 이는 접촉 저항율의 증가를 초래한다. 그러나, 본 발명에 따른 구성은 이 문제를 피할 수 있다.
산화물 A1Ox의 두께는 약 1 내지 10nm인 것이 바람직하고, 약 2 내지 8nm인 것이 더 바람직하며, 약 5nm인 것이 더욱 더 바람직하다.
전기 전도성의 산화물 막(A1Ox)은 둘 이상의 단계를 포함하는 막증착 공정을 사용하여 증착되는 것이 바람직하다. 예를 들어, 처음에, 투명 화소 전극을 구성하기 위한 ITO막이, 아르곤 가스와 같은 비산화 가스를 사용하여 바람직하게는 약 100℃ 내지 200℃의 기판온도에서 스퍼터링됨으로써, 약 5 내지 20nm, 바람직하게는 약 10nm의 두께로 증착된다. 이 절차동안, 즉, 투명 화소 전극을 구성하는 ITO막의 증착의 초기 단계에서, 막증착은 A1-Ni 합금 박막의 표면의 산화를 피하기 위해 산소가 없는 대기에서 실시되는 것이 바람직하다. 막증착이 이와 같은 방식으로 산소가 없는 대기에서 실시되는 경우, 스퍼터링에 의해 증착된 ITO막은 더 적은 양의 산소를 함유하며 따라서 ITO막 자체의 전기 전도성을 감소시킨다. 그러나, 전기 전도성의 감소는, 이러한 가열의 결과로 ITO의 결정도를 증가시키기 때문에, 이 공정동안 기판을 적절하게 가열함으로써 상쇄될 수 있다.
다음으로, 대기 가스는 비산화 가스로부터 비산화 가스 및 산소가스를 포함하는 산소 함유가스로 바뀌어지며, 기판의 온도가 유지되는 동안 막이 예를 들어 약 20nm 내지 200nm, 바람직하게는 약 40nm의 두께로 증착된다. 여기에서 대기 가스의 산소 함량은 특별하게 한정되지는 않지만, 예를 들어, 약 1 내지 5mTorr, 바람직하게는 약 3mTorr의 아르곤 압력에 대하여 산소분압이 10 내지 50μTorr, 바람직하게는 약 20μTorr가 되도록 설정하는 것이 바람직하다. 본 발명자들은 증착된 ITO막의 전기 저항율이 이러한 조건하에서 약 1 x 10-4Ωcm2로 최소화됨을 실험적으로 보여주었다. 상기 대기 가스에 산소 대신 수증기를 첨가함으로써 이와 동일한 장점을 얻을 수 있다. 따라서, ITO막 자체는, 대기 가스의 산소 함량을 변화시키면서 둘 이상의 단계의 스퍼터링에 의해 ITO막의 증착을 실시함으로써, ITO막의 증착의 초기단계들에서 알루미늄 합금막의 산화를 방지하면서도 충분히 높은 전기전도성을 가질 수 있다.
다음으로, A1-Ni 합금 박막과 투명 화소 전극사이의 계면에서 형성되는 니켈-농축층이 설명될 것이다. 니켈-농축층은, A1Ox막에서와 같이 전기 전도성이 있으며 접촉 저항율의 감소에 기여한다.
니켈-농축층의 평균 니켈 농도는 A1-Ni 합금의 평균 니켈 농도의 2배 이상인 것이 바람직하며, 2.5배 이상인 것이 더 바람직하다. 니켈-농축층의 두께는 0.5nm이상 및 10nm 이하인 것이 바람직하며, 1.0nm 이상 및 5nm 이하인 것이 더 바람직하다.
특정 A1-Ni 합금 박막을 사용하여 제조된 샘플 TFT는, 후술되는 실험예들에서 증명되는 바와 같이, 크롬층과 같은 장벽 금속층이 삽입된 종래의 알루미늄 합금 박막을 사용하는 종래의 TFT와 같거나 그 보다 높은 박막 트랜지스터 특성, 접촉 저항율, 및 열안정성을 실현하는 것으로 밝혀졌다. 따라서, 본 발명의 제 2 구체예에 따른 소스/드레인 전극은 장벽 금속층의 필요성을 배제시키며, 따라서 제조공정을 단순화시키고, 제조 원가를 감소시킨다. 또한, 상기 소스/드레인 전극은 약 200℃의 비교적 낮은 가열 공정 온도에서 전기 저항율을 충분하게 감소시켜 표시 디바이스 재료의 유형 및 공정 조건을 더욱 넓은 범위에서 선택하게 한다.
제 1 구체예
본 발명에 따른 박막 트랜지스터 기판의 특정의 바람직한 구체예는 첨부한 도면을 참조하여 하기에서 설명된다. 이러한 바람직한 구체예는 무정형 규소 박막 트랜지스터 기판을 포함하는 액정 표시 디바이스를 대표예로서 들어 설명할 것이다. 하기는 단지 예로서 제시하는 것일 뿐, 본 발명의 범위를 제한하고자 하는 것이 아니며, 각종의 변형예 및 수정예는 본 발명의 교시 내용 및 범위에서 벗어남이 없이 본 발명에서 가능한 것에 유의한다. 본 발명자는 실험에 의하여 본 발명에 따른 소스/드레인 전극이 예를들면 반사성 액정 표시 디바이스에 대하여 통상적인 반사 전극 및 외부로부터의 신호 및 외부로의 신호의 입력 및 출력을 위한 TAB 접속 전극에 적용할 수 있다는 것을 입증하였다.
본 발명에 따른 무정형 규소 박막 트랜지스터 기판의 구체예는 도 3을 참조하여 상세하게 설명될 것이다.
도 3은 본 발명에 따른 박막 트랜지스터 기판의 바람직한 구체예를 예시하는 개략도이다. 도 3에서, 도 2의 통상의 박막 트랜지스터 기판에 해당하는 부품은 동일한 도면 부호를 사용한다.
도 3을 참조하면, 소스 전극(28) 및 드레인 전극(29)이 소스/드레인 상호접속(34)에 전기적으로 접속되어 있다. 소스/드레인 접속(34)은 질소-함유 층(도시되지 않음) 및 Al-2.0 원자% Ni 합금막(도시되지 않음)을 포함하며, 상기 질소-함유 층은 채널 무정형 규소 박막을 덮도록 배치된다. 소스/드레인 상호접속(34)의 구성은 하기 도 4e 및 4f에 상세히 기술될 것이다.
도 2 및 도 3을 비교하면, 통상의 박막 트랜지스터 기판은 소스/드레인 전극의 위 및 아래에 통상적으로 몰리브덴으로 된 하부 장벽 금속층(53) 및 상부 방벽 금속층(54)을 포함하는(도 2) 반면, 본 발명에 따른 박막 트랜지스터 기판은 하부 장벽 금속층(53)을 포함하지 않는다(도 3)는 것을 보여 준다. 또한, 하기 실험예에서 증명되는 바와 같이, 본 발명은 또한 상부 장벽 금속층(54)을 배치할 필요성을 제거한다.
이러한 구체예에서는 통상의 등가물과는 다르게, 하부 장벽 금속층의 삽입 없이 질소함유층을 통해 알루미늄 합금 및 채널 무정형 규소 박막 사이의 직접적인 접속이 가능하다. 이로 인해 통상의 박막 트랜지스터 기판에 상당하거나 또는 이보다 높은 우수한 박막 트랜지스터 특성을 얻게 된다(하기의 실험예 1 및 2 참조). 또한, 본 발명의 또다른 구체예에서는 통상의 등가물과는 다르게, 상부 장벽 금속층의 삽입 없이 알루미늄 합금 및 투명 화소 전극 사이의 직접적인 접속이 가능하다. 이로 인해 통상의 박막 트랜지스터 기판에 해당하거나 또는 이보다 높은 우수한 박막 트랜지스터 특성을 얻게 된다(하기의 실험예 참조).
결과적으로, 본 발명은 통상의 상호접속에 필수적인 상부 및 하부 장벽 금속층의 필요성을 제거한다.
다음, 본 발명에 따라 도 3에 도시한 박막 트랜지스터 기판의 제조 방법을 도 4a 내지 도 4g를 참조하여 설명할 것이다. 도 3의 부품에 해당하는 도 4에서의 부품은 동일한 도면 부호를 사용하였다.
우선, 두께가 약 200 ㎚인 알루미늄 합금 박막(Al-2.0 원자% Nd)(61) 및 두 께가 약 50 ㎚인 몰리브덴 박막(52)(도시되지 않음)을 스퍼터링에 의하여 유리 기판(1a)상에 순차적으로 증착시켰다(도 4a). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 레지스트(62) 패턴은 포토리토그래피에 의해 다층 박막 상에 형성되며(도 4b), 알루미늄 박막(61) 및 몰리브덴 박막(52)을 포함하는 다층 막은 마스크로서 패턴화된 레지스트(62)를 사용하여 에칭되어 게이트 전극(26)을 형성하였다(도 4c). 이러한 과정에서, 다층 박막의 주위는 약 30° 내지 약 60 °의 각도로 테이퍼 형태로 에칭되어 증착되고자 하는 게이트 절연체(27)의 도포력을 개선시키는 것이 바람직하다.
그 다음, 두께가 약 300 ㎚인 질화규소막(게이트 절연체)(27)를 통상적으로 플라스마 CVD로 증착시켰다(도 4d). 본원에서 플라스마 CVD에 의한 막증착은 약 350℃의 온도에서 실시되었다. 질화규소막(게이트 절연체)(27)상에는 두께가 약 200㎚인 미도핑된 수소화 무정형 규소막(a-Si-H)(55), 및 통상적으로 플라스마 CVD에 의한 두께 약 80 ㎚인 인-도핑된 n+-형 수소화 무정형 규소막(n+ a-Si-H)(56)을 순차적으로 증착시켰다. n+-형 수소화 무정형 규소막은 재료로서 SiH4 및 PH3을 사용하여 플라스마 CVD를 실시함으로써 증착되었다.
이어서, 질화규소막의 증착에 사용된 플라스마 CVD 시스템의 챔버 중의 n+-형 수소화된 무정형 규소막(n+ a-Si-H)(56)에 질소함유층(60)을 형성시켰다(도 4e). 구체적으로, 무정형 규소막의 증착에 사용된 재료 가스가, 기판이 챔버 내에 유지 되는 동안 챔버로부터 배출된다. 다음, n+-형 수소화된 무정형 규소막(56)의 표면을 3분 동안 플라스마 처리하되, 플라스마는 담체 가스로서 질소 가스 단독이 챔버에 주입되는 동안 생성되었다. 따라서, 질소함유층(60)이 형성된다. 플라스마 처리는 0.24W/㎠의 고주파 전력 밀도, 320℃의 막증착 온도 및 67Pa의 가스 압력에서 실시되었다. 작업물의 표면을 RSB 및 XPS로 분석하여 질소함유층이 약 5.8nm의 두께로 형성되었음을 확인하였다.
질소함유층(60)은 본 구체예에서 플라스마 질화 공정에 의해 형성되었다. 그러나, 이러한 층의 형성 공정은 이것으로 한정되지 않으며, 바람직한 질소함유층은 하기의 실험예에서 증명되는 바와 같이 전술된 (ii) 열질화 공정 및 (iii) 아미노화 공정에 의해 또한 형성될 수 있다(하기 실험예 1 내지 4 참조).
그 다음, 두께가 약 300 ㎚인 Al-2.0 원자% Ni 합금막(63)을 전형적으로 스퍼터링에 의하여 질소함유층(60) 상에 증착시켰다(도 4f). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 다음, 레지스트의 패턴을 포토리토그래피에 의해 형성하고, Al-2.0원자% Ni 합금막(63)을 마스크로서 패턴화된 레지스트를 사용하여 에칭시켜서 소스 전극(28) 및 드레인 전극(29)를 형성하였다(도 4f). n+-형 수소화 무정형 규소막(56)은 마스크로서 소스 전극(28) 및 드레인 전극(29)을 사용한 건식 에칭에 의하여 스트리핑 처리되었다(도 4g).
질화규소막(보호막)(도시되지 않음)을 통상적으로 플라스마 질화 시스템에서 약 300㎚의 두께로 증착시켰다. 여기서 막증착은 약 200℃의 온도에서 실시되었 다. 그 후, 질화규소막(30) 상에 레지스트 패턴을 형성하고 예를들면 건식 에칭으로 처리하여 접촉공(57)을 형성하였다.
그 다음, 통상적으로 산소 플라스마를 사용한 애싱(ashing) 단계를 실시하고, 포토레지스트층(도시하지 않음)을 예를들면 아민을 함유하는 제거제를 사용하여 스트리핑 처리하였다. ITO 막(10 질량%의 산화주석을 더 포함하는 산화인듐)을 약 50 ㎚의 두께로 증착시켰다. 그 다음, 습식 에칭에 의한 패턴 형성을 실시하여 투명 화소 전극(5)을 수득하였다. 그리하여, 박막 트랜지스터 기판을 완성하였다.
본 구체예에 따른 박막 트랜지스터 기판에서, Al-Ni 합금 박막이 질소함유층을 통해 채널 무정형 규소 박막에 직접적으로 접속되며, 또한 ITO 막에 직접적으로 접속된다.
여기에서, 투명화소전극(5)은 ITO 막이지만 IZO 막일 수 있다. 무정형 규소 대신에 막규소(다결정질 규소)가 능동 반도체층으로서 사용될 수 있다.
도 1에 도시된 액정 표시 디바이스는 예를 들면 하기와 같은 방법으로 상기에서 생성한 박막 트랜지스터 기판을 사용하여 생성된다.
우선, 정렬층은 예를들면 폴리이미드의 막을 박막 트랜지스터 기판(1)에 적용하고, 막을 건조시키고 이를 마찰시켜 형성하였다.
카운터 기판(2)의 경우, 예를 들면 매트릭스로서 크롬을 패턴화시켜 유리 기판상에 차광막(9)을 형성한다. 그 다음, 매트릭스 형상의 차광막(9)에서의 간극에는 적색, 녹색 및 청색 수지상 컬러 필터(8)가 형성된다. ITO 막과 같은 투명 전도성 막이 차광막(9) 및 컬러 필터(8)상에 공통 전극(7)으로서 형성된다. 그리하 여 카운터 전극이 제공된다. 다음, 예를 들면 카운터 전극의 최상층에 폴리이미드 막을 적용하고, 생성된 막을 건조 및 마찰시켜 정렬층(11)을 형성한다.
그 후, 카운터 기판(2)의 정렬층(11) 및 박막 트랜지스터 기판(1)의 TFT를 서로 대면하도록 박막 트랜지스터 기판(1) 및 카운터 기판(2)을 배치한다. 수지와 같은 밀봉재(16)를 사용하여 액정을 위한 충전 포트를 제외하고 2개의 기판을 접합시킨다. 이러한 과정에서, 박막 트랜지스터 기판(1)과 카운터 기판(2) 사이의 거리(간극)는 예를 들면 이들 사이에 스페이서(15)를 삽입하여 실질적으로 일정하게 유지시킨다.
그리하여 형성된 빈 셀을 진공하에 두고, 충전 포트를 액정 물질에 침지시키면서 압력을 대기압으로 점진적으로 증가시킴으로써 액정 물질을 충전시켜 액정층을 형성한다. 그 후, 충전 포트를 밀폐시킨다. 마지막으로, 편광판(10)을 셀의 양면에 부착시켜 액정 표시 패널을 완성하였다.
그 다음, 구동 회로(13)를 액정 표시 패널에 전기 접속시키고, 액정 표시 디바이스를 구동시키도록 액정 표시 패널의 측면 또는 이면상에 배치한다. 액정 표시 패널의 스크린이 되는 개방구를 갖는 프레임(23), 평면 광원으로서 배광체(22) 및 또 다른 프레임(23)을 액정 표시 패널이 유지되도록 배치시켜 액정 표시 디바이스를 완성한다.
실시예
본 발명에서와 같이, 질소함유층을 함유하는 소스/드레인 전극을 사용함으로써 장벽 금속층을 사용하지 않고서도 우수한 박막 트랜지스트 특성을 얻을 수 있음 을 증명하기 위해 하기 실험예 1 내지 5의 실험을 실시하였다. 이러한 실험 조건 및 특성의 측정 방법은 하기에 기술된다.
소스/드레인 전극
Al-2.0원자% Ni 합금을 사용하여 제 1 구체예에 따른 소스/드레인 전극을 실험예 1 내지 4에 사용하였다. Al-2.0원자% Ni 합금 대신에 순수한 알루미늄을 사용하는 것을 제외하고는 제 1 구체예에 따른 소스/드레인 전극을 실험예 5에서 사용하였다. 소스/드레인 전극을 위한 질소함유층의 형성 방법 만이 실험예 1 내지 4에서 서로 다르다. 구체적으로, 질소함유층을, 실험예 1에서는 제 1 구체예에 상세히 기술된 플라스마 질화 공정에 의해, 실험예 2에서는 열 질화 공정에 의해, 실험예 3 및 4에서는 아미노화 공정에 의해 형성하였다.
실험예 1
제 1 구체예의 절차에 따라 박막 트랜지스터를 제조하였다.
실험예 2
하기 방법으로 질소함유층을 형성하는 것을 제외하고는 제 1 구체예의 절차에 의해 박막 트랜지스터를 제조하였다.
먼저, 제 1 구체예의 절차에 따라 n+-형 수소화 무정형 규소막( n+ a-Si-H)(56)을 형성하였다. 다음, 질화규소막의 증착을 위해 사용된 플라스마 질화 시스템에서 350℃에서 담체 가스로서 질소를 사용하여 30분 동안 가열하였다. 가열 후 작업물의 표면을 제 1 구체예의 절차에 의해 분석하여 질소함유층이 약 6nm의 두께로 형성되었음을 확인하였다.
실험예 3
하기 방법으로 질소함유층을 형성하는 것을 제외하고는 제 1 구체예의 절차에 의해 박막 트랜지스터를 제조하였다.
먼저, 제 1 구체예의 절차에 의해 n+-형 수소화 무정형 규소막( n+ a-Si-H)(56)을 형성하였다. 다음, 상기 막을 자외선 조사기에 넣고, 질소 가스를 자외선 조사기에 주입하면서 254nm의 파장의 자외선을 60분 동안 인가하였다. 가열 후 작업물의 표면을 제 1 구체예의 절차에 의해 분석하여 질소함유층이 약 3nm의 두께로 형성되었음을 확인하였다.
실험예 4
하기 방법으로 질소함유층을 형성하는 것을 제외하고는 제 1 구체예의 절차에 의해 박막 트랜지스터를 제조하였다.
먼저, 제 1 구체예의 절차에 의해 n+-형 수소화 무정형 규소막(n+ a-Si-H)(56)을 형성하였다. 다음, 상기 막을 1부피%의 수성 암모니아 용액에 침지시킨 후 254nm의 파장의 자외선을 60분 동안 작업물의 표면에 인가하였다. 가열 후 작업물의 표면을 제 1 구체예의 절차에 의해 분석하여 질소함유층이 약 2nm의 두께로 형성되었음을 확인하였다.
실험예 5
Al-2.0원자% Ni 합금 대신에 순수한 알루미늄을 사용하는 것을 제외하고는 제 1 구체예의 절차에 의해 박막 트랜지스터를 제조하였다.
TFT 시편
제 1 구체예의 도 4g에 도시된 바의 구성을 갖는 상기에서 제조된 TFT를 30분 동안 300℃에서 어닐링하였다. 박막 트랜지스터의 특성을 쉽고 편리하게 측정하기 위해 시편으로서 상기 막을 사용하였다. 여기에서의 어닐링 조건은, 최대 열이력을 산출하도록 질화규소막(보호막)의 막증착 단계에서 열처리를 시뮬레이션하도록 설정하였다. 본 실험예에 사용된 TFT 시편은 실제적인 박막 트랜지스터 기판에서와 같은 다양한 막증착 단계를 완전하게 실시하지는 않았지만, 어닐링 후의 TFT 시편은 실제적인 박막 트랜지스터 기판의 특성을 실질적으로 반영하는 특성을 갖는 것으로 간주한다.
규소와 알루미늄 사이의 상호확산 평가
TFT 시편상에서 채널 무정형 규소 박막 및 Al-Ni 합금 또는 순수한 알루미늄 사이의 계면을 관측하여 규소와 알루미늄 사이에 상호확산이 발생하였는 지를 검출하였다. 구체적으로, 횡단면 투과 전자 현미경(횡단면 TEM) 하에서 60 x 104의 배율로 계면을 관찰하고, 규소와 알루미늄 사이의 계면에서의 상호확산을 에너지 분산성 X-선 형광 분광기(EDX)에 의해 정량적으로 분석하였다.
박막 트랜지스터 특성의 측정
TFT 시편의 드레인 전류-게이트 전압 상의 스위칭 거동을 측정하였다. 규소와 알루미늄 사이의 상호확산은 또한 이러한 특성에 의해 간접적으로 평가될 수 있 다. 이러한 절차에서, 박막 트랜지스터를 오프-상태로 할 때 흐르는 누출 전류(음의 전압이 게이트 전압에 인가될 때의 드레인 전류; 오프-상태 전류) 및 박막 트랜지스터를 온-상태로 할 때 흐르는 온-상태 전류를 하기 방법에 의해 측정하였다.
게이트 길이(L)가 10 ㎛이고, 게이프 폭(W)이 100 ㎛이고, 게이트 길이에 대한 게이트 폭의 비(W/L)가 10인 TFT 시편을 사용하여 드레인 전류 및 게이트 전압을 측정하였다. 측정시, 드레인 전압을 10 V로 조정하였다. 여기에서 오프-상태 전류는 -3 V의 게이트 전압을 인가할 경우의 전류로서 정의하며, 온-상태 전류는 게이트 전압이 20V에 도달한 경우의 전압으로서 정의한다.
측정된 박막 트랜지스터 특성을, 기준 값으로서 비교 샘플 1의 박막 트랜지스터 특성으로 하기 방식으로 평가하였다. 비교 샘플 1로서, 순수한 알루미늄 박막 및 크롬 장벽 금속층을 포함하는 소스/드레인 전극을 사용하여 박막 트랜지스터를 제조하고, TFT의 특성을 측정하였다. 비교 샘플 1에 따른 TFT에서 온-상태의 전류가 1.2 ×10-5 A이며, 오프-상태의 전류가 4.0 ×10-13 A이었다. 이러한 값들을 기준치로 정하였다. 기준치의 10배 이하(4.0×10-12 A 이하)의 오프-상태 전류를 갖는 시편은 "우수"한 것으로 평가하였으며, 이러한 범위보다 더 높은 오프-상태 전류를 갖는 시편은 "불량"(우수하지 않음)한 것으로 평가하였다. 온-상태 전류에서, 기준치의 20% 이하(9.6 ×10-6 A 이하)의 온-상태 전류를 갖는 시편은 "우수"한 것으로 평가하였으며, 이러한 범위로부터 벗어나는 온-상태 전류를 갖는 시편은 "불량"한 것으로 평가하였다.
결과
도 5는 실험예 1에 따라 시편의 횡단면 투과 전자 사진이다. 도 5는 질소함유층(질화물층)이 소스/드레인 전극에서의 Al-Ni 합금 박막과 채널 무정형 규소 박막 사이의 계면 부근에서 형성되었음을 증명한다. 도 5에서 화살표로 지시하는 밝은 부분은 침전된 Al3Ni 입자이다.
상기 계면을 EDX로 분석하여 계면에서는 규소와 알루미늄 사이에 상호확산없이 평활하였음을 확인하였다.
실험예 2 내지 5에 따른 시편에서 또한 동일한 결과가 관측되었으나, 이러한 시편의 사진은 생략하였다.
비교 샘플 1 및 실험예 1 내지 5에 따른 시편의 박막 트랜지스터 특성이 하기 표 1에 기재된다.
표 1로부터, 실험예 1 내지 5에 따른 TFT는 질소함유층의 형성 공정에 상관없이 비교 샘플 1(통상적인 등가물)과 실질적으로 동일한 우수한 박막 트랜지스터의 특성을 가진다는 것을 알 수 있다.
이러한 결과는, 제 1 구체예에 따른 소스/드레인 전극을 사용함으로써, 채널 무정형 규소 박막과 알루미늄 합금막 사이의 계면에서 규소와 알루미늄 사이의 상호확산이 하부 장벽 금속층이 없더라도 효과적으로 방지될 수 있으며, 우수한 박막 트랜지스터 특성이 실현될 수 있음을 보여준다.
비교 샘플 2
이와 관련하여, 일본 특허 공개 공보 2003-273109호의 방법에 의해 순수한 알루미늄 박막의 하부 층으로서 AlN 층을 형성하였지만, 알루미늄 박막은 이층되었다. 따라서, 이러한 시편의 박막 트랜지스터 특성은 측정되지 않았다. 알루미늄 박막의 이층은, 아마도 AlN 층이 알루미늄 박막의 하부 층으로서만 형성되어 알루미늄 합금 상에 집중적인 응력이 나타났기 때문에 유발된 것일 것이다.
실험예 6
플라스마 질화 공정의 조건(플라스마 조사 시간)을 표 2에서와 같이 변화시킨 것을 제외하고는, 실험예 1의 절차에 따라 일련의 TFT 시편을 제조하여, TFT의 특성을 실험예 1의 절차에 의해 평가하였다. 표 2에서 질소함유층의 두께, N/Si 비(질소원자의 수/규소원자의 수) 및 질소의 표면 밀도에 대한 데이터가 상기 방법에 의해 측정되었다.
비교 샘플 3
질소함유층이 형성되지 않은 것을 제외하고는 실험예 1의 절차에 따라 비교 샘플로서의 TFT 시편을 제조하였다. 다음, TFT 시편에 대해 채널 무정형 규소 박막과 Al-Ni 합금 박막 사이의 계면을 관측하고, 박막 트랜지스터의 특성을 실험예 1의 절차에 따라 평가하였다.
도 6은 비교 샘플 3에 따른 시편의 횡단면 투과 전자 사진이다. 도 6은, 많은 공극(도 6에서 화살표로 지시됨)이 소스/드레인 전극에서의 Al-Ni 합금 박막 및 채널 무정형 규소 박막에서 관측된다는 것을 보여준다. 이것은, 알루미늄과 규소 사이의 상호확산이 계면에서 자주 일어난다는 것을 나타낸다. EDX에 의해 계면을 분석하면, 규소와 알루미늄 사이에 상당한 상호확산이 관측되었다.
실험예 6(샘플 번호 3 내지 9) 및 비교 샘플 3(샘플 번호 2)에 따른 TFT 시편의 특성은 표 2에 기재되어 있다. 표 2는 또한 표 1에서의 비교 샘플 1(샘플 번호 1)의 결과를 기재하고 있다.
표 2에서, 샘플 번호 4 내지 7 및 9는 본 발명에서의 바람직한 조건을 만족하는 본 발명의 샘플이며, 샘플 번호 2는 질소함유층을 갖지 않은 비교 샘플이며, 샘플 번호 3 및 8은 본 발명의 바람직한 조건을 만족하지 않는 참조 샘플이다. 본 발명의 샘플 중에서, 샘플 번호 4 내지 7은 각각 Al-Ni 합금층을 포함하며, 샘플 번호 9는 순수한 알루미늄 층을 포함한다.
표 2는, 샘플 번호 4 내지 7이 샘플 번호 1(통상적인 등가물) 만큼 우수한 박막 트랜지스터 특성을 가진다는 것을 보여준다. 이러한 샘플들은, 약 1 분 내지 10분으로 플라스마 조사를 설정하고, 질소함유층의 두께, N/Si 비(질소원자수 대 규소원자 수의 비) 및 질소의 표면 밀도를 적당하게 조절함으로써 제조된다.
대조적으로, 샘플 번호 2, 3 및 8은 저하된 박막 트랜지스터 특성을 보여준다. 이러한 이유에 대한 상세한 설명이 석명되지 않았지만, 참조 샘플 8은 긴 플라스마 조사 기간으로 인해 질소함유층이 두꺼워져서 채널 무정형 규소 박막에 손상을 유발시켰고, 플라스마에 함유된 산소 미량이 채널 무정형 규소 박막의 표면 상에서 규소의 산화를 초래하였기 때문에 박막 트랜지스터의 특성이 불량한 것으로 여겨진다.
실험예 7
Al-Ni 합금의 니켈 함량을 표 3에서와 같이 변화시킨 것을 제외하고는 박막 트랜지스터 샘플을 제조하여, 박막 트랜지스터의 특성을 실험예 1의 절차에 따라 측정하였다. 실험예 1에서와 동일한 조건하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간이 3분이었고, 결과의 질소함유층이 약 5.8nm의 두께, 1.0의 N/Si의 비, 6.8 x 1015cm-2의 질소의 표면 밀도를 가졌다.
결과가 표 3에 기재되어 있다.
표 3은, 0.1원% 내지 6원자% 내에서 니켈 함량을 변화시킨 Al-Ni 합금 박막을 사용한 TFT 샘플은 우수한 박막 트랜지스터 특성을 갖는다는 것을 보여준다.
실험예 8
제 3 성분으로서, La 또는 Nd를 Al-2.0원자% Ni 합금 또는 Al-0.1원자% Ni 합금에 혼입하고 La 또는 Nd의 함량을 표 4에서와 같이 변화시키는 것을 제외하고는, 실험예 1의 절차에 의해 박막 트랜지스터 샘플을 제조하고 박막 트랜지스터의 특성을 측정하였다. 실험예 1에서와 동일한 조건 하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간은 3분이었으며, 결과의 질소함유층의 두께는 약 5.8nm이고, N/Si의 비는 1.0이고, 질소의 표면 밀도는 6.8 x 1015cm-2 이었다.
결과가 표 4에 기술되어 있다.
표 4는, 0.1원자% 내지 2.0원자%의 La를 함유한 Al-Ni-La 합금을 사용한 TFT 샘플과 0.1원자% 내지 2.0원자%의 Nd를 함유한 Al-Ni-Nd 합금을 사용한 TFT 샘플이 우수한 박막 트랜지스터 특성을 가짐을 보여준다.
실험예 9
제 3 성분으로서 표 5에 기재된 임의 원소(X1군에 속하는 원소) 0.3원자%를 Al-2.0원자% Ni 합금에 추가로 혼합하는 것을 제외하고는, 실험예 1의 절차에 의해 박막 트랜지스터 샘플을 제조하여 이것의 박막 트랜지스터 특성을 측정하였다. 실험예 1에서와 동일한 조건 하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간은 3분이었으며, 결과의 질소함유층의 두께는 약 5.8nm이고, N/Si의 비는 1.0이고, 질소의 표면 밀도는 6.8 x 1015cm-2 이었다.
결과가 표 5에 기술되어 있다.
표 5는, X1군에 속하는 원소를 포함하는 Al-Ni-X1 합금을 사용하는 TFT 샘플이 우수한 박막 트랜지스터 특성을 갖는다는 것을 보여준다.
실험예 10
제 3 성분으로서 표 6에 기재된 임의 원소(X2군에 속하는 원소) 1.0원자%를 Al-2.0원자% Ni 합금에 추가로 혼입되는 것을 제외하고는, 실험예 1의 절차에 의해 박막 트랜지스터 샘플을 제조하여 이것의 박막 트랜지스터 특성을 측정하였다. 실험예 1에서와 동일한 조건 하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간은 3분이었으며, 결과의 질소함유층의 두께는 약 5.8nm이고, N/Si의 비는 1.0이고, 질소의 표면 밀도는 6.8 x 1015cm-2 이었다.
결과가 표 6에 기술되어 있다.
표 6은, X2군에 속하는 원소를 함유하는 Al-Ni-X2 합금을 사용하여 제조된 TFT 샘플이 우수한 박막 트랜지스터 특성을 갖는다는 것을 증명한다.
질소함유층에서 질소의 표면 밀도(N1) 대 산소의 표면 밀도(O1)의 비(N1/O1)에 따라 박막 트랜지스터 특성이 어떻게 변하는 가를 측정하기 위해, 질소함유층의 형성 조건(가스 압력, 막증착 온도 및 가스 조성)을 다음과 같이 변화시키면서 하기 실험예 11 내지 13를 실시하였다.
실험예 11
압력이 33 내지 399Pa로 변함에 따라 N1/O1의 비가 어떻게 변하는 가를 측정하였다.
구체적으로, 상기 구체예 1에 기술된 방법에 대응하는 개정된 방법에 의해 TFT 샘플을 제조하였다. 여기에서 소스/드레인 전극을 제조하기 위한 방법은, 구체예 1에서와 같이 도 4a 내지 4g를 참고로 하여 하기에 기술될 것이다.
우선, 두께가 약 200㎚인 알루미늄 합금 박막(Al-2.0 원자% Nd)(61) 및 두께가 약 50㎚인 몰리브덴 박막(52)(도시되지 않음)을 스퍼터링에 의하여 유리 기판(1a)상에 순차적으로 증착시켰다(도 4a). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 레지스트(62) 패턴을 포토리토그래피에 의해 다층 박막 상에 형성시키며(도 4b), 알루미늄 박막(61) 및 몰리브덴 박막(52)을 포함하는 다층 막은 마스크로서 패턴화된 레지스트(62)를 사용하여 에칭시켜 게이트 전극(26)을 형성하였다(도 4c). 이러한 절차에서, 다층 박막의 주위는 약 30° 내지 약 60 °의 각도로 테이퍼 형태로 에칭되어 증착하고자 하는 게이트 절연체(27)의 도포력을 개선시키는 것이 바람직하다.
그 다음, 두께가 약 300 ㎚인 질화규소막(게이트 절연체)(27)를 통상적으로 플라스마 CVD로 증착시켰다(도 4d). 여기에서, 플라스마 CVD에 의한 막증착은 약 320℃의 온도에서 실시되었다. 질화규소막(게이트 절연체)(27)상에 두께가 약 200㎚인 미도핑된 수소화 무정형 규소막(a-Si-H)(55), 및 통상적으로 플라스마 CVD에 의해 두께가 약 80 ㎚인 인-도핑된 n+-형 수소화 무정형 규소막(n+ a-Si-H)(56)을 순차적으로 증착시켰다. n+-형 수소화 무정형 규소막은 재료로서 SiH4 및 PH3을 사용하여 플라스마 CVD를 실시하여 증착되었다. 여기에서 막증착 온도는 320℃로 설정되었다.
이어서, 질화규소막의 증착에 사용된 플라스마 CVD 시스템의 챔버 중의 n+-형 수소화된 무정형 규소막(n+ a-Si-H)(56)에 질소함유층(60)을 형성시켰다(도 4e). 구체적으로, 무정형 규소막의 증착에 사용된 재료 가스는 기판이 챔버 내에 유지되는 동안 챔버로부터 배출된다. 다음, 낮은 저항의 무정형 규소막(n+-형 수소화된 무정형 규소막(56))의 표면을 1분 동안 플라스마 처리하되, 플라스마는 담체 가스로서 질소 가스 단독이 챔버에 주입되는 동안 생성되었다. 따라서, 질소함유층(60)이 형성된다. 플라스마 처리는 0.72W/㎠의 고주파 전력 밀도 및 무정형 규소막의 증착 온도와 동일한 320℃의 막증착 온도에서 실시되었다.
33 내지 399 Pa 범위의 가변 압력에서 플라스마 처리를 실시하였다. 그러나, 플라스마는 약 133Pa 이하의 압력에서 안정하게 생성되었으며, 133Pa를 초과하는 압력에서 플라스마 처리된 샘플은 후속단계에서 처리되지 않았다.
그 다음, 두께가 약 300㎚인 Al-2.0 원자% Ni 합금막(63)을 전형적으로 스퍼터링에 의하여 질소함유층(60) 상에 증착시켰다(도 4f). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 다음, 레지스트의 패턴을 포토리토그래피에 의해 형성하고, Al-2.0원자% Ni 합금 막(63)을 마스크로서 패턴화된 레지스트를 사용하여 에칭시켜서 소스 전극(28) 및 드레인 전극(29)을 형성하였다(도 4f). n+-형 수소화 무정형 규소막(56)은 마스크로서 소스 전극(28) 및 드레인 전극(29)을 사용한 건식 에칭에 의하여 스트리핑 처리되었다(도 4g).
상기에서 제조된 TFT를 30분 동안 300℃에서 어닐링하였다. 여기에서 어닐링 조건은, 최대 열이력을 산출하도록 질화규소막(보호막)의 막증착 단계에서 열처리를 시뮬레이션하도록 설정하였다. 본 실험예에 따른 TFT 시편은 실제적인 박막 트랜지스터 기판에서와 같은 다양한 막증착 단계를 완전하게 실시하지는 않았지만, 어닐링 후의 TFT 시편은 실제적인 박막 트랜지스터 기판의 특성을 실질적으로 반영하는 특성을 갖는 것으로 간주된다.
박막 트랜지스터 특성의 측정
TFT 시편의 드레인 전류-게이트 전압 상의 스위칭 거동을 측정하였다. 특히, 오프-상태의 전류 및 온-상태의 전류를 측정하여 스위칭 거동을 실험예 1의 절차에 의해 평가하였다.
실험예 11에 따른 TFT 샘플의 박막 트랜지스터 특성이 표 7에 기재되어 있다. 순수한 알루미늄 박막 및 크롬 장벽 금속층을 포함하지만 플라스마 처리되지 않은 소스/드레인 전극을 사용하는 것을 제외한, 실험예 11의 절차에 의해 비교 샘플로서 박막 트랜지스터를 제조하고, TFT의 특성을 측정하였다. 이러한 결과가 표 7에 기재되어 있다(샘플 번호 1).
표 7은 다음을 증명한다. N1/O1 비가 1.0이상이 되도록 55 내지 133 Pa의 압력에서 플라스마 질화 공정 처리된 샘플 번호 6 내지 11은 통상의 샘플로서의 샘플 번호 1과 실질적으로 동일한 우수한 박막 트랜지스터의 특성을 갖는다.
대조적으로, N1/O1 비가 1.0 미만이 되도록 50Pa 이하의 압력에서 플라스마 질화처리된 샘플 번호 3 내지 5 및 플라스마 질화 공정 처리되지 않은 샘플 번호 2는 불량한 박막 트랜지스터 특성을 지닌다.
샘플 중에서, 40 내지 50 Pa의 압력에서 플라스마 질화 공정 처리된 샘플 번호 4 및 5는 온-상태 전류가 감소되었다. 이것은 아마도 질소함유층의 N1/O1 비가 1.0 미만이어서 더욱 많이 절연되었기 때문일 것이다.
33 Pa의 압력에서 플라스마 질화 공정 처리된 샘플 번호 3은 감소된 온-상태 전류 및 증가된 오프-상태 전류 둘다를 보인다. 이것은 아마도 플라스마 질화가 불충분하여 규소와 알루미늄 사이에 상호확산이 발생하여 확산 장벽으로서 효과적으로 작용하는 층을 제공하는데 실패하였기 때문일 것이다.
실험예 12
플라스마 처리 온도가 280℃ 내지 340℃의 범위로 변함에 따라 N1/O1 비가 어떻게 변하는 가를 측정한다.
구체적으로, 플라스마 질화가 67Pa의 압력 및 표 8에 기재된 바와 같은 가변온도에서 실시되는 것을 제외하고는 실험예 11의 절차에 따라 TFT 샘플을 제조하고 이것의 박막 트랜지스터 특성을 평가하였다.
실험예 12에 따른 TFT 샘플의 박막 트랜지스터 특성은 표 8에 기재되어 있다. 순수한 알루미늄 박막 및 크롬 장벽 금속층을 포함하지만 플라스마 질화 공정 처리되지 않은 소스/드레인 전극을 사용하는 것을 제외하고는, 실험예 12의 절차에 의해 비교 샘플로서 박막 트랜지스터를 제조하고, TFT의 특성을 측정하였다. 이러한 결과가 표 8에 기재되어 있다(샘플 번호 1).
표 8은 다음을 증명한다. N1/O1 비가 1.0이상이 되도록 300℃ 내지 340℃의 온도에서 플라스마 질화처리된 샘플 번호 4 내지 8은 통상의 샘플로서의 샘플 번호 1과 실질적으로 동일한 우수한 박막 트랜지스터의 특성을 갖는다.
대조적으로, N1/O1 비가 1.0 미만이 되도록 300℃ 이하의 온도에서 플라스마 질화처리된 샘플 번호 2 및 3은 감소된 온-상태 전류를 가지며 불량한 박막 트랜지스터 특성을 지닌다. 이것은 아마도 1.0 미만의 N1/O1 비를 갖는 질소함유층이 더욱 절연성을 갖기 때문일 것이다.
실험예 13
플라스마 질화에서의 가스 조성에 따라 N1/O1 비가 어떻게 변하는 가를 측정한다.
구체적으로, 순수한 가스(표 9에서 샘플 번호 2) 만 및 N2 및 25%의 NH3의 가스 혼합물(표 9에서 샘플 번호 3)을 사용하여 67Pa의 압력 및 320℃의 온도에서 플라스마 질화 공정 처리하는 것을 제외하고는, 실험예 11의 절차에 따라 TFT 샘플을 제조하고 이것의 박막 트랜지스터 특성을 평가하였다.
실험예 13에 따른 TFT 샘플의 박막 트랜지스터 특성은 표 9에 기재되어 있다. 순수한 알루미늄 박막 및 크롬 장벽 금속층을 포함하지만 플라스마 질화 공정 처리되지 않은 소스/드레인 전극을 사용하는 것을 제외하고는, 실험예 13의 절차에 의해 비교 샘플로서 박막 트랜지스터를 제조하고, TFT의 특성을 측정하였다. 이러한 결과가 표 9에 기재되어 있다(샘플 번호 1).
표 9에서 증명되는 바와 같이, 두 개의 상이한 가스를 사용하여 플라스마 질화처리된 박막 트랜지스터 샘플은 우수한 박막 트랜지스터 특성을 보여준다. 이 중에서도, N1/O1 비가 1.0이상이 되도록 환원가스(NH3)를 함유한 가스 혼합물을 사용하여 플라스마 질화처리된 샘플 번호 3은 환원가스를 사용하지 않고 제조된 샘플 번호 2 보다 더욱 높은 온-상태 전류를 가지며, 비교 샘플로서 샘플 번호 1과 실질적으로 동일한 우수한 박막 트랜지스터 특성을 갖는다. 이것은 아마도 환원가스(NH3)가 반도체 층의 산화를 추가로 방지하는 작용을 하기 때문일 것이다.
실험예 14
반도체층의 막증착 온도와 동일한 온도에서 반도체층의 증착용과 동일한 시스템의 챔버에서 질소함유층을 제조하여 TFT 샘플을 제조하고 TFT 샘플의 박막 트랜지스터 특성을 측정하였다.
구체적으로, TFT 샘플은 실험예 11에서 기술하고 있는 방법에 대응하는 개정된 방법에 의해 제조되었다. 여기에서 소스/드레인 전극의 제조 방법은 도 4a 내지 4g를 참조로 하여 하기에 상세히 설명될 것이다.
우선, 두께가 약 200㎚인 알루미늄 합금 박막(Al-2.0 원자% Nd)(61) 및 두께가 약 50㎚인 몰리브덴 박막(52)(도시되지 않음)은 스퍼터링에 의하여 유리 기판(1a)상에 순차적으로 증착시켰다(도 4a). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 레지스트(62) 패턴은 포토리토그래피에 의해 다층 박막 상에 형성되며(도 4b), 알루미늄 박막(61) 및 몰리브덴 박막(52)을 포함하는 다층 막은 마스크로서 패턴화된 레지스트(62)를 사용하여 에칭되어 게이트 전극(26)을 형성하였다(도 4c). 이러한 절차에서, 다층 박막의 주위는 약 30° 내지 약 60 °의 각도로 테이퍼 형태로 에칭되어 증착되고자 하는 게이트 절연체(27)의 도포력을 개선시키는 것이 바람직하다.
그 다음, 두께가 약 300㎚인 질화규소막(게이트 절연체)(27)를 통상적으로 플라스마 CVD로 증착시켰다(도 4d). 여기에서 플라스마 CVD에 의한 막증착은 약 320℃의 온도에서 실시되었다. 질화규소막(게이트 절연체)(27)상에는 두께가 약 200㎚인 미도핑된 수소화 무정형 규소막(a-Si-H)(55) 및 통상적으로 플라스마 CVD에 의해 두께가 약 80㎚인 인-도핑된 n+-형 수소화 무정형 규소막(n+ a-Si-H)(56)을 순차적으로 증착시켰다. n+-형 수소화 무정형 규소막은 재료로서 SiH4 및 PH3을 사용하는 플라스마 CVD를 실시하여 증착시켰다. 여기에서 막증착 온도는 320℃로 설정되었다.
이어서, 기판이 질화규소막의 증착에 사용되는 플라스마 CVD 시스템의 챔버에 유지되는 동안 무정형 규소막의 증착에 사용된 재료 가스를 챔버로부터 배출시켰다. 다음, 낮은 저항성의 무정형 규소막(n+-형 수소화된 무정형 규소막; 56)의 표면을 1분 동안 플라스마 처리하되, 플라스마는 담체 가스로서 질소 가스 단독이 챔버에 주입되는 동안 생성되었다. 따라서, 질소함유층(60)이 형성된다(도 4e). 플라스마 처리는 0.72W/㎠의 고주파 전력 밀도, 무정형 규소막의 증착 온도와 동일한 320℃의 막증착 온도 및 67Pa의 가스 압력에서 실시되었다.
작업물의 표면을 RSB 및 XPS로 분석하여 질소함유층이 표면으로부터 약 4.0nm의 깊이로 형성되었음을 확인하였다. 즉, 약 4.0nm의 두께를 갖는 질소함유층은 실험예 14에 따른 방법에 의해 낮은 저항의 무정형 규소막의 표면상에 형성되었다.
그 다음, 두께가 약 300㎚인 Al-2.0 원자% Ni 합금막(63)을 전형적으로 스퍼터링에 의하여 질소함유층(60) 상에 증착시켰다(도 4f). 스퍼터링에 의한 막증착은 실온에서 실시하였다. 다음, 레지스트의 패턴을 포토리토그래피에 의해 형성하고, Al-2.0원자% Ni 합금 막(63)을 마스크로서 패턴화된 레지스트를 사용하여 에칭시켜서 소스 전극(28) 및 드레인 전극(29)을 형성하였다(도 4f). n+-형 수소화 무정형 규소막(56)은 마스크로서 소스 전극(28) 및 드레인 전극(29)을 사용한 건식 에칭에 의하여 스트리핑 처리되었다(도 4g).
상기에서 제조된 TFT를 30분 동안 300℃에서 어닐링하였다. 여기에서 어닐링 조건은, 최대 열이력을 산출하도록 질화규소막(보호막)의 막증착 단계에서 열처리를 시뮬레이션하도록 설정하였다. 본 실험예에 따른 TFT 샘플은 실제적인 박막 트랜지스터 기판에서와 같은 다양한 막증착 단계를 완전하게 실시하지는 않았지만, 어닐링 후의 TFT 샘플은 실제적인 박막 트랜지스터 기판의 특성을 실질적으로 반영하는 특성을 갖는 것으로 간주한다.
규소와 알루미늄 사이의 상호확산 평가
TFT 샘플 상에서 채널 무정형 규소 박막과 Al-Ni 합금 사이의 계면을 관측하여 규소와 알루미늄 사이에 상호확산이 발생하였는 지를 관측하였다. 구체적으로, 60 x 104의 배율로 계면을 관측하고, 계면에서 규소와 알루미늄 사이의 상호확산을 실험예 1의 절차에 의해 에너지 분산성 X-선 형광 분광기(EDX)에 의해 정량적으로 분석하였다.
박막 트랜지스터 특성의 측정
TFT 샘플의 드레인 전류-게이트 전압 상의 스위칭 거동을 측정하였다. 구체적으로, 오프-상태의 전류 및 온-상태의 전류를 측정하여 스위칭 거동을 실험예 11의 절차에 의해 평가하였다.
결과
도 9는 실험예 14에 따른 시편의 횡단면 투과 전자 사진이다. 도 9는 질소함유층(질화물층)이 소스/드레인 전극에서의 Al-Ni 합금 박막과 채널 무정형 규소 박막 사이의 계면 부근에서 형성되었음을 증명한다. 도 9에서 화살표로 지시하는 검은색의 조밀한 부분은 침전된 Al3Ni 입자이다.
상기 계면을 EDX로 분석하여 계면에서는 규소와 알루미늄 사이에 상호확산없이 평활하였음을 확인하였다.
본 샘플의 오프-상태 전류는 4.0 x 10-13A이었고, 온-상태 전류는 1.2 x 10-5 A이었으며, 비교 샘플 1과 실질적으로 동일한 우수한 박막 트랜지스터 특성을 보여주었다.
실험예 15
본 실험예에서, 반도체층의 증착에 사용된 가스 및 질소를 함유한 가스 혼합물을 사용하여 반도체층의 증착에 대한 동일한 시스템의 챔버에서 플라스마 질화를 실시하였다. 이러한 절차 후에 박막 트랜지스터 특성이 어떠한 지를 측정하였다.
구체적으로, 무정형 규소막 및 약 80nm의 두께를 갖는 낮은 저항성의 무정형 규소막을 실험예 14의 절차에 의해 증착시켰다.
다음, 플라스마 생성을 중지하고, 낮은 저항성의 무정형 규소층의 표면을 10초간 플라스마처리하되, 플라스마는 무정형 규소막의 증착을 위해 재료 가스(SiH4)가 상기 챔버에 계속 주입되고 부가적으로 담체 가스로서 질소 가스가 상기 챔버에 주입되는 동안 생성되었다. 다음, 플라스마 질화는 0.07W/㎠의 고주파 전력 밀도, 320℃의 기판 온도 및 67Pa의 가스 압력에서 실시되었다. 여기에서 기판 온도는 무정형 규소의 막증착 온도와 동일하다. 샘플의 표면을 RSB 및 XPS로 분석하여 질소함유층이 표면으로부터 약 6nm의 깊이로 형성되었음을 확인하였다. 즉, 약 6nm의 두께를 갖는 질소함유층은 실험예 15에 따른 방법에 의해 낮은 저항성의 무정형 규소막의 표면상에 형성되었다.
다음, 박막 트랜지스터를 실험예 14의 절차에 의해 제조하고 어닐링하였다.
평가
제조된 샘플에서, 채널 무정형 규소 박막과 Al-Ni 합금 박막 사이의 계면에서 규소와 알루미늄 사이에서의 상호확산이 발생하였는 지를 관측하고 측정하였다. 구체적으로, 60 x 104의 배율로 계면을 관측하고, 계면에서 규소와 알루미늄 사이의 상호확산을 실험예 14의 절차에 의해 에너지 분산성 X-선 형광 분광기(EDX)에 의해 정량적으로 분석하였다.
TFT 샘플의 드레인 전류-게이트 전압 상의 스위칭 거동을 측정하였다. 구체적으로, 오프-상태의 전류 및 온-상태의 전류를 측정하여 스위칭 거동을 실험예 14의 절차에 의해 평가하였다.
결과
도 10는 실험예 15에 따른 샘플의 횡단면 투과 전자 사진이다. 도 10는, 질소함유층(질화물층)이 소스/드레인 전극에서의 Al-Ni 합금 박막과 채널 무정형 규소 박막 사이의 계면 부근에서 형성되었음을 증명한다. 도 10에서 화살표로 지시하는 검은색의 조밀한 부분은 침전된 Al3Ni 입자이다.
상기 계면을 EDX로 분석하여 계면에서는 규소와 알루미늄 사이에 상호확산없이 평활하였음을 확인하였다.
본 샘플의 오프-상태 전류는 4.0 x 10-13A이었고, 온-상태 전류는 1.0 x 10-5 A이었으며, 비교 샘플 1과 실질적으로 동일한 우수한 박막 트랜지스터 특성을 보여주었다.
실험예 16
본 발명에서와 같이 Al-Ni 합금 및 질소함유층을 포함하는 소스/드레인 전극을 사용함으로써 Al-Ni 합금 박막이 장벽 금속층의 삽입없이 투명 화소 전극과 직접 접촉하는 경우라도 우수한 직접-접촉 저항성(접촉 저항성) 및 열안정성이 산출될 수 있는 가를 증명하기 위해 본 실험이 실시되었다.
구체적으로, 3mTorr의 압력의 아르곤 가스의 대기하에서 20분동안 200℃에서스퍼터링하여 표 10에 기재된 임의 소스/드레인 전극 및 소스/드레인 전극 중의 알루미늄 합금 박막 상에 증착된 ITO 막을 포함하는 샘플을 제조하였다. 예를들면 질소함유층이 상이한 두께를 갖도록 표 10에서와 같은 가변 조건하에서 플라스마 질화 공정 처리하여 소스/드레인 전극을 제조하였다. ITO 막은 산화인듐 및 10질량%의 산화주석을 포함한다.
상기 제조된 샘플에서, 직접 접촉 저항성(접촉 저항율) 및 돌기부의 발생(열안정성)을 하기 방법에 의해 측정하였다.
접촉 저항율의 측정
도 7에 도시한 접촉공 크기가 10 ㎛2인 켈빈 패턴을 생성하고, 4-단자 측정을 실시하였다. 구체적으로는, 2개의 단자를 사용하여 ITO(또는 IZO) 및 알루미늄 합금 사이에 전류를 통과시키고, ITO(또는 IZO) 및 알루미늄 합금 사이의 전압 강하는 다른 2개의 단자를 사용하여 측정하였다. 보다 구체적으로는, 전류 I를 I1-I2를 통해 통과시키고, V1과 V2 사이의 전압 V를 측정하고(도 7), 접촉 C의 직접 접촉 저항율 R은 수학식 R=(V2-V1)/I2 에 의한 연산에 의하여 측정하였다. 접촉 저항율은 하기와 같이 평가하였다. 크롬 박막과 ITO 막 사이의 접촉 저항율을 기준값(2 x 10-4 Ω·㎠ 이하)로 하여 접촉 저항율이 2 x 10-4 Ω·㎠ 이하인 샘플은 접촉 저항율이 "우수"한 것으로 평가하였으며, 접촉 저항율이 2 x 10-4 Ω·㎠ 초과인 샘플은 접촉 저항율이 "불량"한 것으로 평가하였다.
돌기부의 발생(열 안정성)
10 ㎛ 라인- 및-스페이스 패턴을 상기 샘플상에 형성시키고 진공 가열처리를 30분 동안 250℃에서 실시한 후, 상호확산으로서 라인-및-스페이스 패턴의 표면을 SEM에 의해 관측하고, 0.1㎛ 이하의 직경을 갖는 돌기부의 수를 계수하였다. 1 mm2 당 1 x 109 개 이하의 돌기부의 밀도를 갖는 샘플을 우수한 것으로 평가하고, 1 mm2 당 1 x 109 개 초과의 돌기부의 밀도를 갖는 샘플은 "불량"한 것으로 평가하였다.
결과가 표 10에 기재되어 있다. 표 2에서와 같은 샘플의 박막 트랜지스터의 특성이 표 10에 기재되어 있다. "전체 등급"은 접촉 저항율 및 박막 트랜지스터 특성의 전체 등급을 나타내는 것이다. "전체 등급"에서, 접촉 저항율 및 박막 트랜지스터 특성 둘다가 우수한 샘플은 "우수"한 것으로 평가되었고, 접촉 저항율 및 박막 트랜지스터 특성 중 적어도 하나가 열등한 것은 "불량"으로 평가하였다.
표 10에서, 샘플 번호 4 내지 7은 본 발명에서 바람직한 조건을 만족하는 샘플이고, 샘플 번호 2는 질소함유층이 없는 비교 샘플이며, 샘플 번호 3 및 8은 본 발명의 바람직한 조건을 만족하지 않는 참조 샘플이며, 샘플 번호 1은 소스/드레인 전극으로서 순수한 알루미늄 층을 포함하는 참조 샘플이다.
표 10은, 샘플 번호 4 내지 7이 샘플 번호 1(통상적인 등가물)과 같이 우수한 접촉 저항율과 열안정성을 갖는다는 것을 보여준다. 이것들은, 플라스마 조사 시간을 약 1분 내지 10분으로 설정하고 질소함유층의 두께, N/Si 비(규소원자의 수에 대한 질소원자의 수의 비) 및 질소의 표면 밀도를 적절하게 조절함으로써 제조된다.
대조적으로, 참조 샘플(샘플 번호 3 및 8)는 샘플 번호 1(비교 샘플)에 비교할 때 특성면에서 다소 열등하였다. 이러한 참조 샘플에서, 특정 질소함유층 및 통상의 순수한 알루미늄 층을 포함하는 샘플 번호 1은 우수한 박막 트랜지스터 특성을 갖지만, 접촉 저항율 및 열안정성에서는 열등하였다. 따라서, 이러한 샘플과 ITO 막 사이의 직접 접촉은 형성되지 않았다.
실험예 17
Al-Ni 합금 또는 Al-Ni-La 합금 중의 니켈 또는 란탄 함량을 표 11에서와 같이 변화시키는 것을 제외하고는 실험예 16의 절차에 따라 샘플을 제조하고 이것의 접촉 저항율 및 열안정성을 측정하였다. 플라스마 질화 공정 처리는 실험예 16과 동일한 조건하에서 실시하되, 플라스마 조사 시간은 3분이었고, 형성된 질소함유층의 두께는 약 5.8nm이었으며, N/Si의 비는 1.0이며, 질소의 표면 밀도는 6.8 x 1015cm-2이었다.
결과가 표 11에 기재되어 있다.
표 11은, 0.1원자% 내지 6원자%의 범위내에서 니켈 함량을 변화시킨 Al-Ni 합금 박막을 사용하는 TFT 샘플의 접촉 저항율은 우수하다는 것을 증명한다. 더욱이, 0.3원자% 내지 6원자% 범위내에서 Ni 함량을 변화시킨 Al-Ni 합금 박막 및 Al-Ni-La 합금 박막은 열안정성 면에서 우수하였다.
실험예 18
제 3 성분으로서 La 또는 Nd를 Al-2.0원자% Ni 합금에 추가로 혼입하고 La 또는 Nd 함량을 표 12에서와 같이 변화시키는 것을 제외하고는, 실험예 16의 절차에 따라 박막 트랜지스터 샘플을 제조하고 이것의 접촉 저항율 및 열안정성을 측정하였다. 플라스마 질화 공정 처리는 실험예 1과 동일한 조건하에서 실시하되, 플라스마 조사 시간은 3분이었고, 형성된 질소함유층의 두께는 약 5.8nm이었으며, N/Si의 비는 1.0이며, 질소의 표면 밀도는 6.8 x 1015cm-2이었다.
결과가 표 12에 기재되어 있다.
표 12는, 0.1원자% 내지 2.0원자%의 La를 함유한 Al-Ni-La 합금을 사용한 TFT 샘플과 0.1원자% 내지 2.0원자%의 Nd를 함유한 Al-Ni-Nd 합금을 사용한 TFT 샘플이 우수한 박막 트랜지스터 특성을 가지며, 우수한 접촉 저항율 및 열안정성이 있다는 것을 보여준다.
실험예 19
제 3 성분으로서 표 13에 기재된 임의 원소(X1군에 속하는 원소) 0.3원자%를 Al-2.0원자% Ni 합금에 추가로 혼입하는 것을 제외하고는, 실험예 16의 절차에 의해 박막 트랜지스터 샘플을 제조하고 이것의 접촉 저항율과 열안정성을 측정하였다. 실험예 1에서와 동일한 조건 하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간은 3분이었으며, 결과의 질소함유층의 두께는 약 5.8nm이고, N/Si의 비는 1.0이고, 질소의 표면 밀도는 6.8 x 1015cm-2 이었다.
결과가 표 13에 기술되어 있다.
표 13은, X1군에 속하는 원소를 포함하는 Al-Ni-X1 합금을 사용하는 TFT 샘플이 우수한 박막 트랜지스터 특성 및 우수한 접촉 저항율 및 열안정성을을 갖는다는 것을 보여준다.
실험예 20
제 3 성분으로서 표 14에 기재된 임의 원소(X2군에 속하는 원소) 1.0원자%를 Al-2.0원자% Ni 합금에 추가로 혼입하는 것을 제외하고는, 실험예 16의 절차에 의해 박막 트랜지스터 샘플을 제조하고 이것의 접촉 저항율 및 열안정성을 측정하였다. 실험예 1에서와 동일한 조건 하에서 플라스마 질화 공정을 실시하되, 플라스마 조사 시간은 3분이었으며, 결과의 질소함유층의 두께는 약 5.8nm이고, N/Si의 비는 1.0이고, 질소의 표면 밀도는 6.8 x 1015cm-2 이었다.
결과가 표 14에 기술되어 있다.
표 14는, X2군에 속하는 원소를 함유하는 Al-Ni-X2 합금을 사용하여 제조된 TFT 샘플이 우수한 박막 트랜지스터 특성 및 접촉 저항율 및 열안정성을 갖는다는 것을 보여준다.
전술된 본 발명은 바람직한 구체예 면에서 기술되었다. 그러나, 당 분야의 숙련가들은 이러한 구체예의 여러 변경이 있을 수 있다는 것을 알 것이다. 이러한 변경도 본 발명의 범주 및 청부된 청구범위 내에 속한다.
본 발명에 따른 소스/드레인 전극은 장벽 금속층의 삽입없이도 열 안정성, 접촉 저항율 및 박막 트랜지스터 특성이 우수하다는 효과를 제공한다.
Claims (32)
- 기판, 박막 트랜지스터 반도체층, 소스/드레인 전극 및 투명 화소 전극(picture electrode)을 포함하는 박막 트랜지스터 기판에 사용되는 소스/드레인 전극으로서,상기 소스/드레인 전극이 질소함유층 및 순수한 알루미늄 또는 알루미늄 합금의 박막을 포함하며, 질소함유층 중의 질소가 박막 트랜지스터 반도체층 중의 규소에 결합하도록 구성되며, 순수한 알루미늄 또는 알루미늄 합금의 박막이 질소함유층을 통해 박막 트랜지스터 반도체층에 접속되도록 구성되는 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 주로 질화규소를 포함하는 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 규소 옥시니트라이드를 포함하는 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 1 x 1014cm-2 이상 및 2 x 1016cm-2 이하의 질소원자의 표면 밀도(N1)를 갖는 소스/드레인 전극.
- 제 3 항에 있어서,상기 질소함유층이 질소원자의 표면밀도(N1) 및 산소원자의 표면밀도(O1)를 가지며, N1 대 O1의 비(N1/O1)가 1.0 이상인 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 상기 반도체층을 구성하는 규소 유효 댕글링 결합(silicon effective dangling bond)의 표면밀도와 동등하거나 이보다 큰 질소원자의 표면밀도를 갖는 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 0.18nm 이상 및 20nm 이하 범위의 두께를 갖는 소스/드레인 전극.
- 제 1 항에 있어서,상기 질소함유층이 다수의 질소원자(N) 및 다수의 규소원자(Si)를 가지며, N 대 Si의 최대비(N/Si)가 0.5 이상 및 1.5 이하의 범위인 소스/드레인 전극.
- 제 1 항에 있어서,상기 박막 트랜지스터 반도체층이 무정형 규소 또는 다결정질 규소를 포함하는 소 스/드레인 전극.
- 제 1 항에 있어서,상기 알루미늄 합금이 합금원소로서 6원자% 이하의 니켈(Ni)을 포함하는 소스/드레인 전극.
- 제 10 항에 있어서,알루미늄 합금이 합금원소로서 0.3원자% 이상 및 6원자% 이하의 니켈(Ni)을 함유하고, 알루미늄 합금의 박막이 추가적으로 투명 화소 전극에 직접적으로 접속하도록 구성되는 소스/드레인 전극.
- 제 10 항에 있어서,알루미늄 합금이 합금원소로서 Ti, V, Zr, Nb, Mo, Hf, Ta 및 W로 구성되는 군으로부터 선택된 1종 이상의 원소를 0.1원자% 이상 및 1.0원자% 이하로 추가로 포함하는 소스/드레인 전극.
- 제 10 항에 있어서,알루미늄 합금이 합금원소로서 Mg, Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Nd, Y, Co 및 Fe로 구성되는 군으로부터 선택된 1종 이상의 원소를 0.1원자% 이상 및 2.0원자% 이하로 추가로 포함하는 소스/드레인 전극.
- 제 1 항에 따른 소스/드레인 전극을 포함하는 박막 트랜지스터 기판.
- 제 14 항에 따른 박막 트랜지스터 기판을 포함하는 표시 디바이스.
- (a) 반도체층을 기판에 또는 그 위에 증착시켜 박막 트랜지스터 기판을 제조하는 단계;(b) 상기 반도체층 상에 질소함유층을 형성하는 단계; 및(c) 상기 질소함유층 상에 순수한 알루미늄 또는 알루미늄 합금의 층을 증착시키는 단계들을 포함하는,제 14 항에 따른 박막 트랜지스터 기판을 제조하는 방법.
- 제 16 항에 있어서,(a) 단계에서 상기 반도체층이 증착 시스템에서 증착되고, (b) 단계가 이와 동일한 증착 시스템에서 실시되는 방법.
- 제 16 항에 있어서,(a) 단계에서 상기 반도체층이 챔버에서 증착되고, (b) 단계가 이와 동일한 챔버에서 실시되는 방법.
- 제 16 항에 있어서,(a) 단계에서 상기 반도체층이 일정한 증착온도에서 증착되고, (b) 단계가 상기 증착온도와 실질적으로 동일한 온도에서 실시되는 방법.
- 제 16 항에 있어서,(a) 단계에서 상기 반도체층이 가스의 사용으로 증착되고, (b) 단계가 상기 가스와 질소함유 가스의 혼합 대기에서 실시되는 방법.
- 제 16 항에 있어서,(b) 단계가 질소함유 가스와 환원성 가스의 혼합 대기에서 실시되는 방법.
- 제 16 항에 있어서,(b) 단계가 플라스마 질화 공정에 의해 실시되는 방법.
- 제 22 항에 있어서,(b) 단계에서의 플라스마 질화 공정이 55 Pa 이상의 압력에서 실시되는 방법.
- 제 22 항에 있어서,(b) 단계에서의 플라스마 질화 공정이 300℃ 이상의 온도에서 실시되는 방법.
- 제 22 항에 있어서,(b) 단계에서의 플라스마 질화 공정이 질소함유 가스와 환원성 가스의 혼합 대기에서 실시되는 방법.
- 제 22 항에 있어서,(a) 단계에서 상기 반도체층이 가스의 사용으로 증착되고, (b) 단계에서의 플라스마 질화 공정이 상기 가스와 질소함유 가스의 혼합 대기에서 실시되는 방법.
- 제 16 항에 있어서,(b) 단계가 열질화 공정에 의해 실시되는 방법.
- 제 27 항에 있어서,상기 열질화 공정이 400℃ 이하의 온도에서 실시되는 방법.
- 제 16 항에 있어서,(b) 단계가 아미노화 공정에 의해 실시되는 방법.
- 제 29 항에 있어서,상기 아미노화 공정이 자외선방사선을 사용하는 방법.
- 제 29 항에 있어서,상기 아미노화 공정이 질소 원자를 함유하는 용액을 사용하는 방법.
- 제 16 항에 있어서,(c) 단계가 스퍼터링 공정을 포함하는 방법.
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