KR20070018360A

KR20070018360A - 디지털 카메라의 영상을 암호화하는 ｃｍｏｓ 이미지 센서.

Info

Publication number: KR20070018360A
Application number: KR1020050072996A
Authority: KR
Inventors: 고경민
Original assignee: 삼성전자주식회사
Priority date: 2005-08-09
Filing date: 2005-08-09
Publication date: 2007-02-14

Abstract

디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서가 개시된다. 본 발명에 따른 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서는 어드레스 출력부, 암호화 코드 생성부, 암호화 코드 선택부, 암호 처리부 및 디코더를 구비한다. 상기 어드레스 출력부는 상기 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들을 출력한다. 상기 암호화 코드 생성부는 상기 화소들의 어드레스들에 각각 대응되는 제1 암호화 코드들 및 제2 암호화 코드들을 생성한다. 상기 암호화 코드 선택부는 암호화 모드에서, 상기 화소들의 어드레스들 각각에 대하여, 대응되는 제2 암호화 코드에 응답하여, 대응되는 제1 암호화 코드 또는 상기 어드레스의 인접 어드레스 중에서 하나를 선택한다. 상기 암호 처리부는 암호화 모드에서 상기 화소들의 어드레스들 및 상기 암호화 코드 선택부의 출력들을 논리 연산하여 암호화 어드레스들로 출력하고, 일반 모드에서 상기 화소들의 어드레스들을 암호화 어드레스들로 출력한다. 상기 디코더는 상기 암호화 어드레스들을 디코딩하여 출력한다. 본 발명에 따른 CMOS 이미지 센서는 별도의 메모리를 구비하지 않고, 디지털 카메라의 영상을 암호화할 수 있는 장점이 있다.

Description

디지털 카메라의 영상을 암호화하는 ＣＭＯＳ 이미지 센서. {CMOS Image Sensor which Crytographs the images of digital camera.}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 디지털 카메라의 일반적인 영상 암호화 방법을 간략하게 나타내는 도면이다.

도 2는 본 발명의 실시예에 따른 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서의 블록도이다.

도 3은 본 발명의 다른 실시예에 따른 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서의 블록도이다.

도 4는 도 3의 암호화 코드 선택부를 상세히 나타내는 도면이다.

도 5는 도 3의 암호 처리부를 상세히 나타내는 도면이다.

본 발명은 CMOS 이미지 센서(CIS : CMOS Image Sensor)에 관한 것으로, 특히, 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서에 관한 것이다.

디지털 카메라의 일반적인 영상 암호화 방법은, 영상을 촬영하여 메모리에 저장한 다음, 영상을 출력할 때 영상의 픽셀 순서를 불규칙적으로 출력하는 방법이다.

도 1을 참조하면, 일반적인 디지털 카메라(100)는 CMOS 이미지 센서(110), 이미지 시그널 프로세서(120, ISP : Image Signal Processor) 및 프레임 메모리(125)를 구비한다.

일반적인 디지털 카메라(100)에서는 CMOS 이미지 센서(110)가 촬영영상(Image_In)을 수신하여, 이미지 시그널 프로세서(120)로 전달하고, 이미지 시그널 프로세서(120)는 상기 영상을 프레임 메모리(125)에 저장한다. 그리고, 이미지 시그널 프로세서(120)가 영상을 출력할 때, 프레임 메모리(125)에 저장된 영상을 구성하는 픽셀의 순서를 불규칙적으로 배치하여 출력영상(Image_Out)을 내보낸다.

그런데, 디지털 카메라의 일반적인 영상 암호화 방법이 이용되는 경우, 디지털 카메라에 프레임 메모리(125)만큼의 공간이 더 있어야 하는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는 별도의 메모리를 구비하지 않고, 디지털 카메라의 영상을 암호화할 수 있는 CMOS 이미지 센서를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디지털 카메 라의 영상을 암호화하는 CMOS 이미지 센서는 어드레스 출력부, 암호화 코드 생성부, 암호 처리부를 구비한다.

상기 어드레스 출력부는 상기 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들을 출력한다. 상기 암호화 코드 생성부는 상기 화소들의 어드레스들에 각각 대응되는 복수개의 암호화 코드들을 생성한다. 상기 암호 처리부는 암호화 모드에서 상기 화소들의 어드레스들 및 상기 암호화 코드들을 논리 연산하여 암호화 어드레스들로 출력하고, 일반 모드에서 상기 화소들의 어드레스들을 암호화 어드레스들로 출력한다.

바람직하기로는, 상기 암호 처리부는 암호화 모드에서, 상기 화소들의 어드레스들 및 상기 화소들의 어드레스들에 각각 대응되는 상기 암호화 코드들을 배타적 논리합(XOR) 연산하여 상기 암호화 어드레스들로 출력한다.

바람직하기로는, 상기 암호 처리부는 일반 모드에서, 상기 화소들의 어드레스들 및 0의 값을 배타적 논리합(XOR) 연산하여 상기 화소들의 어드레스들을 상기 암호화 어드레스들로 출력한다.

바람직하기로는, 본 발명의 일 실시예에 따른 CMOS 이미지 센서는 상기 암호화 어드레스들을 디코딩하여 출력하는 디코더를 더 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서는 어드레스 출력부, 암호화 코드 생성부, 암호화 코드 선택부, 암호 처리부를 구비한다.

상기 어드레스 출력부는 상기 디지털 카메라가 촬영한 영상을 구성하는 화소 들의 어드레스들을 출력한다. 상기 암호화 코드 생성부는 상기 화소들의 어드레스들에 각각 대응되는 제1 암호화 코드들 및 제2 암호화 코드들을 생성한다. 상기 암호화 코드 선택부는 암호화 모드에서, 상기 화소들의 어드레스들 각각에 대하여, 대응되는 제2 암호화 코드에 응답하여, 대응되는 제1 암호화 코드 또는 상기 어드레스의 인접 어드레스 중에서 하나를 선택한다. 상기 암호 처리부는 암호화 모드에서 상기 화소들의 어드레스들 및 상기 암호화 코드 선택부의 출력들을 논리 연산하여 암호화 어드레스들로 출력하고, 일반 모드에서 상기 화소들의 어드레스들을 암호화 어드레스들로 출력한다.

바람직하기로는, 상기 암호화 코드 선택부는 제1 암호화 코드 활성화 수단, 인접 어드레스 활성화 수단 및 서브 암호화 코드 선택부를 구비한다.

상기 제1 암호화 코드 활성화 수단은 제2 암호화 코드들에 응답하여 제1 암호화 코드들을 활성화시킨다. 상기 인접 어드레스 활성화 수단은 제1 암호화 코드들에 응답하여 상기 화소들의 어드레스들 각각의 인접 어드레스들을 활성화시킨다. 상기 서브 암호화 코드 선택부는 상기 제1 암호화 코드 활성화 수단의 출력신호들 및 상기 인접 어드레스 활성화 수단의 출력신호들 중에서, 활성화된 신호들을 선택하여 출력한다.

바람직하기로는, 상기 제1 암호화 코드 활성화 수단은 반전된 상기 제2 암호화 코드들에 응답하여 상기 제1 암호화 코드들을 활성화시키고, 상기 인접 어드레스 활성화 수단은 상기 제2 암호화 코드들에 응답하여 상기 화소들의 어드레스들 각각의 인접 어드레스들을 활성화시킨다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일 실시예에 따른 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서의 블록도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)는 어드레스 출력부(210), 암호화 코드 생성부(220), 암호 처리부(230), 디코더(240) 및 영상 출력부(270)를 구비한다.

어드레스 출력부(210)는 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들(A1~An)을 출력한다.

암호화 코드 생성부(220)는 화소들의 어드레스들(A1~An)에 각각 대응되는 복수개의 암호화 코드들(B1~Bn)을 생성한다. 복수개의 암호화 코드들(B1~Bn)은 각각 0 또는 1 중에서 임의의 값을 갖도록 생성된다.

암호 처리부(230)는 복수개의 낸드 게이트들(N1~Nn), 복수개의 인버터들(I1~In) 및 복수개의 배타적 논리합 게이트들(X1~Xn)을 구비한다.

복수개의 낸드 게이트들(N1~Nn)은 암호화 모드 활성화 신호(CryEn) 및 암호화 코드들(B1~Bn)을 각각 낸드 연산하여 출력한다. 복수개의 인버터들(I1~In)은 낸 드 게이트들(N1~Nn)의 출력을 반전시켜 출력한다. 복수개의 배타적 논리합 게이트들(X1~Xn)은 인버터들(I1~In)의 출력 및 화소들의 어드레스들(A1~An)을 배타적 논리합 연산하여 암호화 어드레스들(S1~Sn)로 출력한다.

디코더(240)는 암호화 어드레스들(S1~Sn)을 디코딩하여 영상 출력부(270)로 출력한다. 영상 출력부(270)는 디코딩한 순서에 따라 암호화 어드레스(S1~Sn)에 대응되는 화소들의 영상 정보를 이미지 시그널 프로세서(260)로 출력한다.

이하에서 도 2를 참조하여, 본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)의 동작이 자세히 설명된다.

이하에서는 설명의 편의를 위하여 화소들의 어드레스들(A1~An)의 {A1, A2, An-1, An}이 {1, 0, 1, 0}의 값을 갖고, 암호화 코드들(B1~Bn)의 {B1, B2, Bn-1, Bn}이 {0, 1, 1, 0}의 값을 갖는 것으로 가정하고 본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)의 동작을 설명한다. 그러나, 화소들의 어드레스들(A1~An) 및 암호화 코드들(B1~Bn)은 다른 값을 가질 수도 있다.

본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)는 암호화 모드 활성화 신호(CryEn)가 1인 경우 암호화 모드로 동작하고, 암호화 모드 활성화 신호(CryEn)가 0인 경우, 일반 모드로 동작한다. 암호화 모드는 화소들의 어드레스들(A1~An)을 암호화 하여 출력하는 모드이고, 일반 모드는 화소들의 어드레스들(A1~An)을 암호화하지 않고 그대로 출력하는 모드이다.

먼저, 암호화 모드에서 본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)의 동작이 설명된다.

암호화 모드에서는 암호화 모드 활성화 신호(CryEn)가 1이므로, 낸드 게이트들(N1~Nn)은 암호화 코드들(B1~Bn)을 각각 반전시켜 출력한다. 그러므로, 낸드 게이트들(N1~Nn)의 출력은 {1, 0, 0, 1}이 된다.

인버터들(I1~In)은 낸드 게이트들(N1~Nn)의 출력을 각각 반전시켜 출력하므로, 인버터들(I1~In)의 출력은 {0, 1, 1, 0}이 된다.

배타적 논리합 게이트들(X1~Xn)은 인버터들(I1~In)의 출력 {0, 1, 1, 0} 및 화소들의 어드레스들(A1~An) {1, 0, 1, 0}을 배타적 논리합 연산하여 암호화 어드레스들(S1~Sn) {1, 1, 0, 0}을 출력한다.

다음으로, 일반 모드에서 본 발명의 일 실시예에 따른 CMOS 이미지 센서(200)의 동작을 살펴본다.

일반 모드에서는 암호화 모드 활성화 신호(CryEn)가 0이므로, 낸드 게이트들(N1~Nn)은 암호화 코드들(B1~Bn)의 값에 관계없이 무조건 1을 출력한다. 그러므로, 낸드 게이트들(N1~Nn)의 출력은 {1, 1, 1, 1}이 된다.

인버터들(I1~In)은 낸드 게이트들(N1~Nn)의 출력을 각각 반전시켜 출력하므로, 인버터들(I1~In)의 출력은 {0, 0, 0, 0}이 된다.

배타적 논리합 게이트들(X1~Xn)은 인버터들(I1~In)의 출력 {0, 0, 0, 0} 및 화소들의 어드레스들(A1~An) {1, 0, 1, 0}을 배타적 논리합 연산하여 출력하므로, 암호화 어드레스들(S1~Sn)은 {1, 0, 1, 0}이 된다. 결국, 일반 모드에서의 암호화 어드레스들(S1~Sn)은 화소들의 어드레스들(A1~An)과 같은 값을 갖는다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 CMOS 이미지 센서(300)는 어드레스 출력부(210), 암호화 코드 생성부(320), 암호화 코드 선택부(350), 암호 처리부(330) 및 디코더(240)를 구비한다.

암호화 코드 생성부(320)는 화소들의 어드레스들(A1~An)에 각각 대응되는 제1 암호화 코드들(B1~Bn) 및 제2 암호화 코드들(C1~Cn)을 생성한다. 제1 암호화 코드들(B1~Bn) 및 제2 암호화 코드들(C1~Cn)은 각각 0 또는 1 중에서 임의의 값을 갖도록 생성된다.

도 4를 참조하면, 암호화 코드 선택부(350)는 제1 암호화 코드 활성화 수단(352), 인접 어드레스 활성화 수단(354) 및 서브 암호화 코드 선택부(356)를 구비한다.

제1 암호화 코드 활성화 수단(352)은 복수개의 인버터들(IA1~IAn) 및 복수개의 낸드 게이트들(NA1~NAn)을 구비한다. 인접 어드레스 활성화 수단(354)은 복수개 의 낸드 게이트들(NB1~NBn-1)을 구비한다. 서브 암호화 코드 선택부(356)는 복수개의 낸드 게이트들(NC1~NCn-1)을 구비한다.

도 5는 도 3의 암호 처리부를 상세히 나타내는 도면이다.

도 5를 참조하면, 암호 처리부(330)는 복수개의 낸드 게이트들(N1~Nn), 복수개의 인버터들(I1~In) 및 복수개의 배타적 논리합 게이트들(X1~Xn)을 구비한다.

이하에서 도 3 내지 도 5를 참조하여, 본 발명의 다른 실시예에 따른 CMOS 이미지 센서(300)의 동작이 자세히 설명된다.

이하에서는 설명의 편의를 위하여 화소들의 어드레스들(A1~An) 중에서 4개의 어드레스(A1,A2,An-1,An)만을 이용하여 본 발명의 다른 실시예에 따른 CMOS 이미지 센서(300)의 동작을 설명한다.

또한, 화소들의 어드레스들(A1~An)의 {A1,A2,An-1,An}이 {1, 0, 0, 1}의 값을 갖고, 제1 암호화 코드들(B1~Bn)의 {B1,B2,Bn-1,Bn}이 {0, 1, 0, 1}의 값을 갖고, 제2 암호화 코드들(C1~Cn)의 {C1,C2,Cn-1,Cn}이 {0, 0, 1, 1}의 값을 갖는 것으로 가정하고 본 발명의 다른 실시예에 따른 CMOS 이미지 센서(300)의 동작을 설명한다. 그러나, 상기 어드레스들 및 암호화 코드들은 다른 값을 가질 수도 있다.

어드레스 출력부(210)는 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들(A1,A2,An-1,An) {1, 0, 0, 1}을 출력한다.

암호화 코드 생성부(320)는 화소들의 어드레스들(A1,A2,An-1,An)에 각각 대응되는 제1 암호화 코드들(B1,B2,Bn-1,Bn) {0, 1, 0, 1} 및 제2 암호화 코드들(C1,C2,Cn-1,Cn) {0, 0, 1, 1}을 생성한다.

제1 암호화 코드 활성화 수단(352)은 제2 암호화 코드들(C1,C2,Cn-1,Cn)에 응답하여 제1 암호화 코드들(B1,B2,Bn-1,Bn)을 활성화시킨다.

도 4를 참조하여 좀 더 자세히 설명하면, 제1 암호화 코드 활성화 수단(352)의 낸드 게이트들(NA1, NA2, NAn-1, NAn)은 제2 암호화 코드들(C1,C2,Cn-1,Cn) {0, 0, 1, 1}을 반전시킨 신호 {1, 1, 0, 0} 및 제1 암호화 코드들(B1,B2,Bn-1,Bn) {0, 1, 0, 1}을 낸드 연산하여, 제1 암호화 코드 활성화 수단(352)의 출력신호(D1,D2,Dn-1,Dn)로 {1, 0, 1, 1}을 출력한다.

즉, 제2 암호화 코드(C1, C2)가 0인 경우, 낸드 게이트들(NA1, NA2)은 대응되는 제1 암호화 코드 (B1, B2) 값을 반전시켜 제1 암호화 코드 활성화 수단(352)의 출력신호(D1, D2)로 출력한다.

반면에, 제2 암호화 코드(Cn-1, Cn)가 1인 경우, 낸드 게이트들(NAn-1, NAn)은 대응되는 제1 암호화 코드(Bn-1, Bn)값에 관계없이 1의 값을 제1 암호화 코드 활성화 수단(352)의 출력신호(Dn-1, Dn)로 출력한다.

결국, 제2 암호화 코드(C1, C2)가 0인 경우 제1 암호화 코드 (B1, B2)는 활성화되어 출력되고, 제2 암호화 코드(Cn-1, Cn)가 1인 경우 제1 암호화 코드 (B1, B2)는 비활성화되어 출력되지 않는다.

인접 어드레스 활성화 수단(354)은 제2 암호화 코드들(C1,Cn-1)에 응답하여 화소들의 어드레스들(A1,An-1) 각각에 대응되는 인접 어드레스들(A2,An)을 활성화시킨다. 여기에서는 화소의 어드레스의 다음 어드레스를 인접 어드레스라고 가정하고 인접 어드레스 활성화 수단(354)의 동작을 설명한다. 즉, A1의 인접 어드레스는 A2이고, An-1의 인접 어드레스는 An이라고 가정한다.

도 4를 참조하여 좀 더 자세히 설명하면, 인접 어드레스 활성화 수단(354)의 낸드 게이트들(NB1, NBn-1)은 제2 암호화 코드들(C1,Cn-1) {0, 1} 및 인접 어드레스들(A2,An) {0, 1}을 낸드 연산하여, 인접 어드레스 활성화 수단(354)의 출력신호(E1,En-1)로 {1, 0}을 출력한다.

즉, 제2 암호화 코드(Cn-1)가 1인 경우, 낸드 게이트들(NAn-1)은 제2 암호화 코드(Cn-1)에 대응되는 화소의 어드레스(An) 값을 반전시켜 인접 어드레스 활성화 수단(354)의 출력신호(En-1)로 출력한다.

반면에, 제2 암호화 코드(C1)가 0인 경우, 낸드 게이트들(NA1)은 제2 암호화 코드(C1) 대응되는 화소의 어드레스(A2)값에 관계없이 1의 값을 인접 어드레스 활성화 수단(354)의 출력신호(E1)로 출력한다.

결국, 제2 암호화 코드(Cn-1)가 1인 경우 대응되는 화소의 어드레스(An)는 활성화되어 출력되고, 제2 암호화 코드(C1)가 0인 경우 대응되는 화소의 어드레스(A2)는 비활성화되어 출력되지 않는다.

단, 마지막 화소의 어드레스(An)에 대응되는 인접 어드레스는 없으므로, 인접 어드레스 활성화 수단(354)의 마지막 출력신호(En)는 마지막 제2 암호화 코드(Cn) {1}를 그대로 출력한다.

제1 암호화 코드 활성화 수단(352)은 반전된 제2 암호화 코드들(C1~Cn)에 응답하여 제1 암호화 코드들(B1~Bn)을 활성화시키고,

인접 어드레스 활성화 수단(354)은 제2 암호화 코드들(C1~Cn)에 응답하여 화 소들의 어드레스들(A1~An-1) 각각의 인접 어드레스들(A2~An)을 활성화시킨다.

즉, 제1 암호화 코드 활성화 수단(352) 및 인접 어드레스 활성화 수단(354)은 서로 상보적인 입력에 응답하여 제1 암호화 코드들(B1~Bn) 및 인접 어드레스들(A2~An)을 활성화시킨다.

따라서, 암호화 코드 선택부(350)는 동일한 화소의 어드레스에 대응되는 제1 암호화 코드 및 인접 어드레스 중에서 하나만을 활성화시킨다.

서브 암호화 코드 선택부(356)는 제1 암호화 코드 활성화 수단의 출력신호들(D1,Dn-1,Dn) 및 인접 어드레스 활성화 수단의 출력신호들(E1,En-1,En) 중에서, 활성화된 신호를 선택하여 출력한다.

도 4를 참조하여 좀 더 자세히 설명하면, 서브 암호화 코드 선택부(356)의 낸드 게이트들(NC1, NCn-1, NCn)은 제1 암호화 코드 활성화 수단(352)의 출력신호들(D1,Dn-1,Dn) {1, 1, 1} 및 인접 어드레스 활성화 수단(354)의 출력신호들(E1,En-1,En) {1, 0, 1}을 낸드 연산하여, 서브 암호화 코드 선택부(356)의 출력신호(F1,Fn-1,Fn)로 {0, 1, 0}을 출력한다.

도 5를 참조하면, 암호 처리부(350)는 암호화 모드에서 화소들의 어드레스들(A1,An-1,An) 및 암호화 코드 선택부(350)의 출력들(F1,Fn-1,Fn)을 논리 연산하여 암호화 어드레스들(S1,Sn-1,Sn)로 출력하고, 일반 모드에서 화소들의 어드레스들(A1,An-1,An)을 그대로 암호화 어드레스들(S1,Sn-1,Sn)로 출력한다.

도 5를 참조하여 좀 더 자세히 설명하면, 암호화 모드에서는 암호화 모드 활성화 신호(CryEn)가 1이므로, 암호 처리부(350)의 낸드 게이트들(N1, Nn-1, Nn)은 암호화 코드 선택부(350)의 출력들(F1,Fn-1,Fn)을 각각 반전시켜 출력한다. 그러므로, 낸드 게이트들(N1, Nn-1, Nn)의 출력은 {1, 0, 1}이 된다.

인버터들(I1, In-1, In)은 낸드 게이트들(N1, Nn-1, Nn)의 출력을 각각 반전시켜 출력하므로, 인버터들(I1, In-1, In)의 출력은 {0, 1, 0}이 된다.

배타적 논리합 게이트들(X1, Xn-1, Xn)은 인버터들(I1, In-1, In)의 출력 {0, 1, 0} 및 화소들의 어드레스들(A1,An-1,An) {1, 0, 1}을 배타적 논리합 연산하여 암호화 어드레스들(S1,Sn-1,Sn) {1, 1, 1}을 출력한다.

다음으로, 본 발명의 다른 실시예에 따른 CMOS 이미지 센서(300)의 일반 모드에서의 동작은 발명의 실시예에 따른 CMOS 이미지 센서(200)의 일반 모드에서의 동작과 유사하다. 즉, 일반 모드에서는 화소들의 어드레스들(A1~An)이 암호화 어드레스들(S1~Sn)로 그대로 출력된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 CMOS 이미지 센서는 별도의 메모리를 구비 하지 않고, 디지털 카메라의 영상을 암호화할 수 있는 장점이 있다. 특히, 본 발명의 다른 실시예에 따른 CMOS 이미지 센서는 인접 어드레스 정보도 사용하여 영상을 암호화함으로써, 해독이 어려운 암호를 생성할 수 있는 장점이 있다.

Claims

디지털 카메라의 CMOS 이미지 센서에 있어서,

상기 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들을 출력하는 어드레스 출력부;

상기 화소들의 어드레스들에 각각 대응되는 복수개의 암호화 코드들을 생성하는 암호화 코드 생성부;

암호화 모드에서 상기 화소들의 어드레스들 및 상기 암호화 코드들을 논리 연산하여 암호화 어드레스들로 출력하고, 일반 모드에서 상기 화소들의 어드레스들을 암호화 어드레스들로 출력하는 암호 처리부를 구비하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제1항에 있어서, 상기 암호 처리부는,

암호화 모드에서, 상기 화소들의 어드레스들 및 상기 화소들의 어드레스들에 각각 대응되는 상기 암호화 코드들을 배타적 논리합(XOR) 연산하여 상기 암호화 어드레스들로 출력하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제2항에 있어서, 상기 암호 처리부는,

일반 모드에서, 상기 화소들의 어드레스들 및 0의 값을 배타적 논리합(XOR) 연산하여 상기 화소들의 어드레스들을 그대로 상기 암호화 어드레스들로 출력하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제1항에 있어서,

상기 암호화 어드레스들을 디코딩하여 출력하는 디코더를 더 구비하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
디지털 카메라의 CMOS 이미지 센서에 있어서,

상기 디지털 카메라가 촬영한 영상을 구성하는 화소들의 어드레스들을 출력하는 어드레스 출력부;

상기 화소들의 어드레스들에 각각 대응되는 제1 암호화 코드들 및 제2 암호화 코드들을 생성하는 암호화 코드 생성부;

상기 화소들의 어드레스들 각각에 대응되는 제2 암호화 코드에 응답하여, 상기 화소들의 어드레스들 각각에 대응되는 제1 암호화 코드 또는 상기 화소의 어드레스의 인접 어드레스 중에서 하나를 선택하는 암호화 코드 선택부;

암호화 모드에서 상기 화소들의 어드레스들 및 상기 암호화 코드 선택부의 출력들을 논리 연산하여 암호화 어드레스들로 출력하고, 일반 모드에서 상기 화소들의 어드레스들을 암호화 어드레스들로 출력하는 암호 처리부를 구비하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제5항에 있어서, 상기 암호화 코드 선택부는,

상기 제2 암호화 코드들에 응답하여 상기 제1 암호화 코드들을 활성화시키는 제1 암호화 코드 활성화 수단;

상기 제2 암호화 코드들에 응답하여 상기 인접 어드레스들을 활성화시키는 인접 어드레스 활성화 수단; 및

상기 제1 암호화 코드 활성화 수단의 출력신호들 및 상기 인접 어드레스 활성화 수단의 출력신호들 중에서, 활성화된 신호들을 선택하여 출력하는 서브 암호화 코드 선택부를 구비하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제6항에 있어서, 상기 제1 암호화 코드 활성화 수단은,

반전된 상기 제2 암호화 코드들에 응답하여 상기 제1 암호화 코드들을 활성화시키고,

상기 인접 어드레스 활성화 수단은, 상기 제2 암호화 코드들에 응답하여 상기 인접 어드레스들을 활성화시키는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제5항에 있어서, 상기 암호 처리부는,

암호화 모드에서, 상기 화소들의 어드레스들 및 상기 화소들의 어드레스들에 각각 대응되는 상기 암호화 코드 선택부의 출력들을 배타적 논리합(XOR) 연산하여 상기 암호화 어드레스들로 출력하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제8항에 있어서, 상기 암호 처리부는,

일반 모드에서, 상기 화소들의 어드레스들 및 0의 값을 배타적 논리합(XOR) 연산하여 상기 화소들의 어드레스들을 상기 암호화 어드레스들로 출력하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.
제5항에 있어서,

상기 암호화 어드레스들을 디코딩하여 출력하는 디코더를 더 구비하는 것을 특징으로 하는 디지털 카메라의 영상을 암호화하는 CMOS 이미지 센서.