KR20070015253A - Memory device and method for manufacturing the same - Google Patents

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KR20070015253A KR1020050069941A KR20050069941A KR20070015253A KR 20070015253 A KR20070015253 A KR 20070015253A KR 1020050069941 A KR1020050069941 A KR 1020050069941A KR 20050069941 A KR20050069941 A KR 20050069941A KR 20070015253 A KR20070015253 A KR 20070015253A
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이규철
김동욱
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학교법인 포항공과대학교
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Abstract

A semiconductor memory device is provided to embody a capacitor with high capacitance in a high-integrated semiconductor memory device by using a nano rod in a capacitor having a three-dimensional structure with a high aspect ratio hard to be fabricated by a conventional photolithography process such that the nano rod is selectively grown on a conductive plug. A conductive plug(116) is vertically connected to a source region(108) or a drain region(107) of a transistor through an interlayer dielectric(110,114) of a semiconductor substrate(100). A nano rod(118) is vertically connected to the upper part of the conductive plug, made of an insulator, a semiconductor or a metal. The nano rod has a diameter of 1~100 nanometers and an aspect ratio of 5~1000. A pattern(120) is formed on the upper surface of the nano rod. A dielectric layer(124) is formed on the lateral surface of the nano rod and the upper surface of the pattern. A plate node electrode(126) is formed on the dielectric layer.

Description

반도체 메모리 소자 및 그 제조 방법{Memory device and method for manufacturing the same} Semiconductor memory device and method for manufacturing same

도 1은 종래 기술에 의한 반도체 메모리 소자의 구조를 나타낸 수직 단면도,1 is a vertical sectional view showing the structure of a semiconductor memory device according to the prior art;

도 2는 본 발명에 따른 반도체 메모리 소자의 구조를 나타낸 수직 단면도,2 is a vertical sectional view showing a structure of a semiconductor memory device according to the present invention;

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 공정을 순차적으로 나타낸 공정 순서도.3A to 3G are flowcharts sequentially illustrating a manufacturing process of a semiconductor memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 산화막 106: 게이트 전극104: gate oxide film 106: gate electrode

107 : 드레인 영역 108 : 소오스 영역107: drain region 108: source region

110, 114 : 층간 절연막 116 : 전도성 플러그110, 114: interlayer insulating film 116: conductive plug

118 : 나노 막대 120 : 패턴118: nano bar 120: pattern

122 : 스토리지노드 전극 124 : 유전체막122: storage node electrode 124: dielectric film

126 : 플레이트노드 전극126: plate node electrode

본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 높은 정전 용량의 커패시터를 구현할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the same, which can implement a capacitor having a high capacitance.

DRAM(Dynamic Random Access Memory)이나 FRAM(Ferroelectric Random Access Memory) 등의 반도체 메모리 소자는 정보를 기억시키거나 기억된 정보를 읽어내기 위하여 예를 들어, 1개의 트랜지스터 및 1개의 커패시터를 포함한다. BACKGROUND OF THE INVENTION Semiconductor memory devices such as DRAM (Dynamic Random Access Memory) and FRAM (Ferroelectric Random Access Memory) include, for example, one transistor and one capacitor for storing information or reading stored information.

반도체 메모리 소자에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node) 전극, 유전체막 및 플레이트노드(plate node) 전극으로 구성되는데, 반도체 메모리 소자의 고집적화에 따라 커패시터의 면적또한 급격하게 축소하고 있기 때문에 단위 면적에 확보되는 정전 용량을 더욱 증가시켜야만 한다.The basic structure of a capacitor used in a semiconductor memory device is composed of a storage node electrode, a dielectric film, and a plate node electrode. As the area of the capacitor is rapidly decreasing due to the high integration of the semiconductor memory device, The capacitance secured in the unit area must be further increased.

반도체 메모리 소자내 커패시터에서 보다 큰 정전 용량을 얻기 위해서 얇은 유전체막 두께를 확보하거나, 3차원 커패시터 구조를 통해서 유효 면적을 증가하거나, 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 조건이 만족되어야만 한다. 그 중에서도, 스토리지노드 전극의 단면적을 증가시켜 높은 정전 용량을 확보하기 위한 3차원 구조는 스택(stack), 트렌치(trench), 실린더(cylinder), 핀(fin), 스택실린더(stack cylinder) 등 다양하다.In order to obtain a larger capacitance in a capacitor in a semiconductor memory device, a condition such as securing a thin dielectric film thickness, increasing an effective area through a three-dimensional capacitor structure, or forming a dielectric film using a high dielectric constant material must be satisfied. do. Among them, the three-dimensional structure for increasing the cross-sectional area of the storage node electrode to secure high capacitance is various such as stack, trench, cylinder, fin, stack cylinder, etc. Do.

도 1은 종래 기술에 의한 반도체 메모리 소자의 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 기술에 의한 반도체 메모리 소자로서, DRAM은 다음 과 같은 구조를 갖는다. 1 is a vertical cross-sectional view showing the structure of a semiconductor memory device according to the prior art. Referring to FIG. 1, as a semiconductor memory device according to the prior art, a DRAM has a structure as follows.

종래 반도체 메모리 소자의 트랜지스터는, 반도체 기판(10)의 소자 분리막(12) 사이의 활성 영역 상부에 형성된 게이트 산화막(14) 및 게이트 전극(16)과, 게이트 전극(16) 사이에 드러난 기판 사이에 n형 또는 p형 불순물 도펀트가 주입된 소오스/드레인 영역(17, 18)을 포함한다. 그리고 상기와 같은 트랜지스터가 형성된 반도체 기판 구조물을 덮도록 적어도 층간 절연막(20, 24)이 형성되며, 층간 절연막(20, 24)의 콘택홀을 통해 소오스 영역(18) 또는 드레인 영역(17)에 접촉된 전도성 플러그(26)가 형성된다.A transistor of a conventional semiconductor memory device is formed between a gate oxide film 14 and a gate electrode 16 formed over an active region between the device isolation films 12 of a semiconductor substrate 10 and a substrate exposed between the gate electrode 16. Source / drain regions 17 and 18 implanted with n-type or p-type impurity dopants are included. At least the interlayer insulating films 20 and 24 are formed to cover the semiconductor substrate structure on which the transistors are formed, and contact the source region 18 or the drain region 17 through the contact holes of the interlayer insulating layers 20 and 24. Conductive plug 26 is formed.

종래 반도체 메모리 소자의 커패시터는, 층간 절연막(20, 24)의 전도성 플러그(26)에 수직으로 연결되며 실린더 등의 3차원 구조를 갖는 스토리지노드 전극(30)과, 스토리지노드 전극(30)의 상부에 순차적으로 적층된 유전체막(32) 및 플레이트노드 전극(34)을 포함한다. 그리고 층간 절연막(24) 상부와 스터리지노드 전극(30) 사이에는 다른 층간 절연막(28)이 채워져 있다.The capacitor of the conventional semiconductor memory device is connected to the conductive plugs 26 of the interlayer insulating films 20 and 24 and is connected to the storage node electrode 30 having a three-dimensional structure, such as a cylinder, and an upper portion of the storage node electrode 30. A dielectric film 32 and a plate node electrode 34 sequentially stacked on the substrate. Another interlayer insulating film 28 is filled between the interlayer insulating film 24 and the storage node electrode 30.

한편, 고집적화 반도체 메모리 소자에서, 높은 정전 용량의 커패시터를 구현하기 위해서는 직경이 대략 80㎚ 미만이며 에스팩트 비율(aspect ratio)이 약 50∼100에 이르는 3차원 구조의 커패시터 스토리지노드 전극 제조 공정이 요구된다. 예를 들어, 실린더 구조의 스토리지노드 전극 제조 공정은 층간 절연막(24) 상부에 다른 층간 절연막(28)을 형성하고 사진 및 식각 공정으로 층간 절연막(28)을 식각해서 실린더 등의 3차원 구조의 스토리지노드 전극을 위해 높은 에스팩트 비율을 갖는 개구부를 형성하고 개구부에 전도성 물질로서, 도프트 폴리실리콘 또는 금속 을 증착하고 이를 패터닝하여 형성한다.Meanwhile, in the highly integrated semiconductor memory device, a three-dimensional capacitor storage node electrode manufacturing process having a diameter of less than about 80 nm and an aspect ratio of about 50 to 100 is required to realize a high capacitance capacitor. do. For example, in the manufacturing process of a storage node electrode having a cylinder structure, another interlayer insulating film 28 is formed on the interlayer insulating film 24, and the interlayer insulating film 28 is etched by a photo and etching process to store a three-dimensional structure such as a cylinder. An opening with a high aspect ratio is formed for the node electrode and formed by depositing and patterning doped polysilicon or metal as a conductive material in the opening.

그런데, 종래 높은 에스팩트 비율을 갖는 스토리지노드 전극용 개구부를 형성하는데 필요한 사진 및 식각 공정의 어려움이 있기 때문에 커패시터의 높이를 높이는데 한계가 있어 고집적 반도체 메모리 소자에서 높은 정전 용량을 확보하는데 한계가 있었다. 게다가, 3차원 구조의 커패시터 구조물의 경우 기계적 안정성이 현저하게 저하되기 때문에 후속 세정 공정 등에서 구조물에 가해지는 기계적 응력을 지탱할 수 없어 높은 정전 용량을 요구하는 반도체 메모리 소자의 제조 수율을 저하시키는 원인으로 작용한다.However, there is a limitation in raising the height of the capacitor because there is a difficulty in the photo and etching process required to form the opening for the storage node electrode having a high aspect ratio in the past, there was a limit in securing high capacitance in the highly integrated semiconductor memory device. . In addition, since the mechanical stability of the three-dimensional capacitor structure is remarkably degraded, it cannot support the mechanical stress applied to the structure in a subsequent cleaning process, thereby causing a decrease in the manufacturing yield of semiconductor memory devices requiring high capacitance. do.

　　　

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 높은 에스팩트 비율의 나노 막대를 구비한 3차원 구조의 커패시터를 제작함으로써 고집적 반도체 메모리 소자의 높은 정전 용량을 확보할 수 있는 반도체 메모리 소자를 제공하는데 있다.An object of the present invention is to solve the problems of the prior art, a semiconductor memory capable of securing a high capacitance of a highly integrated semiconductor memory device by manufacturing a three-dimensional capacitor having a nano bar having a high aspect ratio It is to provide an element.

본 발명의 다른 목적은 전도성 플러그 상부에 높은 에스팩트 비율을 갖는 나노 막대를 선택적으로 성장시켜 3차원 구조의 커패시터를 형성함으로써 고집적 반도체 메모리 소자의 높은 정전 용량 확보할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to fabricate a semiconductor memory device capable of securing high capacitance of a highly integrated semiconductor memory device by selectively growing a nano bar having a high aspect ratio on the conductive plug to form a three-dimensional capacitor. To provide.

　　　

상기 목적을 달성하기 위하여 본 발명은, 반도체 메모리 소자의 커패시터에 있어서, 반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그와, 전도성 플러그 상부에 수직으로 연결된 나노 막대와, 나노 막대 상부면에 형성된 패턴과, 나노 막대 측면 및 패턴 상부면에 형성된 유전체막과, 유전체막 상부에 형성된 플레이트노드 전극을 포함한다.In order to achieve the above object, the present invention provides a capacitor of a semiconductor memory device, comprising: a conductive plug vertically connected to a source or drain region of a transistor through an interlayer insulating film of a semiconductor substrate, a nano bar vertically connected to an upper portion of the conductive plug; A pattern formed on the upper surface of the nano-rods, a dielectric film formed on the side and the upper surface of the nano-rods, and a plate node electrode formed on the dielectric film.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 메모리 소자의 커패시터 제조 방법에 있어서, 반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그를 형성하는 단계와, 전도성 플러그 상부에 수직으로 연결된 나노 막대를 형성하는 단계와, 나노 막대 상부에 유전체막을 형성하는 단계와, 유전체막 상부에 플레이트노드 전극을 형성하는 단계를 포함한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor memory device, the method including: forming a conductive plug vertically connected to a source or drain region of a transistor through an interlayer insulating film of a semiconductor substrate; Forming a vertically connected nanorod, forming a dielectric film over the nanorod, and forming a plate node electrode over the dielectric film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 소자의 구조를 나타낸 수직 단면도이다. 이를 참조하면, 본 발명에 따른 반도체 메모리 소자의 예로서, DRAM은 반도체 메모리 소자의 트랜지스터와, 나노 막대(118)를 갖는 커패시터를 구비한다.2 is a vertical cross-sectional view showing the structure of a semiconductor memory device according to the present invention. Referring to this, as an example of a semiconductor memory device according to the present invention, a DRAM includes a transistor of a semiconductor memory device and a capacitor having nano bars 118.

본 발명의 트랜지스터는, 반도체 기판(100)의 소자 분리막(102) 사이의 활성 영역 상부에 형성된 게이트 산화막(104) 및 게이트 전극(106)과, 게이트 전극(106) 사이에 드러난 기판 사이에 n형 또는 p형 불순물 도펀트가 주입된 소오스/드레인 영역(107, 108)을 포함한다. 그리고 상기와 같은 트랜지스터가 형성된 반도체 기판 구조물을 덮도록 적어도 층간 절연막(110, 114)이 형성되어 있으며, 층간 절연막(110, 114)의 콘택홀을 통해 소오스 영역(108) 또는 드레인 영역(107)에 수직으로 접촉된 전도성 플러그(116)가 형성되어 있다.The transistor of the present invention is an n-type transistor between the gate oxide film 104 and the gate electrode 106 formed over the active region between the device isolation films 102 of the semiconductor substrate 100 and the substrate exposed between the gate electrode 106. Or source / drain regions 107 and 108 into which the p-type impurity dopant is implanted. At least the interlayer insulating layers 110 and 114 are formed to cover the semiconductor substrate structure on which the transistors are formed, and are formed in the source region 108 or the drain region 107 through the contact holes of the interlayer insulating layers 110 and 114. Conductive plugs 116 are formed in vertical contact.

본 발명에 따른 반도체 메모리 소자의 커패시터는, 층간 절연막(110, 114)의 전도성 플러그(116)에 수직으로 연결된 나노 막대(118)와, 나노 막대(118) 상측면에 형성된 유전체막(124)과, 유전체막(124) 상부에 형성된 플레이트노드 전극(126)을 포함한다.The capacitor of the semiconductor memory device according to the present invention includes a nanorod 118 vertically connected to the conductive plugs 116 of the interlayer insulating layers 110 and 114, a dielectric film 124 formed on an upper surface of the nanorod 118, and And a plate node electrode 126 formed on the dielectric film 124.

여기서, 나노 막대(118)는 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖는다. 나노 막대(118)는 반도체 또는 금속으로 형성되는데, 이들 물질이 각각 단층으로 이루어지거나, 이들 물질이 적어도 두 층이상 적층된 다층으로 이루어진다. 이때, 나노 막대(118)의 반도체는 ZnO, In2O3, Si, Ge, GaAs, GaN, CdS 등의 반도체 물질로 형성된다. 게다가 나노 막대(118)의 금속은 티타늄 나트라이드(TiN), 백금(Pt), 텅스텐(W), 루세늄(Ru) 등으로 이루어진다.Here, the nanorods 118 have a diameter size of 1 nm to 100 nm and an aspect ratio of 5 to 1000. The nanorods 118 are formed of a semiconductor or a metal, each of which is formed of a single layer, or a plurality of materials in which at least two layers are stacked. In this case, the semiconductor of the nanorod 118 is formed of a semiconductor material such as ZnO, In 2 O 3 , Si, Ge, GaAs, GaN, CdS. In addition, the metal of the nanorod 118 is made of titanium nitride (TiN), platinum (Pt), tungsten (W), ruthenium (Ru) and the like.

본 발명의 커패시터는 나노 막대(118) 상부면에 형성된 촉매 패턴(120)을 구비하며 0.1㎚∼ 50㎚ 두께를 갖으며 금속으로 이루어진다.The capacitor of the present invention includes a catalyst pattern 120 formed on the top surface of the nanorod 118 and has a thickness of 0.1 nm to 50 nm and is made of metal.

본 발명의 커패시터에서 유전체막(124)은 SiO2, Al2O3, HfO2, Ta2O5, La2O3, SrTiO3, (Ba,Sr)TiO3 등의 유전체 물질로 이루어지거나, BaTiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Bi,La)4Ti3O12 등의 강유전체 물질로 이루어진다.In the capacitor of the present invention, the dielectric film 124 is made of a dielectric material such as SiO 2 , Al 2 O 3 , HfO 2 , Ta 2 O 5 , La 2 O 3 , SrTiO 3 , (Ba, Sr) TiO 3 , or It consists of ferroelectric materials, such as BaTiO 3 , Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9 , (Bi, La) 4 Ti 3 O 12 .

본 발명의 커패시터에서 플레이트노드 전극(126)은 도핑된 실리콘(Si), 티타늄 나이트라이드(TiN), 백금(Pt), 텅스텐(W), 루세늄(Ru) 등으로 이루어지고, 이들 전극 물질을 단층 또는 다층 다층으로 형성된다.In the capacitor of the present invention, the plate node electrode 126 is made of doped silicon (Si), titanium nitride (TiN), platinum (Pt), tungsten (W), ruthenium (Ru), and the like. It is formed as a single layer or multiple layers.

한편, 본 발명은 커패시터의 나노 막대(118)를 MgO, TiO2 등의 절연 물질로 형성할 수 있으며 반도체, 금속, 또는 절연 물질로 이루어진 나노 막대(118)와 유전체막(124) 사이에 도핑된 실리콘(Si), 티타늄 나이트라이드(TiN), 백금(Pt), 텅스텐(W) 등의 스토리지노드 전극(122)을 더 추가 형성할 수 있다.Meanwhile, the present invention may form the nanorod 118 of the capacitor with an insulating material such as MgO, TiO 2, and the like, and is doped between the nanorod 118 made of a semiconductor, metal, or insulating material and the dielectric film 124. Storage node electrodes 122 such as silicon (Si), titanium nitride (TiN), platinum (Pt), and tungsten (W) may be further formed.

도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은 다음과 같이 진행된다.3A to 3G are flowcharts sequentially illustrating a process of manufacturing a semiconductor memory device according to an embodiment of the present invention. Referring to these drawings, a method of manufacturing a semiconductor memory device according to an embodiment of the present invention may be described as follows. Proceed as follows.

우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)에 STI(Shallow Trench Isolation) 등의 소자 분리 공정을 실행하여 소자 분리막(102)을 형성하고, 소자 분리막(102) 사이의 활성 영역에 전도성 불순물, 예를 들어 p형 불순물을 도핑시켜 웰(미도시됨)을 형성한다. 반도체 기판(100) 상부에 게이트 산화막(104)을 형성하고 그 위에 전도성 물질, 예를 들어 도프트 폴리실리콘을 증착하고 이를 패터닝하여 게이트 전극(106)을 형성한다. 그 다음 게이트 전극(106) 사이에 드러난 기판 사이에 웰의 불순물과 반대되는 전도성 불순물, 예를 들어 n형 불순물 도펀트를 이온 주입하여 소오스/드레인 영역(107, 108)을 형성한다. 이때, 도면에 도시되지 않았지만, 게이트 전극(106) 측면에는 절연 물질로 이루어진 스페이서가 형성된다.First, as shown in FIG. 3A, an isolation layer 102, such as a shallow trench isolation (STI), is performed on the semiconductor substrate 100 to form the isolation layer 102, and the conductive region is electrically conductive between the isolation layers 102. Dopants, for example p-type impurities, are doped to form wells (not shown). A gate oxide layer 104 is formed on the semiconductor substrate 100, and a conductive material, for example, doped polysilicon is deposited on the semiconductor substrate 100 and then patterned to form the gate electrode 106. Then, the source / drain regions 107 and 108 are formed by ion implanting a conductive impurity, for example, an n-type impurity dopant, opposite the impurity of the well, between the substrate exposed between the gate electrodes 106. At this time, although not shown in the figure, a spacer made of an insulating material is formed on the side of the gate electrode 106.

그리고 게이트 전극(106), 소오스/드레인 영역(107, 108)을 갖는 트랜지스터가 형성된 반도체 기판 구조물 전면에 BPSG 등의 층간 절연막(110)을 화학적기상증착(CVD) 공정으로 증착하고, 층간 절연막(110)에 드레인 영역(107)이 오픈되는 콘택홀을 형성한 후에 전도성 물질, 예를 들어 도프트 폴리실리콘을 증착하고 이를 사진 및 식각 공정으로 패터닝하여 비트 라인(112) 및 전도성 플러그를 형성한다. Then, an interlayer insulating film 110 such as BPSG is deposited on the entire surface of the semiconductor substrate structure on which the transistor having the gate electrode 106 and the source / drain regions 107 and 108 are formed by a chemical vapor deposition (CVD) process, and the interlayer insulating film 110 is formed. After forming a contact hole in which the drain region 107 is opened, a conductive material, for example, dope polysilicon, is deposited and patterned by photolithography and etching to form the bit line 112 and the conductive plug.

그 다음 비트 라인(112)이 형성된 층간 절연막(110) 상부에 HDP 산화막 등의 층간 절연막(114)을 형성하고, 층간 절연막(110, 114)에 소오스 영역(108)이 오픈되는 콘택홀을 형성한 후에, 전도성 물질, 예를 들어 도프트 폴리실리콘을 증착한다.고, 도 3b와 같이 사진 및 식각 공정으로 전도성 물질을 패터닝하여 커패시터용 전도성 플러그(116)를 형성한다.Next, an interlayer insulating film 114 such as an HDP oxide film is formed on the interlayer insulating film 110 on which the bit lines 112 are formed, and contact holes for opening the source region 108 are formed in the interlayer insulating films 110 and 114. Thereafter, a conductive material, for example, doped polysilicon, is deposited. The conductive material is patterned by photolithography and etching processes as shown in FIG. 3B to form a conductive plug 116 for a capacitor.

계속해서 도 3c에 도시된 바와 같이, 커패시터용 전도성 플러그(116) 상부면에 촉매 패턴(120)을 형성한다. 이때, 촉매 패턴(120)은 Au, Ni, Pt 등의 금속층을 0.1㎚∼ 50㎚ 두께로 증착하고, 사진 및 식각 공정으로 1㎚∼100㎚ 직경 크기로 패터닝하여 형성한다.Subsequently, as shown in FIG. 3C, the catalyst pattern 120 is formed on the upper surface of the conductive plug 116 for the capacitor. At this time, the catalyst pattern 120 is formed by depositing a metal layer, such as Au, Ni, Pt to a thickness of 0.1nm to 50nm, and patterning to a size of 1nm ~ 100nm diameter by photo and etching process.

도 3d에 도시된 바와 같이, 전도성 플러그(116) 상부면에만 형성된 촉매 패턴(120)에 화학기상증착(CVD) 공정 또는 증기 액상(VLS : Vapor Liquid Solid) 공정을 수행하여 전도성 플러그(116) 상부면에 선택 성장된 나노 막대(118)가 형성되고, 이때 촉매 패턴(120)은 전도성 플러그(116) 상부면에서 떨어져 나와 나노 막대(118) 최상부에 위치하게 된다. 여기서, 나노 막대(118)는 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖는다. 그리고 나노 막대(118)는 절연체, 반도 체 또는 금속으로 형성되는데, 이들 물질을 단층 또는 다층으로 형성한다. 이때, 나노 막대(118)의 절연체는 MgO, TiO2 등의 절연 물질이며, 반도체는 ZnO, In2O3, Si, Ge, GaAs, GaN, CdS 등의 반도체 물질이며, 금속은 티타늄 나이트라이드(TiN), 백금(Pt), 텅스텐(W), 루세늄(Ru) 등의 금속 물질로 이루어진다. As shown in FIG. 3D, the catalyst pattern 120 formed only on the upper surface of the conductive plug 116 is subjected to a chemical vapor deposition (CVD) process or a vapor liquid solid (VLS) process to form an upper portion of the conductive plug 116. Selectively grown nanorods 118 are formed on the surface, wherein the catalyst pattern 120 is separated from the top surface of the conductive plug 116 and positioned at the top of the nanorods 118. Here, the nanorods 118 have a diameter size of 1 nm to 100 nm and an aspect ratio of 5 to 1000. And the nano bar 118 is formed of an insulator, semiconductor or metal, these materials are formed in a single layer or multiple layers. At this time, the insulator of the nano-rod 118 is an insulating material such as MgO, TiO 2 , the semiconductor is a semiconductor material such as ZnO, In 2 O 3 , Si, Ge, GaAs, GaN, CdS, the metal is titanium nitride ( It is made of a metal material such as TiN), platinum (Pt), tungsten (W) and ruthenium (Ru).

그 다음 도 3e에 도시된 바와 같이, 상기 결과물 전면에 도핑된 실리콘(Si), 티타늄 나이트라이드(TiN), 백금(Pt), 텅스텐(W) 등의 스토리지노드 전극용 전도성 물질을 증착하고 사진 및 식각 공정으로 상기 전도성 물질이 분리되도록 패터닝하여 스토리지노드 전극(122)을 형성한다. 이로 인해 스토리지노드 전극(122)은 나노 막대(118) 측면과 촉매 패턴(120) 상부면에 형성된다. 이때, 높은 에스팩트 비율을 갖는 나노 막대(118) 표면에 균일한 두께와 성분의 유전체막을 형성하기 위하여 화학기상증착(CVD) 및 물리기상증착 공정보다는 원자층 증착(ALD : Atomic Layer Deposition) 공정을 이용하는 것이 바람직하다.Then, as shown in FIG. 3E, a conductive material for a storage node electrode, such as doped silicon (Si), titanium nitride (TiN), platinum (Pt), tungsten (W), etc., is deposited on the entire surface of the resultant. The storage node electrode 122 is formed by patterning the conductive material to be separated by an etching process. As a result, the storage node electrode 122 is formed on the side of the nanorod 118 and the upper surface of the catalyst pattern 120. In this case, in order to form a dielectric film having a uniform thickness and component on the surface of the nanorod 118 having a high aspect ratio, an atomic layer deposition (ALD) process is used rather than chemical vapor deposition (CVD) and physical vapor deposition processes. It is preferable to use.

게속해서 도 3f에 도시된 바와 같이, 스토리지노드 전극(122) 상부면에 유전체막(124)을 형성한다. 유전체막(124)은 작은 면적에서도 소자 동작에 필요한 정전 용량을 확보하기 위해서 유전율이 높은 SiO2, Si3N4, Al2O3, TiO2, HfO2, Ta2O5, La2O3, SrTiO3, (Ba,Sr)TiO3 등의 유전체 물질을 단층 또는 다층으로 형성된다. 그리고 유전체막(124)은 소자에 공급되는 전원을 차단하여도 유지되는 비휘발성 메모리 소자를 구현하기 위해서 자발 분극 특성을 갖는 강유전체 물질로 형성된다. 이때, 강유전체 물질은 BaTiO3, Pb(Zr,Ti)O3 (PZT), SrBi2Ta2O9 (SBT), (Bi,La)4Ti3O12 (BLT) 등으로 이루어진다. 또한 유전체막(124)의 증착 공정은 균일한 두께와 성분의 막을 증착하기 위하여 원자층 증착 공정을 이용한다.3F, the dielectric film 124 is formed on the upper surface of the storage node electrode 122. Dielectric film 124 has a high dielectric constant SiO 2 , Si 3 N 4 , Al 2 O 3 , TiO 2 , HfO 2 , Ta 2 O 5 , La 2 O 3 And dielectric materials such as SrTiO 3 and (Ba, Sr) TiO 3 are formed in a single layer or multiple layers. In addition, the dielectric layer 124 is formed of a ferroelectric material having spontaneous polarization characteristics in order to implement a nonvolatile memory device which is maintained even when the power supplied to the device is cut off. At this time, the ferroelectric material is made of BaTiO 3 , Pb (Zr, Ti) O 3 (PZT), SrBi 2 Ta 2 O 9 (SBT), (Bi, La) 4 Ti 3 O 12 (BLT) and the like. In addition, the deposition process of the dielectric film 124 uses an atomic layer deposition process to deposit a film of uniform thickness and component.

도면에 도시되지 않았지만, 유전체막(124)을 증착하기에 앞서, 스토리지노드 전극(122)과 유전체막(124) 사이에 확산 방지막이 추가 형성될 수 있다. 나노 막대(118)나 스토리지노드 전극(122)과의 열확산 반응 등에 의한 커패시터 성능 저하를 방지하기 위하여 스토리지노드 전극(122)의 전도성 물질과 반응성이 없는 HfO2나 Al2O3와 같은 막을 얇은 두께, 예를 들면 2㎚ 정도 증착하고 그 위에 다른 물질의 유전체막(124)을 형성한다.Although not shown in the drawings, prior to depositing the dielectric film 124, a diffusion barrier layer may be further formed between the storage node electrode 122 and the dielectric film 124. In order to prevent deterioration of the capacitor performance due to thermal diffusion reaction with the nanorod 118 or the storage node electrode 122, a film such as HfO 2 or Al 2 O 3 that is not reactive with the conductive material of the storage node electrode 122 may be thinned, for example. 2 nm is deposited and a dielectric film 124 of another material is formed thereon.

그리고나서 도 3g에 도시된 바와 같이, 유전체막(124) 상부에 플레이트노드 전극(126)을 형성한다. 여기서, 플레이트노드 전극(126) 제조 공정은 도핑된 실리콘(Si), 티타늄 나이트라이드(TiN), 백금(Pt), 텅스텐(W) 등의 전도성 물질을 원자층 증착(ALD) 공정으로 증착한다.Then, as shown in FIG. 3G, the plate node electrode 126 is formed on the dielectric film 124. Here, the plate node electrode 126 manufacturing process deposits a conductive material such as doped silicon (Si), titanium nitride (TiN), platinum (Pt), tungsten (W), or the like by atomic layer deposition (ALD).

게다가, 본 발명은 나노 막대(118)가 절연체 대신에 전도성이 좋은 반도체나 금속 물질로 형성될 경우 스토리지노드 전극(122) 제조 공정을 생략하고 나노 막대(118) 측면 및 촉매 패턴(120) 상부면에 바로 유전체막(124)을 증착하는 제조 공정을 진행할 수 있다. Furthermore, when the nanorod 118 is formed of a highly conductive semiconductor or metal material instead of an insulator, the present invention omits the process of manufacturing the storage node electrode 122 and the nanorod 118 side and the catalyst pattern 120 upper surface. A manufacturing process for depositing the dielectric film 124 may be performed directly.

한편, 본 발명의 일 실예에서는 나노 막대(118)를 형성하기 위하여 전도성 플러그(116) 상부면에 금속의 촉매 패턴(120)을 이용하였지만, 이 대신에 반도체 버퍼층을 이용할 수도 있다. 버퍼층은 전도성 플러그(116) 상부면에 두께가 0.1㎚∼200㎚이며 직경 크기가 1㎚∼100㎚인 ZnO, GaAs 등의 반도체 물질을 패터닝한 후 에, 화학기상증착(CVD)이나 증기 액상 공정으로 ZnO 또는 GaAs를 성장시키면 ZnO, GaAs 등의 버퍼층 위에만 원하는 높이의 높은 에스팩트 비율을 갖는 나노 막대(118)가 전도성 플러그(116) 상부면으로부터 수직 방향으로 성장된다.Meanwhile, in one embodiment of the present invention, the metal catalyst pattern 120 is used on the upper surface of the conductive plug 116 to form the nanorods 118, but a semiconductor buffer layer may be used instead. The buffer layer is chemical vapor deposition (CVD) or vapor liquid phase process after patterning semiconductor materials such as ZnO and GaAs having a thickness of 0.1 nm to 200 nm and a diameter of 1 nm to 100 nm on the upper surface of the conductive plug 116. By growing ZnO or GaAs, nanorods 118 having a high aspect ratio of a desired height are grown in a vertical direction from the top surface of the conductive plug 116 only on a buffer layer such as ZnO, GaAs.

　　　

이상 설명한 바와 같이, 본 발명에 의하면 종래와 같이 사진 및 식각 공정 기술로 제조하기 어려운 높은 에스팩트 비율을 갖는 3차원 구조의 커패시터를 전도성 플러그에 선택적으로 성장된 나노 막대를 이용하여 제조함으로써 고집적 반도체 메모리 소자에서 높은 정전 용량의 커패시터를 구현할 수 있다.As described above, according to the present invention, a highly integrated semiconductor memory is manufactured by fabricating a capacitor having a high aspect ratio, which is difficult to manufacture by a photo and etching process technology, using nanorods selectively grown on a conductive plug. High capacitance capacitors can be implemented in the device.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (17)

반도체 메모리 소자의 커패시터에 있어서,In the capacitor of a semiconductor memory device, 반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그;A conductive plug vertically connected to a source or drain region of the transistor through an interlayer insulating film of the semiconductor substrate; 상기 전도성 플러그 상부에 수직으로 연결된 나노 막대;A nano bar vertically connected to an upper portion of the conductive plug; 상기 나노 막대 상부면에 형성된 패턴;A pattern formed on an upper surface of the nanorods; 상기 나노 막대 측면 및 상기 패턴 상부면에 형성된 유전체막; 및 A dielectric film formed on side surfaces of the nanorods and the pattern upper surface; And 상기 유전체막 상부에 형성된 플레이트노드 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a plate node electrode formed on the dielectric layer. 　　 제 1항에 있어서,The method of claim 1, 상기 나노 막대는 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖는 것을 특징으로 하는 반도체 메모리 소자.The nanorods have a diameter size of 1 nm to 100 nm and an aspect ratio of 5 to 1000. 　　　 제 1항에 있어서,The method of claim 1, 상기 나노 막대는 절연체, 반도체 또는 금속으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The nano-rod is a semiconductor memory device, characterized in that made of an insulator, a semiconductor or a metal. 제 3항에 있어서,The method of claim 3, 상기 절연체는 MgO 또는 TiO2인 것을 특징으로 하는 반도체 메모리 소자.The insulator is MgO or TiO 2 characterized in that the semiconductor memory device. 　 제 3항에 있어서,The method of claim 3, 상기 반도체는 ZnO, In2O3, Si, Ge, GaAs, GaN, 또는 CdS인 것을 특징으로 하는 반도체 메모리 소자.The semiconductor is a semiconductor memory device, characterized in that ZnO, In 2 O 3 , Si, Ge, GaAs, GaN, or CdS. 제 1항에 있어서,The method of claim 1, 상기 패턴은 0.1㎚∼ 50㎚ 두께와 1㎚∼100㎚ 직경 크기를 갖으며 금속으로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The pattern is a semiconductor memory device, characterized in that made of a metal having a thickness of 0.1nm to 50nm and a diameter of 1nm to 100nm. 제 1항에 있어서,The method of claim 1, 상기 패턴은 0.1㎚∼200㎚ 두께와 1㎚∼100㎚ 직경 크기를 갖으며 반도체로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The pattern is a semiconductor memory device, characterized in that consisting of a semiconductor having a thickness of 0.1 nm to 200 nm and a diameter of 1 nm to 100 nm. 제 1항에 있어서,The method of claim 1, 상기 유전체막은 SiO2, Al2O3, HfO2, Ta2O5, La2O3, SrTiO3, 또는 (Ba,Sr)TiO3인 것을 특징으로 하는 반도체 메모리 소자.The dielectric film is SiO 2 , Al 2 O 3 , HfO 2 , Ta 2 O 5 , La 2 O 3 , SrTiO 3 , or (Ba, Sr) TiO 3 . 　　 제 1항에 있어서, The method of claim 1, 상기 유전체막은 BaTiO3, Pb(Zr,Ti)O3, SrBi2Ta2O9, 또는 (Bi,La)4Ti3O12인 것을 특징으로 하는 반도체 메모리 소자.The dielectric film is BaTiO 3 , Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9 , or (Bi, La) 4Ti 3 O 12 . 제 1항에 있어서,The method of claim 1, 상기 나노 막대와 유전체막 사이에 추가된 스토리지노드 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.And a storage node electrode added between the nanorods and the dielectric layer. 반도체 메모리 소자의 커패시터 제조 방법에 있어서, In the capacitor manufacturing method of a semiconductor memory device, 반도체 기판의 층간 절연막을 통해 트랜지스터의 소오스 또는 드레인 영역과 수직으로 연결된 전도성 플러그를 형성하는 단계;Forming a conductive plug vertically connected to a source or drain region of the transistor through an interlayer insulating film of the semiconductor substrate; 상기 전도성 플러그 상부에 수직으로 연결된 나노 막대를 형성하는 단계;Forming a nano bar vertically connected to the conductive plug; 상기 나노 막대 상부에 유전체막을 형성하는 단계; 및 Forming a dielectric film on the nanorods; And 상기 유전체막 상부에 플레이트노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.And forming a plate node electrode on the dielectric film. 제 11항에 있어서,The method of claim 11, 상기 나노 막대를 형성하는 단계는,Forming the nano bar, 상기 전도성 플러그 상부에 패턴을 형성하고 상기 패턴을 선택적으로 성장시켜 기설정된 에스팩트 비율을 갖는 나노 막대를 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.Forming a pattern on the conductive plug and selectively growing the pattern to form a nano bar having a predetermined aspect ratio. 제 12항에 있어서,The method of claim 12, 상기 선택적 성장은 화학기상증착 공정 또는 증기 액상 공정으로 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.The selective growth is a semiconductor memory device manufacturing method characterized in that performed by a chemical vapor deposition process or a vapor liquid phase process. 제 11항 내지 제 13항 중 어느 한 항에 있어서,The method according to any one of claims 11 to 13, 상기 나노 막대를 형성하는 단계는,Forming the nano bar, 상기 나노 막대를 1㎚∼100㎚의 직경 크기와, 5∼1000의 에스팩트 비율을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.The nanorods are formed to have a diameter size of 1 nm to 100 nm and an aspect ratio of 5 to 1000. 제 12항에 있어서, The method of claim 12, 상기 패턴은 0.1㎚∼ 50㎚ 두께와 1㎚∼100㎚ 직경 크기를 갖으며 금속으로 이루어진 것을 특징으로 하는 반도체 메모리 소자 제조 방법.The pattern has a thickness of 0.1 nm to 50 nm and a diameter of 1 nm to 100 nm, the method of manufacturing a semiconductor memory device, characterized in that made of a metal. 제 12항에 있어서,The method of claim 12, 상기 패턴은 0.1㎚∼200㎚ 두께와 1㎚∼100㎚ 직경 크기를 갖으며 반도체로 이루어진 것을 특징으로 하는 반도체 메모리 소자.The pattern is a semiconductor memory device, characterized in that consisting of a semiconductor having a thickness of 0.1 nm to 200 nm and a diameter of 1 nm to 100 nm. 제 12항에 있어서,The method of claim 12, 상기 유전체막을 형성하는 단계 이전에, Prior to forming the dielectric film, 상기 나노 막대 상부에 스토리지노드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.Forming a storage node electrode on the nano-rod further comprising the step of forming a semiconductor memory device.
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