KR20070012740A - 밸런싱 커패시턴스 시스템 및 방법에 의한 누화 보상 - Google Patents

밸런싱 커패시턴스 시스템 및 방법에 의한 누화 보상 Download PDF

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KR20070012740A
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제프리 피. 시프라이드
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레비톤 메뉴팩튜어링 캄파니 인코포레이티드
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Abstract

외피 삽탈 커넥터(IDC) 패치 패널은 상기 패널의 IDC 내에서 발견되는 고유 커패시턴스를 균형잡기 위한 엇물린 커패시턴스를 갖는 회로(PC) 보드, 및 상기 패널에 결합되는 종래 플러그 커넥터를 구비한다. 따라서 원치않는 누화 신호가 감소된다.
플러그 커넥터, 커패시턴스, 잭 커넥터, 외피 삽탈 커넥터, 회로 보드, 잭 패드, IDC 패드, 내부 전도체

Description

밸런싱 커패시턴스 시스템 및 방법에 의한 누화 보상{CROSSTALK COMPENSATION WITH BALANCING CAPACITANCE SYSTEM AND METHOD}
본 발명은 통신 커넥터에 관한 것으로, 보다 구체적으로는 누화 감소가 향상된 통신 커넥터에 관한 것이다.
통신 장비의 광범위한 사용은 통신 커넥터의 개발을 촉구해왔다. 초기에, 전화기, 컴퓨터 단말기 등과 같은 통신 장비는 유선 접속되었다. 예를 들어, 전화기용 와이어 케이블은 벽 플레이트의 구멍을 통해서 전기 단자에 직접 연결되었다.
오늘날의 전화기 커넥터는 벽에 장착되는 산업 표준 리셉터클, 및 전화기 코드의 단부에서의 맞물림 산업 표준 플러그를 사용한다. 산업 표준 커넥터의 사용은 전화기의 편리한 설치를 가능하게 한다. 마찬가지로, 산업 표준 커넥터는 컴퓨터와 같은 다른 통신 장비용으로 개발되었다. 예를 들어, 퍼스널 컴퓨터는 전화기에 사용된 것과 유사한 통신 커넥터를 통해서 근거리 통신망(LAN)에 연결될 수 있다.
전화기에 대한 통신 커넥터의 사용은 신호 품질 저하를 초래하지 않는데 이는 전화기가 통상 제한된 대역폭을 사용하기 때문이다. 그러나, 컴퓨터와 같은 고속 통신 장비는 라인 페어(line pair) 상의 신호가 다른 라인 페어 상의 신호와 간 섭하는 경우에 발생하는 누화와 같은 조건으로 인해 신호 품질의 상당한 저하를 겪을 수 있다.
본 발명은 적어도 하나의 플러그 커넥터용 시스템으로서, 상기 플러그 커넥터는 쌍으로 그룹지어지는 다수의 플러그 커넥터 소자를 갖고, 다수의 플러그 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자를 가지며, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자 사이에 제1 커패시턴스를 갖고, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 사이에 제2 커패시턴스를 가지며, 제1 커패시턴스가 제2 커패시턴스보다 큰 시스템에 관한 것이다.
상기 시스템은, 플러그 커넥터를 수용하도록 성형되는 잭 커넥터를 구비하고, 상기 잭 커넥터는 다수의 잭 접촉 부재를 가지며, 다수의 잭 접촉 부재의 각각이 다수의 플러그 커넥터 소자의 각각에 전기적으로 결합되도록 플러그 커넥터를 수용하도록 구성된다. 상기 다수의 잭 접촉 부재는 잭 커넥터가 플러그 커넥터를 수용할 때 제1 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제1 팁 잭 접촉 부재 및 제1 링 잭 접촉 부재와, 잭 커넥터가 플러그 커넥터를 수용할 때 제2 쌍의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제2 팁 잭 접촉 부재 및 제2 링 잭 접촉 부재를 구비한다.
상기 시스템은 다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC:insulation displacement connecotr)를 추가로 구비하며, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성된다. 회로 보드는 다수의 잭 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는다. 상기 다수의 잭 패드의 각각은 제1 팁 잭 패드, 제1 링 잭 패드, 제2 팁 잭 패드, 및 제2 링 잭 패드가 제1 팁 잭 접촉 부재, 제1 링 잭 접촉 부재, 제2 팁 잭 접촉 부재, 및 제2 링 잭 접촉 부재에 각각 전기적으로 결합되도록 상기 다수의 잭 접촉 부재 각각에 전기적으로 결합된다. 상기 다수의 IDC 패드의 각각은 다수의 IDC 소자 각각에 전기적으로 결합된다. 상기 다수의 내부 전도체의 각각은 다수의 잭 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합된다.
상기 시스템은 상기 제1 링 잭 패드와 상기 제2 팁 잭 패드 사이에 전기적으로 결합되는 제3 커패시턴스를 추가로 구비하며, 상기 제3 커패시턴스는, 다수의 플러그 커넥터 소자의 제1 쌍과 제2 쌍 사이에서의 누화를 감소시키기 위해 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절된다. 상기 잭 커넥터는 RJ45 잭 커넥터로서 플러그 커넥터와 결합되도록 구성되고, 상기 다수의 내부 전도체는 다수의 와이어 트레이스이며, 상기 제3 커패시턴스는 다수의 와이어 트레이스중 하나의 적어도 하나의 엇물린(interdigitated) 부분에 기인한다.
상기 다수의 IDC 소자는 쌍으로 그룹지어지고, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자와 링 IDC 소자를 가지며, 회로 보드의 다수의 IDC 패드는 다수의 내부 전도체 각각에 의해 제1 팁 잭 패드에 전기적으로 결합되는 제1 팁 IDC 패드, 제1 링 잭 패드에 전기적으로 결합되는 제1 링 IDC 패드, 제2 팁 잭 패드에 전기적으로 결합되는 제2 팁 IDC 패드, 및 제2 링 잭 패드에 전기적으로 결합되는 제2 링 IDC 패드를 구비한다. 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 전기적으로 결합되는 제4 커패시턴스와, 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 전기적으로 결합되는 제5 커패시턴스를 가지며, 상기 제1 팁 IDC 소자는 제1 팁 IDC 패드에 전기적으로 결합되고, 상기 제2 링 IDC 소자는 제2 링 IDC 패드에 전기적으로 결합되며, 상기 제1 링 IDC 소자는 제1 링 IDC 패드에 전기적으로 결합되고, 상기 제2 팁 IDC 소자는 제2 팁 IDC 패드에 전기적으로 결합되며, 상기 제4 커패시턴스는 제5 커패시턴스보다 크고, 상기 제3 커패시턴스는 추가로 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절된다.
상기 시스템은 제1 팁 잭 패드와 제2 팁 잭 패드 사이에 전기적으로 결합되는 제6 커패시턴스, 및 제1 링 잭 패드와 제2 링 잭 패드 사이에 전기적으로 결합되는 제7 커패시턴스를 추가로 포함하고, 상기 제6 커패시턴스와 제7 커패시턴스의 값은 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값에 대해 크기조절된다. 상기 제6 커패시턴스와 제7 커패시턴스의 값은 그 합이 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값의 합에 근사하도록 크기조절된다.
본 발명의 시스템은 다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)를 추가로 구비하며, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되고, 다수의 IDC 소자는 쌍으로 그룹지어지며, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자 및 링 IDC 소자를 갖고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 제1 커패시턴스를 가지며, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 제2 커패시턴스를 갖고, 제1 커패시턴스는 제2 커패시턴스보다 크다.
본 발명의 시스템은 다수의 잭 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는 회로 보드를 추가로 구비하며, 상기 다수의 잭 패드의 각각은 다수의 잭 접촉 부재 각각에 전기적으로 결합되고, 다수의 IDC 패드의 각각은 제1 팁 IDC 패드, 제1 링 IDC 패드, 제2 팁 IDC 패드, 및 제2 링 IDC 패드가 제1 팁 IDC 소자, 제1 링 IDC 소자, 제2 팁 IDC 소자, 및 제2 링 IDC 소자에 각각 전기적으로 결합되도록 다수의 IDC 소자 각각에 전기적으로 결합되며, 다수의 내부 전도체의 각각은 다수의 잭 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합된다.
본 발명의 시스템은 상기 제1 링 IDC 패드와 상기 제2 팁 IDC 패드 사이에 전기적으로 결합되는 제3 커패시턴스를 추가로 구비하고, 다수의 IDC 소자의 제1 쌍과 제2 쌍 사이에서의 누화를 감소시키기 위해 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절된다.
본 발명의 다른 특징 및 장점들은 첨부도면을 참조로 한 하기의 상세한 설명으로부터 명백해질 것이다.
도1a는 종래 통신 전송 시스템을 도시하는 개략도이다.
도1b는 차동 회로 및 트위스티드 페어 와이어 케이블(a twisted pair wire cable)을 사용하여 통신 신호를 전송하기 위한 종래 기술을 도시하는 개략도이다.
도2a는 도1b의 트위스티드 페어 와이어 케이블과 함께 사용하기 위한 종래 플러그 커넥터의 개략도이다.
도2b는 도2a의 종래 플러그 커넥터의 플러그 커넥터 소자의 사시도이다.
도2c는 플러그 커넥터 소자의 핀 정렬 및 구성을 도시하는 도2a의 종래 플러그 커넥터의 개략 정면도이다.
도2d는 도2c에 도시된 플러그 커넥터 소자와 연관된 와이어 페어를 도시하는 도2a의 종래 플러그 커넥터의 평면 개략 단면도이다.
도2e는 종래 플러그 커넥터와 관련 종래 맞물림 통신 잭 커넥터의 등각 단면도이다.
도3은 본 발명의 감소된 누화 패치 패널의 등각도이다.
도4는 도3의 패치 패널의 반대쪽의 등각도이다.
도5는 종래 누화 보상의 제1 예시적 실시예의 전기적 개략도이다.
도6은 종래 누화 보상의 제2 예시적 실시예의 전기적 개략도이다.
도7은 균형잡힌 커패시턴스를 갖는 누화 보상의 제1 예시적 실시예의 전기적 개략도이다.
도8은 균형잡힌 커패시턴스를 갖는 누화 보상의 제2 예시적 실시예의 전기적 개략도이다.
도9는 도3의 패치 패널의 회로 보드에 대한 예시적인 적층 순서를 도시하는 개략도이다.
도10은 도7의 제1 균형잡힌 커패시턴스 실시를 위한 도9의 적층 순서의 제1 와이어 트레이스 층을 도시하는 개략도이다.
도11은 도7의 제1 균형잡힌 커패시턴스 실시를 위한 도9의 적층 순서의 제2 와이어 트레이스 층을 도시하는 개략도이다.
도12는 도7의 제1 균형잡힌 커패시턴스 실시를 위한 도9의 적층 순서의 제3 와이어 트레이스 층을 도시하는 개략도이다.
도13은 도7의 제1 균형잡힌 커패시턴스 실시를 위한 도9의 적층 순서의 제4 와이어 트레이스 층을 도시하는 개략도이다.
통신 커넥터는 다양한 통신 기기에 용이하고 신뢰성있는 연결을 제공한다. 도1a의 개략도에는 종래의 통신 전송 시스템이 도시되어 있다. 전송 시스템은 라인 드라이버(2, 4) 및 대응하는 라인 수신기(6, 8)를 구비한다. 와이어 전도체(10)가 라인 드라이버(2)를 라인 수신기(6)에 연결된다. 와이어 전도체(12)가 라인 드라이버(4)를 라인 수신기(8)에 연결한다. 도1a는 단일 전도체로서 와이어 전도체(10, 12)를 도시하는 바, 이들은 통상 케이블(14)의 부분으로서 함께 묶인다.
와이어 전도체(10, 12)는 일반적으로 케이블(14)의 길이에 대해 상호 평행하게 꼬인다. 도1a에는 와이어 전도체(10, 12) 사이의 분포 용량적 및 유도적 결합을 모델링하기 위한 커패시턴스(CDIST) 및 인덕턴스(LDIST)가 도시되어 있다. 두 개의 인덕턴스(LDIST)와 커패시턴스(CDIST) 사이의 상호 인덕턴스가 이들 와이어 전도체(10, 12) 사이의 전기 신호의 결합에 기여한다. 전도체 사이에 용량적 또는 유도적으로 결합되는 신호는 "누설"신호 또는 "누화"로 지칭될 수 있는 바람직하지 않은 신호이다. 전화기에서 통상적인 낮은 주파수에서, 와이어 전도체(10, 12) 사이의 누화가 최소인 바, 이는 이러한 낮은 주파수에서 분포 커패시턴스(CDIST) 및 인덕턴스(LDIST)가 낮은 결합을 제공하기 때문이다. 그러나, 보다 높은 주파수에서, 와이어 전도체(10, 12) 사이의 누화는 상당해진다.
누화를 최소화하기 위해서, 설계자는 도1b에 도시한 바와 같은 트위스티드 페어 케이블 및 차동 증폭기를 종종 사용한다. 도1b는 차동 라인 리시버(24, 26, 27, 28)에 각각 결합되는 차동 라인 드라이버(18, 20, 21, 22)를 구비한다. 차동 라인 드라이버(18)는 "팁" 와이어(30a) 및 "링" 와이어(30b)를 갖는 트위스티드 페어 케이블(30)에 의해 차동 라인 리시버(24)에 결합된다. 마찬가지로, "팁" 와이어(32a) 및 "링" 와이어(32b)를 갖는 트위스티드 페어 케이블(32)이 차동 라인 드라이버(20)를 차동 라인 리시버(26)에 결합하고, "팁" 와이어(34a) 및 "링" 와이 어(34b)를 갖는 트위스티드 페어 케이블(34)이 차동 라인 드라이버(21)를 차동 라인 리시버(27)에 결합하며, "팁" 와이어(36a) 및 "링" 와이어(36b)를 갖는 트위스티드 페어 케이블(36)이 차동 라인 드라이버(22)를 차동 라인 리시버(28)에 결합한다. 트위스티드 페어 케이블(30-36)은 통상 트위스티드 와이어 페어 또는 와이어 페어로 지칭되며(모든 부분이 트위스트되지는 않음), 케이블(38)의 일부이다. 트위스티드 페어 케이블(30 내지 36)의 각각은 누화로부터 추가 보호를 제공하기 위해 개별적으로 차폐될 수 있다.
당업계에서 공지되어 있듯이, 차동 라인 리시버(24-28)는 그 각각의 트위스티드 페어 케이블(30-36)의 양 전도체에 존재하는 신호를 제거하도록 설계된다. 차동 라인 리시버(24-28)가 이들 "공통 모드" 신호를 제거할 수 있는 정도를 공통 모드 제거비(CMRR: common mode rejection ratio)로 지칭한다. 도1b에 도시된 시스템은 트위스티드 페어 케이블 사이의 누화가 CMRR 또는 차동 라인 리시버에 의해 상쇄되기 때문에 도1a에 도시된 것에 비해 개선된 것이다. 예를 들어, 트위스티드 페어 케이블(34)을 통해서 전송되는 신호는 트위스티드 페어 케이블(30)에 용량적으로 및 유도적으로 결합될 수 있다. 그러나, 트위스티드 페어 케이블(34)과 연관된 "팁" 와이어(34a)와 "링" 와이어(34b) 사이의 용량 결합은 트위스티드 페어 케이블(30)의 "팁" 와이어(30a) 및 "링" 와이어(30b)와 연관된 용량 결합과 실질적으로 동일하다. 차동 라인 리시버(24)의 공통 모드 제거는 공통 모드 누화 신호를 효과적으로 취소시킨다. 따라서, 트위스티드 페어 전도체는 상당히 높은 대역폭에서의 데이터 전송을 허용하며 누화를 허용가능한 정도까지 감소시킨다.
트위스티드 페어 전도체는 통상 도2a 또는 도2c에 도시하듯이 종래의 플러그 커넥터(40)에서 종료되거나, 도2e에 도시하듯이 종래의 통신 잭 어댑터(48)에서 종료된다. 도2a는 네 세트의 트위스티드 페어 케이블(즉, 8 와이어)을 수용하는 산업 표준 RJ45 플러그를 도시한다. 간명함을 위해, 도2a는 최내측에 위치하는 두 개의 트위스티드 페어 케이블(30, 34)의 연결만을 도시한다. 플러그 커넥터(40)는 당업계에 주지된 방식으로 접촉 부재(50)를 갖는 종래의 호환가능한 맞물림 통신 잭 커넥터(48)와 결합한다(도2e 참조).
플러그 커넥터(40)의 실시예는 트위스티드 페어 케이블(30, 34)의 와이어 전도체를 종래의 맞물림 통신 잭 커넥터(48)에 전기 접속시키기 위해, 도2b 및 도2e에 가장 잘 나타나있듯이, 다수의 금속 접점 또는 플러그 커넥터 소자(42)를 구비한다. 플러그 커넥터 소자(42)는 판, 탄성 와이어일 수 있거나, 또는 다른 종래 형태를 취할 수 있다. 트위스티드 페어 케이블(30)은 플러그 커넥터(40) 내에서 중심 위치를 차지하는 두 개의 개별 와이어를 포함하는 바, 중심 "팁" 와이어(30a)와 중심 "링" 와이어(30b)는 두 개의 대응하는 플러그 커넥터 소자(42)에 전기 접속될 수 있도록 플러그 커넥터(40) 내에서 트위스트되지 않는다. 마찬가지로, 트위스티드 페어 케이블(34)은 플러그 커넥터(40) 내에서 스플릿(split) 위치를 차지하는 두 개의 개별 와이어를 포함하는 바, 스플릿 "팁" 와이어(34a)와 스플릿 "링" 와이어(34b) 역시 두 개의 대응하는 플러그 커넥터 소자(42)에 전기 접속할 수 있도록 플러그 커넥터(40) 내에서 트위스트되지 않는다. 산업 표준 RJ45 플러그에서, 트위스티드 페어 케이블(30)의 중심 "팁" 와이어(30a)와 중심 "링" 와이 어(30b)는 플러그 커넥터(40)의 플러그 커넥터 소자(42)의 최내측 쌍에 결합된다. 트위스티드 페어 케이블(34)의 스플릿 "팁" 와이어(34a)는 중심 "팁" 와이어(30a)와 중심 "링" 와이어(30b)의 한 쪽에서 플러그 커넥터 소자(42)에 결합되고, 스플릿 "링" 와이어(34b)는 중심 "팁" 와이어(30a)와 중심 "링" 와이어(30b)의 반대쪽에서 플러그 커넥터 소자(42)에 결합된다. 이러한 구조에서, 트위스티드 페어 케이블(30)의 언트위스티드(untwisted) 중심 "팁" 와이어(30a) 및 중심 "링" 와이어(30b)는 도2a에 도시하듯이, 트위스티드 페어 케이블(34)의 언트위스티드 스플릿 "팁" 와이어(34a) 및 스플릿 "링" 와이어(34b)에 대해 내측에서 일반적으로 평행하게 연장된다. 도2c에 도시하듯이, 플러그 커넥터 소자(42)는 통신 잭 커넥터(48)와의 결합이 보장되도록 태브(47)를 사용한 전기적 결합을 위해 플러그 커넥터(40)의 정면(40a)을 따라서 노출된다.
트위스티드 페어 케이블(30, 34)의 일부가 플러그 커넥터(40) 내에서 트위스트되지 않기 때문에, 개별 중심 "팁" 와이어(30a) 및 중심 "링" 와이어(30b)가 트위스티드 페어 케이블(34)의 언트위스티드 와이어 및 트위스티드 페어 케이블(32, 36)(도2a에 도시되지 않음)의 언트위스티드 와이어로부터의 누화에 차등적으로 노출될 수 있다. 즉, 트위스티드 페어 케이블(32, 34)로부터의 누화가, 트위스티드 페어 케이블(30)의 트위스트되지 않은 부분에서의 개별 중심 "팁" 와이어(30a) 및 중심 "링" 와이어(30b)에서 동등하게 발생하지 않을 수 있다. TIA 568A로 지정된 산업 테스트 표준은 표준 플러그로서 RJ45 플러그를 사용하여, 카테고리5, 카테고리5e, 및 카테고리6 통신 시스템을 포함하는 하드웨어를 테스트한다. 또한, TIA- 568-B.2-1 역시 콤포넌트 등급 연결 하드웨어용 패치 패널 모듈의 카테고리6 성능 요건을 갖는다. 도2a에 도시된 트위스티드 페어 케이블(30)과 트위스티드 페어 케이블(34) 사이에서는 RJ45 플러그에 대한 누화에 있어서 최악 경우의 누화 조건이 발생한다. 중심 "팁" 와이어(30a)와 중심 "링" 와이어(30b)가 스플릿 "팁" 와이어(34a)와 스플릿 "링" 와이어(34b) 중간에 위치하도록, 언트위스티드 중심 "팁" 와이어(30a)와 중심 "링" 와이어(30b)는 플러그 커넥터(40)의 최내측 플러그 커넥터 소자(42)에 결합되고 언트위스티드 스플릿 "팁" 와이어(34a)와 스플릿 "링" 와이어(34b)는 분리되어 최내측 플러그 커넥터 소자(42)의 대향 외측에서 플러그 커넥터 소자(42)에 결합된다. 이 최악 경우 조건의 측정에 의하면, 트위스트되지 않은 상태에 있는 동안 트위스티드 페어 케이블(30, 34)의 개별 와이어 사이에서의 누화 결과 100MHz에서 대략 40데시벨(dB)의 신호-대-누화 레벨이 얻어지는 것으로 나타났다. 이러한 상황에서, 누설에 의해 초래되는 차동 신호는 상당하고, 차동 라인 리시버에 의해 취소될 수 없다. RJ45 플러그 내의 다른 와이어들은 다른 신호-대-누화 레벨비를 갖지만, 플러그 커넥터(40) 내의 언트위스티드 부분에는 다양한 와이어 전도체 사이의 누설에 의해 초래되는 상당한 차동 신호가 여전히 존재한다.
종래의 플러그 커넥터(40)에서의 누화는 또한 통신 커넥터의 구축에 사용되는 재료와 플러그 커넥터 소자(42)의 물리적 구축에 의해 초래된다. 도2b는 그 각각이 접촉면(44) 및 단자면(46)을 갖는 금속판을 구비하는 한 쌍의 플러그 커넥터 소자(42)의 일 실시예를 도시한다. 접촉면(44)은 커넥터 소자(42)를 와이어 케이 블에 결합하는데 사용되고 단자면(46)은 커넥터 소자를 맞물림 커넥터에 결합하는데 사용된다. 산업 표준 RJ45 플러그는 여덟 개의 플러그 커넥터 소자(42)를 구비한다. 그러나, 간명함을 위해, 도2b는 두 개의 플러그 커넥터 소자(42)만을 도시한다. 플러그 커넥터 소자(42)의 이러한 구조는 누화 발생을 증가시킬 수 있다.
플러그 커넥터 소자(42)는 플러그 커넥터(40) 내에 장착되고, 상호 평행하게 배열되며, 간격(d)으로 이격된다. 플러그 커넥터 소자(42)의 각각은 평행판 커패시터에서 판으로서 작용한다. 당업자에게 알려져 있듯이, 플러그 커넥터 소자(42) 사이에 형성되는 커패시턴스는 플러그 커넥터 소자의 표면적에 정비례하며, 플러그 커넥터 소자들 사이 간격d의 제곱에 반비례한다.
종래의 플러그 커넥터(40)는 유전율로서 작용하는 폴리카보네이트 재료로 성형된다. 플러그 커넥터 소자(42)의 각각은 플러그 커넥터(40) 제조시에 폴리카보네이트 재료에 매립된다. 플러그 커넥터 소자(42) 사이의 커패시턴스는 커넥터 소자들 사이에서의 이 절연 재료의 사용을 통해서 증가된다. 그러므로, 개별 플러그 커넥터 소자(42) 사이의 커패시턴스는 플러그 커넥터 소자의 평행한 표면적과 그 사이의 폴리카보네이트 재료의 고유전율치에 의해 증가된다. 따라서, 플러그 커넥터(40)가 간단하고 저렴한 연결 방법을 제공하지만, 그 결과 플러그 커넥터의 본체 내에서의 전도체 사이의 누화 및 플러그 커넥터 소자들 사이의 용량성 결합으로 인해 성능이 감소된다.
플러그 커넥터(40)는 도2c와 도2d에서 플러그 커넥터 소자(42a-42h)를 갖는 것으로 도시되어 있다. 도2c에서 플러그 커넥터(40)의 정면(40a)의 도시에서 나타 나 있듯이, 플러그 커넥터 소자(42a-42h)는 각각 핀 넘버 1 내지 8에 따라 배열된다. 논의했듯이, 플러그 커넥터 소자(42a-42h)는 트위스티드 페어 케이블(30-36)의 "팁" 와이어 및 "링" 와이어에 배선된다. 도2d에 도시하듯이, 와이어 페어(1)로서 지정된 중심 "팁" 및 "링" 와이어(30a, 30b)는 각각 핀(5) 및 핀(4) 플러그 커넥터 소자(42e, 42d)에 전기 접속된다. 핀(1) 및 핀(2) 플러그 커넥터 소자(42a, 42b)는 각각 와이어 페어(2)로서 지정된 좌측 외부 "팁" 및 "링" 와이어(32a, 32b)에 전기 접속된다. 핀(3) 및 핀(6) 플러그 커넥터 소자(42c, 42f)는 각각 와이어 페어(3)로서 지정된 스플릿 "팁" 및 "링" 와이어(34a, 34b)에 전기 접속된다. 핀(7) 및 핀(8) 플러그 커넥터 소자(42g, 42h)는 각각 와이어 페어(4)로서 지정된 우측 외부 "팁" 및 "링" 와이어(36a, 36b)에 전기 접속된다.
종래의 통신 잭 커넥터(48) 역시 누화를 초래할 것 같다. 네 개의 접촉 부재(50a-50b)로 도시되는 그 접촉 부재(50)의 실시예는 도2e에 도시하듯이 평행한 배열로 구성되며, 전술한 것과 유사한 방식으로 접촉 부재들 사이에서 누화를 발생시킬 수 있다. 종래 통신 잭 커넥터(48)의 접촉 부재(50)는 종래 플러그 커넥터(40)의 플러그 커넥터 소자(42)의 단자면(46)에 전기적으로 결합되도록 배치 및 형상화된다.
여섯 개의 잭 커넥터(48-1 내지 48-6)는 도3에서 본 발명의 요지인 감소된 누화 패치 패널(100)의 부분으로서 도시되어 있다. 패치 패널은 다수의 잭 커넥터(48)를 고정 부착하고 전기적으로 결합하기 위해 제1 측부(102a)를 갖는 회로 보드(102)를 추가로 구비한다. 회로 보드(102)는 여섯 개의 외피 삽탈 커넥 터(IDC)(104-1 내지 104-6)를 고정 부착하고 전기적으로 결합하기 위한 제2 측부(102b)를 갖는다.
도4에 더 잘 도시되어 있듯이, IDC(104)의 각각은 네 개의 분리기(106)를 가지며, 각각의 분리기는 분리기 각각 마다 전도체 와이어 페어의 두 개의 와이어 단부(도시되지 않음)를 수용하기 위해 분리기의 양쪽에 와이어 슬롯(108)을 갖는다. 와이어 슬롯(108)의 각각이 와이어 단부중 하나를 수용할 때, 와이어 단부는 후술하듯이 회로 보드(102)에 전기적으로 결합되는 IDC(104)의 커넥터 소자(도시되지 않음)에 전기적으로 결합된다. 따라서, 각각의 예시적인 IDC(104)는, 핀(1 내지 8)에 각각 대응하는 잭 커넥터(48)중 하나의 접촉 부재(50a-50h) 각각에 회로 보드(102)를 통해서 전기적으로 결합되는 핀(1 내지 8)에 각각 대응하는 여덟개의 와이어 슬롯(108-1 내지 108-8)을 갖는다.
도3의 예시적인 실시예에서, 패치 패널(100)의 잭 커넥터(48)는 연방 통신 위원회에 의해 Title 47, Part 68하에 제어되는 RJ45 잭에 대한 산업 표준 사양에 부합된다. 패치 패널(100)의 예시적인 실시예의 성능 또한 전화 산업 협회 카테고리 5 및 6 개선 기준에 부합된다. 그러나, 논의한 원리는 다른 통신 커넥터를 사용하는 다른 패치 패널에 적용될 수 있다.
산업 표준 외부 구성은 패치 패널(100)의 잭 커넥터(48)가 도2e에 도시된 것과 같은 플러그 커넥터(40)의 산업 표준 버전과 쉽게 연결될 수 있게 한다. 잭 커넥터로서 기술되었지만, 본 발명의 잭 커넥터(48)는 누화를 생성하기 쉬운 대응 통신 커넥터와 물리적으로 맞물리기 위해 플러그나 리셉터클 또는 임의의 다른 스타 일 커넥터의 형태를 취할 수 있다. 패치 패널(100)은 종래 플러그 커넥터(40)에서 근단(near-end) 누화로서 기원하거나 패치 패널의 IDC 측부의 회로에서 원단(far-end) 누화로서 기원하는 포워드 및 리버스 누화에 보상을 제공하도록 구성된다.
근단 누화용 TIA-568-B. 2-1당 카테고리 6 콤포넌트 준거 패치 패널의 종래 개발은 RJ45 플러그에 생성된 누화의 속성을 이해하고 패치 패널에 소거 수법을 적용하는 것을 포함한다. 소거 수법은 패치 패널에서 추가 및/또는 수정되는 커패시턴스 및 인덕턴스를 통해서 플러그 커넥터에 생성된 것에 반대 극성의 누화를 도입하는 것을 포함한다.
패치 패널 내의 커패시턴스 및 인덕턴스를 추가 및/또는 수정하는 인자는 잭 커넥터의 살(tine)의 배열, 잭 커넥터의 크기조절(sizing), 회로 보드(102)와 IDC(104) 내에서 발견되는 신호 트레이스의 배치, 및 회로 보드 내에서 발견되는 엇물린 커패시터 추가를 포함한다.
논의했듯이, 트위스티드 페어 시그널링은 "팁"으로 지정되는 쌍의 제1 와이어 및 "링"으로 지정되는 쌍의 제2 와이어를 갖는 와이어 쌍을 사용한다. 한 쌍의 각 "팁" 와이어 및 각 "링" 와이어에서 발견되는 전압 및 전류는 극성이 반대인 바, "팁"-"링" 와이어 쌍의 "팁" 와이어는 이 쌍의 "링" 와이어에 대해 정전압에 있다. 트위스티드 페어 시그널링의 이러한 반대 극성 특성은 설명한 실시예에 의해 누화를 감소시키는데 사용된다. 특히, 두 개의 와이어 사이의 제1 용량성 결합에 의해 초래되는 누화를 보상하기 위해서는, 제1 위치에서 발견되는 누화에 반대되는 크기를 갖는 누화를 생성하도록 두 개의 와이어 사이의 제2 용량성 결합이 제 2 위치에 의도적으로 추가될 수 있다. 제1 결합과 제2 결합의 결과로 누화가 반대 극성을 가지므로, 제1 결합과 연관된 누화 및 제2 결합과 연관된 누화가 상호 상쇄되어 누화의 레벨이 현저히 감소된다.
따라서, 플러그 커넥터(40)에서 기원하는 제1 누화를 보상하기 위해, 제1 누화에 대해 반대 부호(sign)를 동등한 양의 제2 누화가 패치 패널(100)에 도입될 수 있다. 일부 종래의 잭 설계는, 종래 플러그 커넥터에서 기원하는 원치않는 누화의 극성과 반대되는 극성을 갖는 누화를 고의로 도입하기 위해, 종래 플러그 커넥터(40)에서 발견된 원치않는 결합의 극성과 반대되는 극성의 용량성 결합을 사용한다.
본원에서 사용되는 용어에 따르면, 두 개의 "팁" 와이어 사이 또는 두 개의 "링" 와이어 사이와 같은 동일 극성의 두 개의 와이어 사이의 용량성 결합은 포지티브 용량 결합으로 지칭되고, "팁" 와이어와 "링" 와이어 사이와 같은 반대 극성의 두 개의 와이어 사이의 용량성 결합은 네거티브 용량성 결합으로 지칭된다. 평행한 판에 의해 생성된 커패시턴스 및 밀착 이격된 와이어 길이에 의해 생성된 커패시턴스는 원치않는 용량성 결합을 보상하기 위해 그와 반대되는 신호의 용량성 결합을 달성하기 위해 사용되는 종래의 방법이다. 종래의 접근법은 누화를 완화시키는데 있어서 플러그 커넥터의 다양한 전도체 쌍 사이의 누화가 거의 동일한 크기를 갖고 대칭적으로 배열되는 것으로 간주될 수 있는 전략을 세웠다.
특히 도5에 도시하듯이 플러그 커넥터(40)는 핀(3)과 핀(8) 사이에 고유 플러그 커패시턴스(IPC: inherent plug capacitance)(IPC38로 지칭됨)를 가질 수 있 고 핀(6)과 핀(7) 사이에 고유 플러그 커패시턴스(IPC67로 지칭됨)를 가질 수 있다. 마찬가지로, IDC(104)는 핀(3)과 핀(8) 사이에 고유 커넥터 커패시턴스(ICC38로 지칭됨)를 가질 수 있고 핀(6)과 핀(7) 사이에 고유 커넥터 커패시턴스(ICC67로 지칭됨)를 가질 수 있다. 종래의 접근법은 후술하듯이 회로 보드(102)에 와이어 트레이스를 엇물림으로써 보드 커패시턴스(BC) 보상을 도입할 것이다.
핀(3)과 핀(7) 사이의 보드 커패시턴스(1BC37) 더하기 핀(6)과 핀(8) 사이의 보드 커패시턴스(1BC68)는 고유 플러그 커패시턴스(IPC38, IPC67)를 보상하기 위해 사용될 것이다. 종래의 접근법에 이어서, 보드 커패시턴스(1BC37, 1BC68)는 상호 동일하고 고유 플러그 커패시턴스(IPC38, IPC67)의 합계에 추가될 것인바, 종래의 추정에 의하면 고유 플러그 커패시턴스(IPC38, IPC67)가 동일한 값을 갖기 때문이다.
마찬가지로, 핀(3)과 핀(7) 사이의 보드 커패시턴스(2BC37) 더하기 핀(6)과 핀(8) 사이의 보드 커패시턴스(2BC68)는 고유 커넥터 커패시턴스(ICC38, ICC67)를 보상하기 위해 사용될 것이다. 종래의 접근법에 이어서, 보드 커패시턴스(2BC37, 2BC68)는 상호 동일하고 고유 커넥터 커패시턴스(ICC38, ICC67)의 합계에 추가될 것인바, 종래의 추정에 의하면 고유 커넥터 커패시턴스(ICC38, ICC67)가 동일한 값을 갖기 때문이다.
도6에 도시된 종래 보상의 다른 예로서, 플러그 커넥터(40)는 핀(1)과 핀(6) 사이에 고유 플러그 커패시턴스(IPC16으로 지칭됨)를 가질 수 있고 핀(2)과 핀(3) 사이에 고유 플러그 커패시턴스(IPC23으로 지칭됨)를 가질 수 있다. 마찬가지로, IDC(104)는 핀(1)과 핀(6) 사이에 고유 커넥터 커패시턴스(ICC16으로 지칭됨)를 가질 수 있고 핀(2)과 핀(3) 사이에 고유 커넥터 커패시턴스(ICC23)를 가질 수 있다. 종래의 접근법은 후술하듯이 엇물린 와이어 트레이스에 의해 회로 보드(102) 상에 개별 보상 보드 커패시턴스(BC)를 도입할 것이다.
핀(1)과 핀(3) 사이의 보드 커패시턴스(1BC13) 더하기 핀(2)과 핀(6) 사이의 보드 커패시턴스(1BC26)는 고유 플러그 커패시턴스(IPC16, IPC23)를 상쇄하는데 사용될 것이다. 종래의 접근법에 이어서, 보드 커패시턴스(1BC13, 1BC26)는 상호 동일하고 고유 플러그 커패시턴스(IPC16, IPC23)의 합계에 추가될 것인바, 종래의 추정에 의하면 고유 플러그 커패시턴스(IPC16, IPC23)가 동일한 값을 갖기 때문이다.
마찬가지로, 핀(1)과 핀(3) 사이의 보드 커패시턴스(2BC13) 더하기 핀(2)과 핀(6) 사이의 보드 커패시턴스(2BC26)는 고유 커넥터 커패시턴스(ICC16, ICC23)를 상쇄하는데 사용될 것이다. 종래의 접근법에 이어서, 보드 커패시턴스(2BC13, 2BC26)는 상호 동일하고 고유 커넥터 커패시턴스(ICC16, ICC23)의 합계에 추가될 것인바, 종래의 추정에 의하면 고유 커넥터 커패시턴스(ICC16, ICC23)가 동일한 값을 갖기 때문이다.
불행히도, 이들 종래의 접근법은 종래의 플러그 커넥터에서 페어3(핀(3)과 핀(6))과 페어4(핀(7)과 핀(8))의 페어 조합과 같은 페어 조합들 사이의 누화가 비대칭적인 누화를 생성하고 그로인해 다양한 누화 신호의 크기가 달라지는 조건을 무시하였다. 이는 핀(6)(페어3의 링)과 핀(7)(페어4의 팁) 사이의 분리 간격에 비해 핀(3)(페어3의 팁)과 핀(8)(페어4의 링) 사이의 분리 간격이 비대칭 배열되기 때문이다. 핀(6, 7)이 핀(3, 8)에 비해 서로 물리적으로 더 가깝기 때문에, 핀(6, 7) 사이에는 핀(3, 8)에 비해 강력한 용량성 누화가 생성된다. 종래의 보상 기술은 이 불균형을 무시하는 바, 결국 성능이 저하된다.
마찬가지로, 도6에 도시된 경우에, 이들 종래의 접근법은 종래의 플러그 커넥터에서 페어2(핀(1)과 핀(2))와 페어3(핀(3)과 핀(6)) 사이의 누화 또한 비대칭적인 누화를 생성하는 조건을 무시하였다. 이는 핀(1)(페어2의 팁)과 핀(6)(페어3의 링) 사이의 분리 간격에 비해 핀(2)(페어2의 링)과 핀(3)(페어3의 팁) 사이의 분리 간격이 비대칭 배열되기 때문이다. 핀(2, 3)이 핀(1, 6)에 비해 서로 물리적으로 더 가깝기 때문에, 핀(2, 3) 사이에는 핀(1, 6)에 비해 강력한 용량성 누화가 생성된다. 종래의 보상 기술은 또한 이 불균형을 무시하는 바, 결국 성능이 저하된다.
이러한 종래의 접근법에서, 엇물린 와이어 트레이스에 의해 회로 보드(102)에 추가된 보상 커패시턴스는 플러그 커넥터(40)와 IDC(104)에서 발견된 고유 커패시턴스에 비해 반대 부호였다. 도5 및 도6에 도시하듯이, 플러그 커넥터(40) 및 IDC(104)에서의 고유 커패시턴스는 팁 핀과 링 핀 사이에 걸쳐있는 반면에, 종래의 보상 보드 커패시턴스는 두 개의 링 핀 또는 두 개의 팁 핀 사이에 걸쳐있다.
본 발명에 따르면, 도7 및 도8에 도시된 예시적 실시예는 먼저 고유 플러그 및 커넥터 커패시턴스에서 발견된 것과 동일한 부호의 추가 커패시턴스를 추가함으로써 보상하기 위한 반직관적(counterintuitive) 접근법을 제안한다. 예를 들면, 도7에 도시하듯이, 고유 플러그 커패시턴스(IPC38) 및 고유 커넥터 커패시턴 스(ICC38)와 동일한 부호의 밸런싱 보드 커패시턴스(BCC38)가 회로 보드(102)에 엇물림 커패시턴스로 추가된다. 전술했듯이 핀(6)이 핀(7)에서 떨어져 있는 것에 비해 핀(3)이 핀(8)에서 더 멀리 떨어져 있어서 플러그 커넥터(40)에서 또한 IDC(104)에서 핀(3)과 핀(8) 사이의 고유 커패시턴스가 핀(6)과 핀(7) 사이의 고유 커패시턴스보다 작기 때문에 도7에 도시된 예에 밸런싱 보드 커패시턴스(BCC38)가 추가된다. 회로 보드(102)에 밸런싱 보드 커패시턴스(BCC38)를 추가함으로써, 핀(3)과 핀(8) 사이의 커패시턴스는 플러그 커넥터 및 IDC에서 핀(6)과 핀(7) 사이의 고유 커패시턴스와 동일하도록 보다 근접하는 바, 이는 회로 보드(102)에 추가되는 엇물린 커패시턴스(1BC68, 2BC68, 1BC37, 2BC37)에 의한 보상을 후술하듯이 보다 실현가능하게 만든다.
도8에는 고유 플러그 커패시턴스(IPC16) 및 고유 커넥터 커패시턴스(ICC16)와 동일한 부호인 밸런싱 보드 커패시턴스(BCC16)가 엇물린 커패시턴스로 회로 보드(102)에 추가되는 다른 예가 도시되어 있다. 도8에 도시된 경우에는, 전술했듯이 핀(2)이 핀(3)에서 떨어져 있는 것에 비해 핀(1)이 핀(6)에서 더 멀리 떨어져 있어서 플러그 커넥터(40)에서 또한 IDC(104)에서 핀(1)과 핀(6) 사이의 고유 커패시턴스가 핀(2)과 핀(3) 사이의 고유 커패시턴스보다 작기 때문에 밸런싱 보드 커패시턴스(BCC16)가 추가된다. 회로 보드(102)에 밸런싱 보드 커패시턴스(BCC16)를 추가함으로써, 핀(1)과 핀(6) 사이의 커패시턴스는 플러그 커넥터 및 IDC에서 핀(2)과 핀(3) 사이의 고유 커패시턴스와 동일하도록 보다 근접하는 바, 이는 회로 보드(102)에 추가되는 엇물린 커패시턴스(1BC13, 2BC13, 1BC26, 2BC26)에 의한 보 상을 보다 실현가능하게 만든다.
도7에 도시된 예시적인 보상 실시예에서, 이론적 목표는 기존의 두 조건의 존재에 접근하는 것이 될 것이다:
1.) 커패시턴스 IPC38 + BCC38 + ICC38 = IPC67 + ICC67(이는 핀(3)과 핀(8)(멀리 이격된 핀)을 가로지르는 고유 커패시턴스와 핀(6)과 핀(7)(근접 이격된 핀)을 가로지르는 고유 커패시턴스 사이의 포지티브 차이가 밸런싱 커패시턴스와 동일할 것을 요한다).
2.) 커패시턴스 IPC38 + BCC38 + ICC38 + IPC67 + ICC67 = 1 BC37 + 2BC37 + 1 BC68 + 2BC68(이는 고유 커패시턴스와 밸런스 커패시턴스의 합이 추가 엇물린 커패시턴스와 동일할 것을 요한다).
주어진 구조의 패치 패널(100)에 대해 추가 커패시턴스의 추천 값이 결정되는 방법은, 커패시턴스가 회로 보드에 추가되고, 측정이 이루어진 후 분석에 따라 커패시턴스의 추가적인 가감이 이루어지는 반복 과정에 기초할 수 있다. 플러그 커넥터(40) 및 IDC(104)에서의 고유 커패시턴스 값은 다른 곳에서 발견되는 커패시턴스에 의해 영향을 받을 수 있기 때문에, 회로 보드(102)에 추가될 적절한 커패시턴스를 결정하기 위해서는 반복적 접근법이 유용할 수 있다. 일부 예시적인 실시예에서는, 회로 보드(102)에 추가될 커패시턴스에 사용될 적절한 값을 결정하기 위한 개선이, 당업계에 공지되고 Pittsburgh, PA 소재의 Ansoft Corporation에 의해 제공되는 유한요소분석이 포함된 전자기 시뮬레이션 모델링 소프트웨어 및 HP 4380S96, HP 4396B, HP 4380A 모델을 포함하는 Hewlett Packard Corporation에 의 해 제공되는 전자 테스트 분석 장비를 사용하여 반복 과정을 통해서 이루어졌다. 일부 테스트에서는, 플러그 커넥터(40)에 연결된 와이어 페어(1-4)에 테스트 분석기가 연결되었다. 플러그 커넥터(40)는 잭 커넥터(48)의 물리적 결합 기구를 통해서 패치 패널(100)에 결합되었다.
전술한 예시적 실시예에서, 전자기 시뮬레이션 모델링 소프트웨어는 일반적으로 회로 보드(102)의 특정 레이아웃 설계를 위한 아이디어를 테스트하는데 사용되었다. 전자 테스트 분석기는 추가로 설계 레이아웃을 테스트하고 누화 감소를 달성하기 위해 레이아웃 치수를 더 개선하는데 사용되었다. 테스트 분석기는 종래의 플러그 커넥터에 연결된 제1 쌍의 와이어 상의 종래의 플러그 커넥터(40)를 통해서 패치 패널(100)에 신호를 송신하는데 사용되었으며, 이후 패치 패널에 연결된 제2, 제3, 제4 와이어 쌍에 발생되는 누화의 최종 양을 측정하는데 사용되었다. 근단 누화 및 원단 누화가 측정되었으며, 종래 플러그 커넥터(40)에 결합된 패치 패널(102)에서 카테고리6 성능을 만족할만한 근단 누화 및 원단 누화의 감소가 달성될 때까지 회로 보드(102)에 대한 개선이 이루어졌다.
도7에 도시된 예에서의 측정된 커패시턴스는 다음과 같다:
고유 커패시턴스:
IPC38: 0.25pf, IPC67: 0.6 pf, ICC38: 0.25pf,ICC67: 0.5pf.
추가 커패시턴스:
BBC38: 0.47pf, 1 BC37: 0.46pf, 2BC37: 0.91 pf, 1 BC68: 0.15pf,
2BC68: 0.67pf.
도8에 도시된 예에서의 측정된 커패시턴스는 다음과 같다:
고유 커패시턴스:
IPC23: 0.6pf, IPC16: 0.25pf, ICC23: 0.5pf, ICC16: 0.25pf.
추가 커패시턴스:
BBC16: 0.47pf, 1BC13: 0.15pf, 2BC13: 0.67pf, 1BC26: 0.46pf,
2BC26: 0.91pf.
도8의 예시적인 회로에 대한 회로 보드(102)의 예시적인 실시예가 도9에 도시되어 있는 바, 2.0온스(56.7g)의 완성된 구리로 제조된 제1 및 제4 와이어 트레이스 층(120, 136), 2.0온스(56.7g)의 완성된 구리로 제조된 제2 및 제3 와이어 트레이스 층(126, 130), 0.028인치(0.711mm) 두께이고 4.0의 유전율을 갖는 제1 유전체 층(128), 및 0.009인치(0.229mm) 두께의 제1 및 제2 접합재료 층(124, 132)을 갖는다. 도9에 도시하듯이, 회로 보드(102)의 적층 순서는 다음과 같다: 제1 와이어 트레이스 층(120), 제1 접합 재료 층(124), 제2 와이어 트레이스 층(126), 제1 유전체 층(128), 제3 와이어 트레이스 층(130), 제2 접합 재료 층(132), 및 제4 와이어 트레이스 층(136).
기술된 실시예의 제1 와이어 트레이스 층(120)의 와이어 트레이스가 도10에 도시되어 있다. 제1 와이어 트레이스 층(120)은 제1 다수의 와이어 커넥터 패드(본원에서는 "다수의 잭 패드"로 지칭됨)를 구비하며, 다수의 잭 패드중 선택된 패드에는 도10에서, 그 패드가 전기적으로 결합되는 잭 커넥터(48)의 접촉 부재(50)의 핀 넘버 및 잭 커넥터 넘버가 라벨링된다. 예를 들어, 도10에 도시된 다수의 잭 패드중 하나와 라벨링된 핀(1 of 48-4)은 패치 패널(100)의 잭 커넥터(48-4)의 핀(1)과 연관된 접촉 부재(50a)에 전기적으로 결합될 것이다.
제1 와이어 트레이스 층(120)은 또한 제2 다수의 와이어 커넥터 패드(본원에서는 "다수의 IDC 패드"로 지칭됨)를 구비하며, 다수의 IDC 패드중 선택된 패드에는 도10에서, IDC(104)의 와이어 슬롯(108)중 하나 및 그 커넥터 소자와 연관된 핀 넘버(예를 들면 와이어 슬롯(108-1) 및 그 커넥터 소자와 연관된 핀1)가 라벨링된다. 예를 들어, 도10에 도시된 다수의 IDC 패드중 하나와 라벨링된 핀(1 of 104-4)은 패치 패널(100)의 IDC(104-4)의 와이어 슬롯(108-1)과 연관된 커넥터 소자에 전기적으로 결합될 것이다. 다수의 잭 패드와 다수의 IDC 패드는 유사하게, 도11, 도12, 도13에 각각 도시된 제2, 제3, 제4 와이어 트레이스 층(126, 130, 136)에 라벨링되며, 회로 보드(102)에 형성된 구멍을 통해서 연장된다.
제1 와이어 트레이스 층(120)의 하나의 목적은, 도8의 회로도의 일부로서 도시된 1BC37, 2BC68, 2BC37 보드 커패시턴스를 제공하는 도10에 도시된 용량성 와이어 트레이스 부분에서 이루어지듯이 엇물림 와이어 트레이스를 사용하여 용량성 결합을 추가하는 것이다.
제2 와이어 트레이스(126)가 도11에 도시되어 있으며 제3 와이어 트레이스(130)가 도12에 도시되어 있는 바, 잭 패드와 IDC 패드 사이에 와이어 트레이스 연결을 가지며, 각각의 연결은 특정 잭 및 그 대응 IDC의 특정 핀 넘버에 대응한다. 예를 들어 도11에 도시하듯이, 핀(1 of 48-5)과 핀(1 of 104-5) 사이에 연결이 존재한다.
도13에는, 보상의 예시적인 실시예가 잭 커넥터(48-2, 48-4, 48-6)에 대해서만 도시되어 있으며 잭 커넥터(48-1, 48-3, 48-5)에 대해서는 도시되어 있지 않다. 제4 와이어 트레이스 층(136)은 잭 커넥터(48-2, 48-4, 48-6)에 1BC68 및 BBC38 커패시턴스를 제공하지만 잭 커넥터(48-1, 48-3, 48-5)에는 제공하지 않는 도13에 도시된 용량성 와이어 트레이 부분과의 용량성 결합을 추가한다. 도9-도13의 예시적인 회로 보드(102)에서는, 잭 커넥터(48-1, 48-3, 48-5)에 대해 어떠한 밸런싱 커패시턴스(BBC38)도 실시되지 않았으며, 잭 커넥터(48-1, 48-3, 48-5)에 대해서는 어떠한 엇물린 커패시턴스(1BC68)도 존재하지 않는다. 패치 패널(100)의 추가 실시예는 또한 커패시턴스를 추가하기 위해 엇물린 와이어 트레이스를 사용하는 반면, 다른 실시예들은 예를 들어 개별 용량성 부품을 통해서 당업계에 공지된 커패시턴스를 추가하는 다른 방법을 사용한다.
패치 패널(100)은 벽 부착(wall mount) 버전 및 독립(free-standing)형인 것을 포함하는 다른 버전으로 제조될 수 있다는 것 또한 알아야 한다. 본 발명의 원리는 이러한 통신 커넥터의 모든 변형예를 포함하기 위한 것이다. 또한, 본 발명은 RJ45 스타일 이외의 통신 커넥터를 포함하기 위한 것이며, 보다 많거나 적은 수의 트위스티드 페어 케이블을 구비할 수 있다.
이상으로부터, 설명을 위해 본 발명의 특정 실시예를 기술하였으나 본 발명의 정신 및 범위를 벗어나지 않는 다양한 변형이 이루어질 수 있음을 알 것이다. 따라서, 본 발명은 청구범위에 의해서만 한정된다.

Claims (24)

  1. 적어도 하나의 플러그 커넥터용 시스템으로서, 상기 플러그 커넥터는 쌍으로 그룹지어지는 다수의 플러그 커넥터 소자를 갖고, 다수의 플러그 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자를 가지며, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자 사이에 제1 커패시턴스를 갖고, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 사이에 제2 커패시턴스를 가지며, 제1 커패시턴스가 제2 커패시턴스보다 큰 시스템이며,
    상기 시스템은,
    플러그 커넥터를 수용하도록 성형되고, 다수의 잭 접촉 부재를 가지며, 다수의 잭 접촉 부재의 각각이 다수의 플러그 커넥터 소자의 각각에 전기적으로 결합되도록 플러그 커넥터를 수용하도록 구성되는 잭 커넥터로서, 상기 다수의 잭 접촉 부재는 잭 커넥터가 플러그 커넥터를 수용할 때 제1 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제1 팁 잭 접촉 부재 및 제1 링 잭 접촉 부재와, 잭 커넥터가 플러그 커넥터를 수용할 때 제2 쌍의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제2 팁 잭 접촉 부 재 및 제2 링 잭 접촉 부재를 구비하는, 잭 커넥터와,
    다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)로서, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되는 외피 삽탈 커넥터와,
    다수의 잭 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는 회로 보드로서, 상기 다수의 잭 패드의 각각은 제1 팁 잭 패드, 제1 링 잭 패드, 제2 팁 잭 패드, 및 제2 링 잭 패드가 제1 팁 잭 접촉 부재, 제1 링 잭 접촉 부재, 제2 팁 잭 접촉 부재, 및 제2 링 잭 접촉 부재에 각각 전기적으로 결합되도록 상기 다수의 잭 접촉 부재 각각에 전기적으로 결합되고, 상기 다수의 IDC 패드의 각각은 다수의 IDC 소자 각각에 전기적으로 결합되며, 다수의 내부 전도체의 각각은 다수의 잭 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합되는 회로 보드, 및
    상기 제1 링 잭 패드와 상기 제2 팁 잭 패드 사이에 전기적으로 결합되는 제3 커패시턴스로서, 다수의 플러그 커넥터 소자의 제1 쌍과 제2 쌍 사이에서의 누화를 감소시키기 위해 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  2. 제1항에 있어서, 상기 잭 커넥터는 RJ45 잭 커넥터로서 플러그 커넥터와 결합되도록 구성되는 시스템.
  3. 제1항에 있어서, 상기 다수의 내부 전도체는 다수의 와이어 트레이스인 시스 템.
  4. 제3항에 있어서, 상기 제3 커패시턴스는 다수의 와이어 트레이스중 하나의 적어도 하나의 엇물린 부분에 기인하는 시스템.
  5. 제1항에 있어서, 상기 다수의 IDC 소자는 쌍으로 그룹지어지고, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자와 링 IDC 소자를 가지며, 회로 보드의 다수의 IDC 패드는 다수의 내부 전도체 각각에 의해 제1 팁 잭 패드에 전기적으로 결합되는 제1 팁 IDC 패드, 제1 링 잭 패드에 전기적으로 결합되는 제1 링 IDC 패드, 제2 팁 잭 패드에 전기적으로 결합되는 제2 팁 IDC 패드, 및 제2 링 잭 패드에 전기적으로 결합되는 제2 링 IDC 패드를 구비하고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 전기적으로 결합되는 제4 커패시턴스와, 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 전기적으로 결합되는 제5 커패시턴스를 가지며, 상기 제1 팁 IDC 소자는 제1 팁 IDC 패드에 전기적으로 결합되고, 상기 제2 링 IDC 소자는 제2 링 IDC 패드에 전기적으로 결합되며, 상기 제1 링 IDC 소자는 제1 링 IDC 패드에 전기적으로 결합되고, 상기 제2 팁 IDC 소자는 제2 팁 IDC 패드에 전기적으로 결합되며, 상기 제4 커패시턴스는 제5 커패시턴스보다 크고, 상기 제3 커패시턴스는 추가로 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 시스 템.
  6. 제5항에 있어서, 제1 팁 잭 패드와 제2 팁 잭 패드 사이에 전기적으로 결합되는 제6 커패시턴스, 및 제1 링 잭 패드와 제2 링 잭 패드 사이에 전기적으로 결합되는 제7 커패시턴스를 포함하고, 상기 제6 커패시턴스와 제7 커패시턴스의 값은 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값에 대해 크기조절되는 시스템.
  7. 제6항에 있어서, 상기 제6 커패시턴스와 제7 커패시턴스의 값은 그 합이 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값의 합에 근사하도록 크기조절되는 시스템.
  8. 제6항에 있어서, 상기 제6 커패시턴스는 다수의 인접 배치된 엇물린 와이어 트레이스 커패시터를 구비하며, 상기 제7 커패시턴스는 다수의 인접 배치된 엇물린 와이어 트레이스 커패시터를 구비하는 시스템.
  9. 제5항에 있어서, 상기 제3 커패시턴스는 추가로, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이 더하기 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이의 합에 근사하도록 크기조절되는 시스템.
  10. 적어도 하나의 플러그 커넥터용 시스템으로서, 상기 플러그 커넥터는 쌍으로 그룹지어지는 다수의 플러그 커넥터 소자를 갖고, 다수의 플러그 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자를 갖는 시스템이며,
    상기 시스템은,
    플러그 커넥터를 수용하도록 성형되고, 다수의 잭 접촉 부재를 가지며, 다수의 잭 접촉 부재의 각각이 다수의 플러그 커넥터 소자의 각각에 전기적으로 결합되도록 플러그 커넥터를 수용하도록 구성되는 잭 커넥터와,
    다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)로서, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되고, 다수의 IDC 소자는 쌍으로 그룹지어지며, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자 및 링 IDC 소자를 갖고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 제1 커패시턴스를 가지며, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 제2 커패시턴스를 갖고, 제1 커패시턴스가 제2 커패시턴스보다 큰 IDC와,
    다수의 잭 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는 회로 보드로서, 상기 다수의 잭 패드의 각각은 다수의 잭 접촉 부재 각각에 전기적으로 결합되고, 다수의 IDC 패드의 각각은 제1 팁 IDC 패드, 제1 링 IDC 패드, 제2 팁 IDC 패드, 및 제2 링 IDC 패드가 제1 팁 IDC 소자, 제1 링 IDC 소자, 제2 팁 IDC 소자, 및 제2 링 IDC 소자에 각각 전기적으로 결합되도록 다수의 IDC 소자 각각에 전기적으로 결합되며, 다수의 내부 전도체의 각각은 다수의 잭 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합되는 회로 보드, 및
    상기 제1 링 IDC 패드와 상기 제2 팁 IDC 패드 사이에 전기적으로 결합되는 제3 커패시턴스로서, 다수의 IDC 소자의 제1 쌍과 제2 쌍 사이에서의 누화를 감소시키기 위해 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  11. 적어도 하나의 제1 커넥터용 시스템으로서, 상기 제1 커넥터는 쌍으로 그룹지어지는 다수의 제1 커넥터 소자를 갖고, 다수의 제1 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 제1 커넥터 소자 및 링 제1 커넥터 소자를 가지며, 상기 제1 커넥터는 제1 쌍의 다수의 제1 커넥터 소자의 팁 제1 커넥터 소자와 제2 쌍의 다수의 제1 커넥터 소자의 링 제1 커넥터 소자 사이에 제1 커패시턴스를 갖고, 상기 제1 커넥터는 제1 쌍의 다수의 제1 커넥터 소자의 링 제1 커넥터 소자와 제2 쌍의 다수의 제1 커넥터 소자의 팁 제1 커넥터 소자 사이에 제2 커패시턴스를 가지며, 제1 커패시턴스가 제2 커패시턴스보다 큰 시스템이며,
    상기 시스템은,
    제1 커넥터를 수용하도록 성형되고, 다수의 제2 접촉 부재를 가지며, 다수의 제2 접촉 부재의 각각이 다수의 제1 커넥터 소자의 각각에 전기적으로 결합되도록 제1 커넥터를 수용하도록 구성되는 제2 커넥터로서, 상기 다수의 제2 접촉 부재는 제2 커넥터가 제1 커넥터를 수용할 때 제1 쌍의 다수의 제1 커넥터 소자의 팁 제1 커넥터 소자 및 링 제1 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제1 팁 제2 접촉 부재 및 제1 링 제2 접촉 부재와, 제2 커넥터가 제1 커넥터를 수용할 때 제2 쌍의 제1 커넥터 소자의 팁 제1 커넥터 소자 및 링 제1 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제2 팁 제2 접촉 부재 및 제2 링 제2 접촉 부재를 구비하는, 제2 커넥터와,
    다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)로서, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되는 외피 삽탈 커넥터와,
    다수의 제2 커넥터 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는 회로 보드로서, 상기 다수의 제2 커넥터 패드의 각각은 제1 팁 제2 커넥터 패드, 제1 링 제2 커넥터 패드, 제2 팁 제2 커넥터 패드, 및 제2 링 제2 커넥터 패드가 제1 팁 제2 접촉 부재, 제1 링 제2 접촉 부재, 제2 팁 제2 접촉 부재, 및 제2 링 제2 접촉 부재에 각각 전기적으로 결합되도록 상기 다수의 제2 접촉 부재 각각에 전기적으로 결합되고, 상기 다수의 IDC 패드의 각각은 다수의 IDC 소자 각각에 전기적으로 결합되며, 다수의 내부 전도체의 각각은 다수의 제2 커넥터 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합되는 회로 보드, 및
    상기 제1 링 제2 패드와 상기 제2 팁 제2 패드 사이에 전기적으로 결합되는 제3 커패시턴스로서, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  12. 제11항에 있어서, 상기 다수의 IDC 소자는 쌍으로 그룹지어지고, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자와 링 IDC 소자를 가지며, 회로 보드의 다수의 IDC 패드는 다수의 내부 전도체 각각에 의해 제1 팁 제2 패드에 전기적으로 결합되는 제1 팁 IDC 패드, 제1 링 제2 패드에 전기적으로 결합되는 제1 링 IDC 패드, 제2 팁 제2 패드에 전기적으로 결합되는 제2 팁 IDC 패드, 및 제2 링 제2 패드에 전기적으로 결합되는 제2 링 IDC 패드를 구비하고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 전기적으로 결합되는 제4 커패시턴스와, 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 전기적으로 결합되는 제5 커패시턴스를 가지며, 상기 제1 팁 IDC 소자는 제1 팁 IDC 패드에 전기적으로 결합되고, 상기 제2 링 IDC 소자는 제2 링 IDC 패드에 전기적으로 결합되며, 상기 제1 링 IDC 소자는 제1 링 IDC 패드에 전기적으로 결합되고, 상기 제2 팁 IDC 소자는 제2 팁 IDC 패드에 전기적으로 결합되며, 상기 제4 커패시턴스는 제5 커패시턴스보다 크고, 상기 제3 커패시턴스는 추가로 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 시스템.
  13. 적어도 하나의 제1 커넥터용 시스템으로서, 상기 제1 커넥터는 쌍으로 그룹지어지는 다수의 제1 커넥터 소자를 갖고, 다수의 제1 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 제1 커넥터 소자 및 링 제1 커넥터 소자를 갖는 시스템이며,
    상기 시스템은,
    제1 커넥터를 수용하도록 성형되고, 다수의 제2 접촉 부재를 가지며, 다수의 제2 접촉 부재의 각각이 다수의 제1 커넥터 소자의 각각에 전기적으로 결합되도록 제1 커넥터를 수용하도록 구성되는 제2 커넥터와,
    다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)로서, 상기 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되고, 다수의 IDC 소자는 쌍으로 그룹지어지며, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자 및 링 IDC 소자를 갖고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 제1 커패시턴스를 가지며, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 제2 커패시턴스를 갖고, 제1 커패시턴스가 제2 커패시턴스보다 큰 IDC와,
    다수의 제2 커넥터 패드, 다수의 IDC 패드, 및 다수의 내부 전도체를 갖는 회로 보드로서, 상기 다수의 제2 커넥터 패드의 각각은 상기 다수의 제2 접촉 부재 각각에 전기적으로 결합되고, 상기 다수의 IDC 패드의 각각은 제1 팁 IDC 패드, 제1 링 IDC 패드, 제2 팁 IDC 패드, 및 제2 링 IDC 패드가 제1 팁 IDC 소자, 제1 링 IDC 소자, 제2 팁 IDC 소자, 및 제2 링 IDC 소자에 각각 전기적으로 결합되도록 상기 다수의 IDC 소자 각각에 전기적으로 결합되고, 다수의 내부 전도체의 각각은 다 수의 제2 커넥터 패드 각각과 다수의 IDC 패드 각각에 전기적으로 결합되는 회로 보드, 및
    상기 제1 링 IDC 패드와 상기 제2 팁 IDC 패드 사이에 전기적으로 결합되는 제3 커패시턴스로서, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  14. 적어도 하나의 플러그 커넥터용 시스템으로서, 상기 플러그 커넥터는 쌍으로 그룹지어지는 다수의 플러그 커넥터 소자를 갖고, 다수의 플러그 커넥터 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성되는 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자를 가지며, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자 사이에 제1 커패시턴스를 갖고, 상기 플러그 커넥터는 제1 쌍의 다수의 플러그 커넥터 소자의 링 플러그 커넥터 소자와 제2 쌍의 다수의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 사이에 제2 커패시턴스를 가지며, 제1 커패시턴스가 제2 커패시턴스보다 큰 시스템이며,
    상기 시스템은,
    플러그 커넥터를 수용하도록 성형되고, 다수의 잭 접촉 부재를 가지며, 다수의 잭 접촉 부재의 각각이 다수의 플러그 커넥터 소자의 각각에 전기적으로 결합되도록 플러그 커넥터를 수용하도록 구성되는 잭 커넥터로서, 상기 다수의 잭 접촉 부재는 잭 커넥터가 플러그 커넥터를 수용할 때 제1 쌍의 다수의 플러그 커넥터 소 자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제1 팁 잭 접촉 부재 및 제1 링 잭 접촉 부재와, 잭 커넥터가 플러그 커넥터를 수용할 때 제2 쌍의 플러그 커넥터 소자의 팁 플러그 커넥터 소자 및 링 플러그 커넥터 소자와 각각 전기적으로 결합되도록 배치되는 제2 팁 잭 접촉 부재 및 제2 링 잭 접촉 부재를 구비하는, 잭 커넥터, 및
    상기 제1 링 잭 접촉 부재와 상기 제2 팁 잭 접촉 부재 사이에 전기적으로 결합되는 제3 커패시턴스로서, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  15. 제14항에 있어서, 쌍으로 그룹지어지는 다수의 외피 삽탈 커넥터(IDC) 소자로서, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자 및 링 IDC 소자를 갖고, 상기 다수의 IDC 소자는 제1 팁 잭 접촉 부재에 전기적으로 결합되는 제1 팁 IDC 소자, 제1 링 잭 접촉 부재에 전기적으로 결합되는 제1 링 IDC 소자, 제2 팁 잭 접촉 부재에 전기적으로 결합되는 제2 팁 IDC 소자, 및 제2 링 잭 접촉 부재에 전기적으로 결합되는 제2 링 IDC 소자를 구비하는 IDC 소자,
    상기 제1 팁 IDC 소자와 제2 링 IDC 소자 사이에 전기적으로 결합되는 제4 커패시턴스, 및
    상기 제1 링 IDC 소자와 제2 팁 IDC 소자 사이에 전기적으로 결합되는 제5 커패시턴스를 포함하며,
    상기 제4 커패시턴스는 상기 제5 커패시턴스보다 크고, 상기 제3 커패시턴스 는 추가로 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 시스템.
  16. 제15항에 있어서, 상기 제1 팁 잭 접촉 부재와 제2 팁 잭 접촉 부재 사이에 전기적으로 결합되는 제6 커패시턴스, 및 상기 제1 링 잭 접촉 부재와 제2 링 잭 접촉 부재 사이에 전기적으로 결합되는 제7 커패시턴스를 포함하며, 상기 제6 커패시턴스와 제7 커패시턴스의 값은 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값에 대해 크기조절되는 시스템.
  17. 제16항에 있어서, 상기 제6 커패시턴스와 제7 커패시턴스의 값은 그 합이 제1 커패시턴스, 제2 커패시턴스, 제3 커패시턴스, 제4 커패시턴스, 및 제5 커패시턴스의 값의 합에 근사하도록 크기조절되는 시스템.
  18. 제16항에 있어서, 상기 제6 커패시턴스는 다수의 인접 배치된 엇물린 와이어 트레이스 커패시터를 구비하며, 상기 제7 커패시턴스는 다수의 인접 배치된 엇물린 와이어 트레이스 커패시터를 구비하는 시스템.
  19. 제15항에 있어서, 상기 제3 커패시턴스는 추가로, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이 더하기 제4 커패시턴스와 제5 커패시턴스 사이의 값 차이의 합에 근사하도록 크기조절되는 시스템.
  20. 다수의 와이어를 수용하도록 구성되고 다수의 IDC 소자를 갖는 외피 삽탈 커넥터(IDC)로서, 다수의 IDC 소자의 각각은 다수의 와이어 각각에 결합되도록 구성되고, 다수의 IDC 소자는 쌍으로 그룹지어지며, 다수의 IDC 소자의 각 쌍은 다른 와이어 쌍에 결합되도록 구성된 팁 IDC 소자 및 링 IDC 소자를 갖고, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 팁 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 링 IDC 소자 사이에 제1 커패시턴스를 가지며, 상기 IDC는 제1 쌍의 다수의 IDC 소자의 제1 링 IDC 소자와 제2 쌍의 다수의 IDC 소자의 제2 팁 IDC 소자 사이에 제2 커패시턴스를 갖고, 제1 커패시턴스가 제2 커패시턴스보다 큰 IDC, 및
    상기 제1 링 IDC 소자와 상기 제2 팁 IDC 소자 사이에 전기적으로 결합되는 제3 커패시턴스로서, 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 대해 적어도 부분적으로 크기조절되는 제3 커패시턴스를 포함하는 시스템.
  21. 제1 쌍의 핀과 제2 쌍의 핀을 갖는 커넥터 플러그에서의 누화를 보상하기 위한 방법이며, 상기 누화는 제1 쌍의 핀 사이에 전기적으로 결합되는 제1 커패시턴스 및 제2 쌍의 핀 사이에 전기적으로 결합되는 제2 커패시턴스에 기인하고, 제2 커패시턴스가 제1 커패시턴스보다 작으며,
    상기 방법은,
    잭이 플러그를 수용할 때 제2 쌍의 핀 사이에 제3 커패시턴스를 전기적으로 결합하는 단계를 포함하는 누화 보상 방법.
  22. 제21항에 있어서, 상기 제3 커패시턴스는 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 근사하도록 크기조절되는 누화 보상 방법.
  23. 제1 쌍의 핀과 제2 쌍의 핀을 갖는 외피 삽탈 커넥터에서의 누화를 보상하기 위한 방법이며, 상기 누화는 제1 쌍의 핀 사이에 전기적으로 결합되는 제1 커패시턴스 및 제2 쌍의 핀 사이에 전기적으로 결합되는 제2 커패시턴스에 기인하고, 제2 커패시턴스가 제1 커패시턴스보다 작으며,
    상기 방법은,
    제2 쌍의 핀 사이에 제3 커패시턴스를 전기적으로 결합하는 단계를 포함하는 누화 보상 방법.
  24. 제23항에 있어서, 상기 제3 커패시턴스는 제1 커패시턴스와 제2 커패시턴스 사이의 값 차이에 근사하도록 크기조절되는 누화 보상 방법.
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