KR20070011794A - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 35
- 230000003647 oxidation Effects 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 14
- 230000001131 transforming effect Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 15
- 238000000137 annealing Methods 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 238000010405 reoxidation reaction Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
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Abstract
Description
도 1은 반도체 기판 상에 형성된 패드 산화막과 마스크층을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a pad oxide film and a mask layer formed on a semiconductor substrate.
도 2는 도 1에 도시된 마스크층으로부터 형성된 마스크 패턴을 설명하기 위한 단면도이다.FIG. 2 is a cross-sectional view for describing a mask pattern formed from the mask layer illustrated in FIG. 1.
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트렌치를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a trench formed on a semiconductor substrate using the mask pattern illustrated in FIG. 2.
도 4는 도 3에 도시된 트렌치 내에 형성된 필드 소자 분리 패턴을 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a field device isolation pattern formed in the trench illustrated in FIG. 3.
도 5는 도 4에 도시된 액티브 영역을 노출시키는 제2 개구를 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing a second opening exposing the active region illustrated in FIG. 4.
도 6은 도 5에 도시된 액티브 영역 상에 형성된 예비 터널 산화막을 설명하기 위한 단면도이다.FIG. 6 is a cross-sectional view for describing a preliminary tunnel oxide film formed on the active region illustrated in FIG. 5.
도 7은 도 6에 도시된 제2 개구내에 형성된 플로팅 게이트 패턴을 설명하기 위한 단면도이다. FIG. 7 is a cross-sectional view for describing a floating gate pattern formed in the second opening illustrated in FIG. 6.
도 8은 예비 터널 산화막으로부터 완성된 터널 산화막을 설명하기 위한 단면도이다.8 is a cross-sectional view for explaining a tunnel oxide film completed from a preliminary tunnel oxide film.
도 9는 도 8에 도시된 플로팅 게이트 패턴으로부터 획득된 플로팅 게이트 전극을 포함하는 반도체 장치를 설명하기 위한 단면도이다.FIG. 9 is a cross-sectional view for describing a semiconductor device including a floating gate electrode obtained from the floating gate pattern illustrated in FIG. 8.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 100a : 소자 분리 영역 100
100b : 액티브 영역 102 : 패드 산화막100b: active region 102: pad oxide film
104 : 마스크층 106 : 포토레지스트 패턴104
108 : 마스크 패턴 110 : 패드 산화막 패턴108: mask pattern 110: pad oxide film pattern
112 : 제1 개구 114 : 트렌치112: first opening 114: trench
116 : 필드 소자 분리막 패턴 118 : 제2 개구116: field element isolation layer pattern 118: second opening
120 : 예비 터널 산화막 120a : 터널 산화막120: preliminary
122 : 플로팅 게이트 패턴 124 : 유전막 패턴122: floating gate pattern 124: dielectric film pattern
126 : 컨트롤 게이트 전극 128 :게이트 구조물126
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 자기 정렬된 폴리실리콘(self-aligned polysilicon; SAP)으로 이루어진 플로팅 게이트 전극을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of manufacturing a semiconductor device having a floating gate electrode made of self-aligned polysilicon (SAP).
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과 됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(Read Only Memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.The semiconductor memory device has a relatively fast input / output of dynamic random access memory (DRAM) and static random access memory (SRAM) and data, and a volatile memory device that loses data as time passes. Although data input and output is relatively slow, such as Read Only Memory, it can be classified as a non-volatile memory device that can store data permanently.
상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다. 상기 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(Channel hot electron injection)을 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.In the case of the nonvolatile memory device, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory capable of electrically inputting and outputting data. The flash memory device has a structure for electrically controlling input and output of data by using F-N tunneling or channel hot electron injection.
상기 플래시 메모리 장치에 대한 일 예로써, 미합중국 특허 제6,465,293호에는 플래시 메모리 셀의 제조 방법이 개시되어 있다. 상기 미합중국 특허 제6,465,293호에 의하면, 플래시 메모리 셀의 제조 방법은, 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 소자 분리막 및 상기 반도체 기판 상에 산화막을 형성하는 단계와, 플로팅 게이트가 형성될 부분의 상기 반도체 기판이 노출되도록 상기 산화막을 패터닝하여 산화막 패턴을 형성하는 단계와, 전체 상부면에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성하는 단계와, 상기 터널 산화막이 노출될 때까지 상기 제1폴리실리콘층을 평탄화하여 플로팅 게이트가 형성되도록 하는 단계와, 노출된 부분의 상기 터널 산화막 및 상기 산화막 패턴을 소정 두께만큼 식각한 후 전체 상부면에 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2폴리실리콘층, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성한 후 패터닝하여 컨트롤 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측부의 노출된 반도 체 기판에 불순물 이온을 주입하여 접합 영역을 형성하는 단계를 포함한다.As an example of the flash memory device, US Pat. No. 6,465,293 discloses a method of manufacturing a flash memory cell. According to US Pat. No. 6,465,293, a method of manufacturing a flash memory cell includes providing a semiconductor substrate on which an isolation layer is formed, forming an oxide film on the isolation layer and the semiconductor substrate, and forming a floating gate. Patterning the oxide film to expose a portion of the semiconductor substrate to form an oxide pattern, sequentially forming a tunnel oxide film and a first polysilicon layer on an entire upper surface thereof, until the tunnel oxide film is exposed; Planarizing the first polysilicon layer to form a floating gate, etching the tunnel oxide layer and the oxide pattern of the exposed portion by a predetermined thickness, and then forming a dielectric layer on the entire upper surface; After the second polysilicon layer, tungsten silicide layer and hard mask are sequentially formed on the Patterning to form a control gate, and implanting impurity ions into exposed semiconductor substrates on both sides of the floating gate to form a junction region.
이러한 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 드레인 영역에 적절한 전압을 인가하여 상기 플로팅 게이트 내부에 전자들이 저장됨으로써 이루어진다.Data is stored in a flash memory cell having such a structure by applying an appropriate voltage to the control gate and the drain region to store electrons inside the floating gate.
이때, 상기 플로팅 게이트 내부에 전자가 저장되기 위해서는 문턱 전압(threshold voltage : Vth) 이상의 전압이 상기 컨트롤 게이트 및 드레인 영역에 인가되어야 한다. 상기 문턱 전압은 상기 터널 산화막의 특성에 따라 달라질 수 있다. 이는 터널 산화막의 특성이 다르면 상기 문턱 전압 산포가 커져 플래시 메모리의 신뢰성이 감소되기 때문이다.In this case, in order for electrons to be stored in the floating gate, a voltage equal to or greater than a threshold voltage (Vth) must be applied to the control gate and the drain region. The threshold voltage may vary depending on the characteristics of the tunnel oxide layer. This is because when the characteristics of the tunnel oxide film are different, the threshold voltage distribution is increased, thereby reducing the reliability of the flash memory.
여기서, 반도체 소자들이 보다 고집적화 되어감에 따라 전기적 특성이 우수한 터널 산화막이 요구되고 있다. 통상적으로, 상기 터널 산화막은 반도체 기판을 고온(750 내지 1100℃) 및 상압에서 산화 분위기에 노출시킴으로써 형성한다. 이때, 상기 터널 산화막의 신뢰성을 개선하기 위해 질소(nitrogen)를 함유한 가스(N2O, NO 등) 분위기에서 어닐링(annealing) 공정을 수행하고 있다. 예컨대, 상기 어닐링 공정 중 N2O 가스 분위기에서의 어닐링 공정은 N2O의 열 분해 과정에서 액티브 영역의 에지 부위를 얇게 만들어 반도체 소자의 특성을 저하시키는 문제가 있다.Here, as semiconductor devices become more integrated, tunnel oxide films having excellent electrical characteristics are required. Typically, the tunnel oxide film is formed by exposing the semiconductor substrate to an oxidizing atmosphere at high temperature (750-1100 ° C.) and atmospheric pressure. At this time, in order to improve the reliability of the tunnel oxide film, an annealing process is performed in an atmosphere containing nitrogen (N 2 O, NO, etc.). For example, an annealing process in an N 2 O gas atmosphere during the annealing process has a problem of decreasing the characteristics of the semiconductor device by making the edge portion of the active region thin during the thermal decomposition of N 2 O.
또한, 상기 어닐링 공정 중 NO 가스 분위기에서의 어닐링 공정은 재산화(re-oxidation)가 활발하게 진행되지 않으므로 액티브 영역의 에지 부위를 얇게 하는 현상을 억제할 수는 있다. 다만, 상기 NO 가스 분위기에서의 어닐링 공정은 상기 N2O 가스 분위기에서의 어닐링보다 질소(nitrogen)가 반도체 기판 및 게이트 산화막 사이의 계면을 중심으로 상기 게이트 산화막 내 좁은 영역에서 분포하며 상기 반도체 기판 하부로 많이 확산되는 문제가 있다.Further, in the annealing process, the annealing process in the NO gas atmosphere can suppress the phenomenon of thinning the edge portion of the active region because re-oxidation is not actively progressed. However, in the annealing process in the NO gas atmosphere, nitrogen is distributed in a narrow region in the gate oxide film around the interface between the semiconductor substrate and the gate oxide film rather than in the N 2 O gas atmosphere. There is a problem that spreads a lot.
따라서, 상기 질소를 함유한 가스(N2O, NO 등) 분위기에서 수행하는 어닐링 공정의 문제점들을 보완하기 위해 비휘발성 메모리 장치에 적용되는 게이트 산화막 및 게이트의 형성 공정을 개선할 필요가 있다. 이러한 불량은 후속 공정에서의 패턴 형성에 영향을 주며, 특히, 제1 폴리실리콘층 패턴(16a)과 그 위에 형성되는 ONO 유전막과의 계면 특성에 영향을 미친다. 이에 따라, ONO 유전막의 신뢰성이 저하되어 소자의 특성을 열화시키게 된다. 또한, 이러한 현상은 플래시 메모리에서 트렌치 형성하기 위한 식각시, 식각에 의한 손상에 따라서 일정한 특성을 나타내는 것이 아니라 불규칙 적인 특성을 가진다. 이렇게 터널 산화막이 균일하게 형성되지 않고 얇아지는 현상이 발생하면 커플링 비의 차이가 심화되고, 이에 따라 셀이 프로그램 및 소거 시에 과도 소거등의 문제가 발생하여 소자 특성의 악영향을 끼치게 된다.Therefore, there is a need to improve the gate oxide film and the gate formation process applied to the nonvolatile memory device to compensate for the problems of the annealing process performed in the nitrogen-containing gas (N 2 O, NO, etc.) atmosphere. This defect affects the pattern formation in the subsequent process, and in particular, affects the interface characteristics of the first polysilicon layer pattern 16a and the ONO dielectric film formed thereon. As a result, the reliability of the ONO dielectric film is deteriorated, resulting in deterioration of device characteristics. In addition, this phenomenon does not show a constant characteristic according to damage due to etching during etching to form a trench in a flash memory, but has an irregular characteristic. When the tunnel oxide film is not uniformly formed and becomes thinner, the difference in the coupling ratio is intensified. Thus, a problem such as transient erasure occurs when the cell is programmed and erased, thereby adversely affecting device characteristics.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 터널 산화막 액티브 영역의 에지 부위가 얇아지는 현상을 개선할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of manufacturing a semiconductor device that can improve the phenomenon that the edge portion of the tunnel oxide film active region becomes thin.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판에 액티브 영역을 노출시키며 상기 반도체 기판의 표면으로부터 돌출된 제1 부분과, 상기 반도체 기판 내에 매립되어 상기 제1 부분보다 큰 폭을 갖는 제2 부분을 포함하는 소자 분리막 패턴을 형성하고. 상기 액티브 영역 상에 예비 터널 산화막 및 플로팅 게이트 패턴을 형성한다. 이어서 상기 플로팅 게이트 패턴의 측벽이 노출되도록, 상기 소자 분리막 패턴의 일부를 제거한 후, 상기 예비 터널 산화막을 재산화시켜 터널 산화막으로 완성한다.According to an aspect of the present invention for achieving the above object, a first portion protruding from the surface of the semiconductor substrate while exposing an active region to the semiconductor substrate, and has a greater width than the first portion embedded in the semiconductor substrate Forming an isolation pattern comprising the second portion; A preliminary tunnel oxide layer and a floating gate pattern are formed on the active region. Subsequently, a portion of the device isolation layer pattern is removed to expose sidewalls of the floating gate pattern, and then the preliminary tunnel oxide layer is reoxidized to complete the tunnel oxide layer.
본 발명의 일 실시예에 따르면, 상기 예비 터널 산화막을 터널 산화막으로 완성하는 단계는 열산화(Thermal Oxidation), 라디칼 산화 또는 플라즈마 산화에 의해 수행된다.According to one embodiment of the present invention, the step of completing the preliminary tunnel oxide film as a tunnel oxide film is performed by thermal oxidation, radical oxidation or plasma oxidation.
또한, 소자 분리막 패턴을 형성하는 단계는, 반도체 기판을 부분적으로 노출시키는 마스크 패턴을 형성한 후 상기 노출된 반도체 기판의 표면 부위를 식각하여 상기 반도체 기판의 액티브 영역을 정의하는 트렌치를 형성한다. 이어서 상기 트렌치를 매립하는 소자 분리막을 형성한 후 상기 마스크 패턴 및 상기 소자 분리막의 상부를 부분적으로 제거하여 상기 소자 분리막 패턴을 형성한다.In the forming of the device isolation layer pattern, after forming a mask pattern partially exposing the semiconductor substrate, a surface portion of the exposed semiconductor substrate is etched to form a trench defining an active region of the semiconductor substrate. Subsequently, after forming the device isolation layer to fill the trench, the mask pattern and the upper portion of the device isolation layer are partially removed to form the device isolation pattern.
이때, 상기 소자 분리막 패턴의 제1 부분 및 제2 부분의 일부가 제거된다.In this case, a part of the first part and the second part of the device isolation layer pattern is removed.
상술한 바와 같은 본 발명의 실시예들에 의하면, 인위적으로 개방된 심을 갖는 제1 실리콘층을 형성하고, 열처리를 통해 상기 개방된 심을 제거함으로써, 상기 플로팅 게이트 패턴의 상부 표면에서 심이 생성되는 것을 방지할 수 있다. 따라서, 후속하여 상기 플로팅 게이트 패턴 상에 형성되는 유전막의 절연파괴 전압 특성 및 커플링 비율을 개선시킬 수 있다.According to the embodiments of the present invention as described above, by forming a first silicon layer having an artificially open seam and removing the open seam through heat treatment, the seam is prevented from being generated on the upper surface of the floating gate pattern can do. Accordingly, the dielectric breakdown voltage characteristic and the coupling ratio of the dielectric layer formed on the floating gate pattern may be improved.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments and may be implemented in other forms. The embodiments introduced herein are provided to make the disclosure more complete and to fully convey the spirit and features of the invention to those skilled in the art. In the drawings, the thickness of each device or film (layer) and regions has been exaggerated for clarity of the invention, and each device may have a variety of additional devices not described herein. If (layer) is mentioned as being located on another film (layer) or substrate, it may be formed directly on another film (layer) or substrate, or an additional film (layer) may be interposed therebetween.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1은 반도체 기판상에 형성된 패드 산화막과 마스크층을 설명하기 위한 단면도이고, 도 2는 도 1에 도시된 마스크층으로부터 형성된 마스크 패턴을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a pad oxide film and a mask layer formed on a semiconductor substrate, and FIG. 2 is a cross-sectional view illustrating a mask pattern formed from the mask layer shown in FIG. 1.
도 1 및 도 2를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에 패드 산화막(102)을 형성하고, 상기 패드 산화막(102) 상에 마스크층(104)을 형성한다.1 and 2, a
상기 패드 산화막(102)은 열산화(thermal oxidation) 공정, 화학 기상 증착 (chemical vapor deposition; CVD) 공정 등을 통해 약 70Å 내지 100Å 정도로 형성될 수 있다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면 처리를 위해 약 750℃ 내지 900℃ 정도의 온도에서 형성될 수 있다.The
상기 마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 약 1500Å 정도의 두께로 형성될 수 있다.The
상기 마스크층(104) 상에 포토리소그래피(photolithography) 공정을 통해 상기 마스크층(104)의 표면을 노출시키는 포토레지스트 패턴(106)을 형성하고, 상기 포토레지스트 패턴(106)을 식각 마스크로 하는 식각 공정을 통해 상기 마스크층(104) 및 패드 산화막(102)을 순차적으로 식각함으로써 반도체 기판(100) 상에 반도체 기판(100)의 소자 분리 영역(100a)을 노출시키는 제1 개구(112)를 한정하는 마스크 패턴(108)과 패드 산화막 패턴(110)을 형성한다.A
상기 식각 공정의 예로는 플라즈마를 이용하는 건식 식각 공정(dry etching process), 반응성 이온 식각 공정(reactive ion etching process) 등이 있다. 상기 포토레지스트 패턴(106)은 상기 마스크 패턴(108)을 형성한 후 애싱 공정(ashing process) 및 스트립 공정을 통해 제거된다.Examples of the etching process include a dry etching process using a plasma, a reactive ion etching process, and the like. The
도 3은 도 2에 도시된 마스크 패턴을 이용하여 반도체 기판 상에 형성된 트 렌치를 설명하기 위한 단면도이며, 도 4는 도 3에 도시된 트렌치 내에 형성된 필드 소자 분리 패턴을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a wrench formed on a semiconductor substrate using the mask pattern illustrated in FIG. 2, and FIG. 4 is a cross-sectional view for describing a field element isolation pattern formed in the trench shown in FIG. 3.
도 3 및 도 4를 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 반도체 기판(100)의 소자 분리 영역(100a)을 식각함으로써 반도체 기판(100)을 가로지르는 제1방향으로 트렌치(114)를 형성한다. 상기 트렌치(114)는 상기 반도체 기판(100)의 표면으로부터 약 1000Å 내지 5000Å 정도의 깊이를 갖도록 형성될 수 있다.3 and 4, the
여기서, 상기 트렌치(114)의 측벽들은 상기 식각 공정들을 수행하는 동안 반도체 기판(100)에 대하여 경사각을 갖는다.The sidewalls of the
상기 트렌치(114)를 형성하기 위한 식각 공정을 수행하는 동안, 고에너지의 이온 충격으로 인해 야기된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치(114)의 내측 표면들에 대한 열산화 처리를 수행할 수 있다. 상기 열산화 처리에 의해 상기 트렌치(114)의 내측 표면들 상에는 약 50Å 내지 250Å 정도의 두께를 갖는 트렌치 산화막(미도시)이 형성된다.During the etching process to form the
또한, 후속하여 형성되는 막, 예를 들면 필드 소자 분리막(미도시)으로부터 탄소 또는 수소와 같은 불순물들이 상기 트렌치(114)에 의해 정의된 액티브 영역(100b)으로 확산되는 것을 방지하기 위해 상기 트렌치 산화막 상에 라이너 질화막(미도시)을 약 50Å 내지 100Å 정도의 두께로 형성할 수 있다.In addition, the trench oxide layer may be formed to prevent diffusion of impurities such as carbon or hydrogen from a subsequently formed layer, for example, a field device isolation layer (not shown), into the
이어서, 상기 트렌치(114)가 형성된 반도체 기판(100) 상에 필드 소자 분리막을 형성하여 상기 트렌치(114)를 채운다. 상기 필드 소자 분리막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막의 예로는 USG(undoped silicate glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(high density plasma) 산화막 등이 있다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 HDP 산화막이 사용될 수 있다.Subsequently, a field device isolation layer is formed on the
이어서, 상기 필드 소자 분리막의 상부를 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정을 통해 상기 마스크 패턴(108)의 표면이 노출되도록 제거함으로써 상기 트렌치(114) 내에 소자 분리막으로서 기능하며 반도체 기판(100)의 액티브 영역(100b)을 정의하는 필드 소자 분리 패턴(116)을 완성한다.Subsequently, the upper portion of the field device isolation layer is removed to expose the surface of the
도 5는 도 4에 도시된 액티브 영역을 노출시키는 제2 개구를 설명하기 위한 단면도이고, 도 6은 도 5에 도시된 액티브 영역상에 형성된 예비 터널 산화막을 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing a second opening exposing the active region illustrated in FIG. 4, and FIG. 6 is a cross-sectional view for explaining a preliminary tunnel oxide film formed on the active region illustrated in FIG. 5.
도 5 및 도 6을 참조하면, 상기 마스크 패턴(108) 및 패드 산화막 패턴(110)을 제거하여 반도체 기판(100)의 액티브 영역을 노출시키는 제2 개구(118)를 형성한다. 구체적으로, 상기 필드 소자 분리 패턴(116)은 인산을 포함하는 식각액을 이용하여 제거될 수 있으며, 상기 패드 산화막 패턴(110)은 희석된 불산 용액을 이용하여 제거될 수 있다. 한편, 도시된 바와 같이, 상기 마스크 패턴(108) 및 패드 산화막 패턴(110)을 제거하는 동안 상기 필드 소자 분리 패턴(116)의 일부도 함께 제거될 수 있다.5 and 6, the
이에 따라, 상기 필드 소자 분리 패턴(116)은 상기 반도체 기판(100)내의 표 면으로부터 돌출된 제1부분과, 상기 반도체 기판(100) 내에 매립되어 상기 제1 부분보다 작은 폭을 갖는 제2부분으로 형성된다.Accordingly, the field
이어서, 상기 노출된 액티브 영역(100b) 상에 예비 터널 산화막(120)을 형성한다. 상기 예비 터널 산화막(120)으로는 열산화 공정을 통해 형성된 실리콘 산화막이 사용될 수 있다. 상기 예비 터널 산화막(120)의 다른 예로는 불소 도핑된 실리콘 산화막, 탄소 도핑된 실리콘 산화막, 저유전율(low-k) 물질막 등이 사용될 수 있다.Subsequently, a preliminary
도 7은 도 6에 도시된 제2 개구내에 형성된 플로팅 게이트 패턴을 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view for describing a floating gate pattern formed in the second opening illustrated in FIG. 6.
도 7을 참조하면, 상기 제2 개구(118)를 완전히 매립될 수 있도록 상기 터널 산화막(120a) 및 상기 필드 소자 분리 패턴(116) 상에 실리콘층(미도시됨)을 형성한다.Referring to FIG. 7, a silicon layer (not shown) is formed on the
상기 실리콘층은 불순물 도핑된 비정질 실리콘으로 이루어질 수 있다.The silicon layer may be made of impurity doped amorphous silicon.
이어서 상기 필드 소자 분리 패턴(116)이 노출되도록 에치 백 또는 화학적 기계적 연마와 같은 평탄화 공정을 수행하여 상기 제2 개구(118) 내에 플로팅 게이트 패턴(122)을 형성한다.Subsequently, a planarization process such as an etch back or chemical mechanical polishing is performed to expose the field
도 8은 예비 터널 산화막으로부터 완성된 터널 산화막을 설명하기 위한 단면도이다.8 is a cross-sectional view for explaining a tunnel oxide film completed from a preliminary tunnel oxide film.
도 8을 참조하면, 상기 필드 소자 분리 패턴(116)의 제1부분 및 제2부분의 일부를 식각 공정을 수행하여 제거한다.Referring to FIG. 8, portions of the first and second portions of the field
이어서, 재산화 공정을 수행하여 상기 예비 터널 산화막(120)을 터널 산화막(120a)으로 완성한다.Subsequently, a reoxidation process is performed to complete the preliminary
이때, 상기 재산화 공정은 통상적인 열산화(Thermal Oxidation) 공정으로 진행될 수 있으며, 플라즈마 산화 또는 라디칼 산화에 의해 수행 될 수 있다.In this case, the reoxidation process may be performed by a conventional thermal oxidation process, and may be performed by plasma oxidation or radical oxidation.
상기 열산화 공정은 반도체 기판을 노(furnace)에 집어 넣은 후, 약 400℃에서 시작하여 약 1시간 동안 온도를 높여 고온, 예컨대, 약 800 내지 1000℃ 까지 도달하게 한 후 산소를 포함하는 가스, 예컨대, O2 또는 H2O 를 흘려 보내 산소와 실리콘 사이의 반응을 일으켜 약 2시간 동안 산화 공정을 진행한다. O2 를 사용하는 경우를 건식 산화라 하고, H2O 를 사용하는 경우를 습식 산화라 한다.The thermal oxidation process involves placing a semiconductor substrate in a furnace, starting at about 400 ° C. and raising the temperature for about 1 hour to reach a high temperature, for example, about 800 to 1000 ° C., followed by a gas containing oxygen, For example, O 2 or H 2 O is flowed to cause a reaction between oxygen and silicon, and the oxidation process is performed for about 2 hours. The case of using O 2 is called dry oxidation, and the case of using H 2 O is called wet oxidation.
상기 플라즈마 산화 공정은 통상적인 열 산화 공정과는 달리 산소 플라즈마를 도입하여 상기 예비 터널 산화막(120)과 산화반응을 일으키는 방법이다. 산소 플라즈마을 이용한 산화 공정은 반응성이 우수하기 때문에, 낮은 온도, 예컨대, 400℃ 이하의 온도에서 진행될 수 있다.Unlike the conventional thermal oxidation process, the plasma oxidation process introduces an oxygen plasma to cause an oxidation reaction with the preliminary
또한, 상기 라디칼 산화 공정은 소스 가스로 산소 라디칼을 사용하여 산화반응을 일으키는 방법이다. 상기 라디칼 산화 공정에 의하면 산화 반응이 활발하게 일어날 뿐만 아니라. 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나게 할수 있다. 라디칼 산화 공정에서는 소스 가스로서 산소 가스만을 사용하거나, 산소 가스와 수소 가스를 동시에 사용하거나 또는 산소 가스, 수소 가스 만이 아니라 염화 수소 가스를 함께 사용할 수도 있다. 수소 가스 가 공급되는 경우에는 반응 부산물로서 수증기가 발생된다. 라디칼 산화 공정에서는 소스 가스가 라디칼 상태가 될 수 있도록 통상적인 열산화 공정에 비하여 저압 조건에서 실시한다.In addition, the radical oxidation process is a method of causing an oxidation reaction using oxygen radical as the source gas. According to the radical oxidation process, not only the oxidation reaction occurs actively. Regardless of the profile where the oxidation takes place, it is possible to produce a uniform oxidation reaction throughout. In the radical oxidation process, only oxygen gas may be used as the source gas, oxygen gas and hydrogen gas may be used simultaneously, or hydrogen chloride gas may be used together with not only oxygen gas and hydrogen gas. When hydrogen gas is supplied, steam is generated as a reaction by-product. In the radical oxidation process, it is carried out under low pressure conditions compared with the conventional thermal oxidation process so that the source gas can be in a radical state.
이때, 상술한 재산화 공정을 수행하면, 통상적으로 예비 터널 산화막(120) 패턴의 측면으로 산화제(oxidant)가 확산되어서, 상기 예비 터널 산화막(120)의 양단의 두께가 증가시킴으로서 터널 산화막(120a)이 완성된다. 따라서, 상기 재산화 공정으로 터널 산화막(120a)의 양단의 두께가 얇아지는 현상을 개선할 수 있다.In this case, when the reoxidation process described above is performed, an oxidant is generally diffused to the side surface of the preliminary
도 9는 도 8에 도시된 플로팅 게이트 패턴으로부터 획득된 플로팅 게이트 전극을 포함하는 반도체 장치를 설명하기 위한 단면도이다.FIG. 9 is a cross-sectional view for describing a semiconductor device including a floating gate electrode obtained from the floating gate pattern illustrated in FIG. 8.
도 9를 참조하면, 상기 필드 소자 분리막 패턴(116)의 상부를 제거하여 플로팅 게이트 패턴(122a)의 상부 측벽 부위들을 노출시킨다. 상기 필드 소자 분리막 패턴(116)은 등방성 또는 이방성 식각 공정을 통해 부분적으로 제거될 수 있으며, 상기 액티브 영역(100b) 상에 형성된 터널 산화막(120a)이 노출되지 않도록 수행된다. 이는 상기 필드 소자 분리막 패턴(116)을 부분적으로 제거하기 위한 식각액 또는 식각 가스에 의해 상기 터널 산화막(120a)이 손상되는 것을 방지하기 위함이다. 또한, 상기 필드 소자 분리 패턴(116)을 부분적으로 제거하는 동안 플로팅 게이트 패턴(122)의 모서리 부분이 라운딩 처리될 수 있다.9, the upper portion of the field device
이어서, 상기 플로팅 게이트 패턴(122a) 및 상기 필드 소자분리막 패턴(116) 상에 유전막(미도시)을 형성한다. 상기 유전막으로는 산화물/질화물/산화물(ONO)로 이루어진 복합 유전막, 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.Subsequently, a dielectric film (not shown) is formed on the floating
상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물질막은 Al2O3, Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 MOCVD(metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다.The composite dielectric film may be formed by an LPCVD process, and the high dielectric constant material film may be formed of Al 2 O 3 , Y 2 O 3 , HfO 2 , ZrO 2 , Nb 2 O 5 , BaTiO 3 , SrTiO 3 , and the like. It may be formed by an atomic layer deposition (ALD) process or a metal organic chemical vapor deposition (MOCVD) process.
상기 유전막 상에 컨트롤 게이트 도전층(미도시)을 형성한다. 상기 컨트롤 게이트 도전층은 불순물 도핑된 폴리실리콘층 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층 포함할 수 있다.A control gate conductive layer (not shown) is formed on the dielectric layer. The control gate conductive layer may include an impurity doped polysilicon layer and a metal silicide layer such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix).
상기 컨트롤 게이트 도전층을 패터닝하여 상기 제1 방향과 다른 제2방향으로 연장하는 컨트롤 게이트 전극(126)을 형성한다. 또한, 상기 유전막, 플로팅 게이트 패턴(122) 및 터널 산화막(120a)을 순차적으로 패터닝함으로써 상기 컨트롤 게이트 전극(126), 유전막 패턴(124), 플로팅 게이트 전극(122a) 및 터널 산화막(120a)을 포함하는 플래시 메모리 장치의 게이트 구조물(128)을 완성한다.The control gate conductive layer is patterned to form a
도시되지는 않았으나, 상기 게이트 구조물(128)에 대하여 상기 제1방향으로 서로 대향하는 반도체 기판(100)의 액티브 영역(100b)의 표면 부위에 소스/드레인 영역들(미도시)을 불순물 도핑 공정을 통해 형성함으로써, 플래시 메모리 장치와 같은 반도체 장치를 완성할 수 있다.Although not shown, an impurity doping process may be performed on source / drain regions (not shown) on the surface portion of the
상기와 같은 본 발명에 따르면, 예비 터널 산화막 및 플로팅 게이트를 형성 후 소자 분리막을 부분적으로 식각한 후 재산화 공정을 통해 상기 예비 터널 산화막을 산화막으로 완성시킨다. 따라서, 터널 산화막이 얇아지는 현상을 개선하여 반도체 소자의 특성을 향상시킨다.According to the present invention as described above, after forming the preliminary tunnel oxide film and the floating gate, the device isolation film is partially etched and then the preliminary tunnel oxide film is completed by the reoxidation process. Therefore, the phenomenon of thinning of the tunnel oxide film is improved to improve the characteristics of the semiconductor device.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050066359A KR20070011794A (en) | 2005-07-21 | 2005-07-21 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050066359A KR20070011794A (en) | 2005-07-21 | 2005-07-21 | Method of manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070011794A true KR20070011794A (en) | 2007-01-25 |
Family
ID=38012380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050066359A KR20070011794A (en) | 2005-07-21 | 2005-07-21 | Method of manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070011794A (en) |
-
2005
- 2005-07-21 KR KR1020050066359A patent/KR20070011794A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |