KR20070002821A - Column address count circuit - Google Patents

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Abstract

A column address count circuit is provided to prevent an operation error by assuring sufficient timing margin in an address latch by delaying an initial internal address inputted according to a first clock. An initial address latch part(100) outputs an internal column address by latching an initial column address in synchronization with a first clock when a column command is applied. A delay part(110) outputs a delayed column address by delaying the internal column address. An address latch part(120) outputs an address control signal by changing the level of the delayed column address in synchronization with the first clock when a clock control signal is enabled, and latches the address control signal for a fixed time. An address counter part(130) count a column address bit during a count time of predetermined bits in synchronization with a second clock. An address determination part(140) sequentially outputs the column addresses counted in the address counter part in synchronization with the second clock on the basis of the delayed column address.

Description

컬럼 어드레스 카운트 회로{Column address count circuit}Column address count circuit

도 1a 및 도 1b는 종래의 컬럼 어드레스 카운트 회로에 관한 전체 회로도. 1A and 1B are an overall circuit diagram of a conventional column address count circuit.

도 2는 종래의 컬럼 어드레스 카운트 회로에 관한 동작 타이밍도. 2 is an operation timing diagram of a conventional column address count circuit.

도 3은 종래의 컬럼 어드레스 카운트 회로의 문제점을 설명하기 위한 동작 타이밍도. 3 is an operation timing diagram for explaining a problem of the conventional column address count circuit.

도 4는 본 발명에 따른 컬럼 어드레스 카운트 회로에 관한 회로도. 4 is a circuit diagram of a column address count circuit according to the present invention;

도 5는 본 발명에 따른 컬럼 어드레스 카운트 회로의 동작 타이밍도. 5 is an operation timing diagram of a column address count circuit according to the present invention.

본 발명은 컬럼 어드레스 카운트 회로에 관한 것으로서, 특히, 컬럼 어드레스의 카운트시 어드레스 래치의 전압 마진을 충분히 확보하여 동작 오류를 방지할 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a column address counting circuit, and more particularly, to a technique in which a voltage margin of an address latch is sufficiently secured when a column address is counted to prevent an operation error.

일반적으로 SDRAM 제품은 스펙(SPEC)에서 버스트 랭스(Burst Length)에 관한 규정과 입력 어드레스에 따른 동작이 정해져 있다. 따라서, 이를 구현하기 위해서 는 디램의 내부 회로에서 컬럼계 명령의 인가시 컬럼 어드레스를 기반으로 하여 버스트 랭스 만큼의 횟수로 내부 카운팅을 수행하기 위한 컬럼 어드레스 카운트 회로가 필요하다. In general, SDRAM products have a specification for burst length and an operation according to an input address in the specification (SPEC). Therefore, in order to implement this, a column address count circuit is required to perform internal counting as many times as the burst length based on the column address when the column-based command is applied in the internal circuit of the DRAM.

이러한 스펙에서 규정된 버스트 랭스 동작은 인터리브 모드(Interleave mode)와 시퀀셜 모드(Sequential mode)가 있으며, 버스트 랭스는 1,2,4,8,풀 페이지 모드가 있다. 이를 구현하기 위해서는 컬럼 계통 어드레스의 모든 비트를 카운트하는 회로가 필요하다. 따라서, 인터리브 모드 또는 시퀀셜 모드인지의 여부에 따라 각각 다른 방식의 카운트 동작을 수행하는 도 1의 컬럼 어드레스 카운트 회로가 개시된 바 있다. The burst length operation defined in this specification includes interleave mode and sequential mode, and the burst length includes 1,2,4,8 and full page modes. This requires a circuit that counts all the bits of the column address. Accordingly, the column address counting circuit of FIG. 1 has been disclosed in which count operations of different types are performed according to whether they are in interleaved mode or sequential mode.

도 1a 및 도 1b는 종래의 컬럼 어드레스 카운트 회로에 관한 전체 회로도이다. 1A and 1B are overall circuit diagrams of a conventional column address count circuit.

종래의 컬럼 어드레스 카운트 회로는 크게 초기 어드레스 래치부(10), 어드레스 래치부(20), 어드레스 카운터부(30), 어드레스 결정부(40) 및 어드레스 출력부(50)를 구비한다. The conventional column address count circuit largely includes an initial address latch unit 10, an address latch unit 20, an address counter unit 30, an address determination unit 40, and an address output unit 50.

여기서, 초기 어드레스 래치부(10)는 첫번째 클럭신호 YCLK1D에 따라 컬럼 명령이 인가되는 시점에서의 어드레스 TLA를 초기 어드레스로 래치한다. 그리고, 어드레스 래치부(20)는 첫번째 클럭신호 YCLK1D에 의해 초기 어드레스 래치부(10)에서 래치된 어드레스를 2,3,4 비트 어드레스를 카운트하는 동안 래치한다. Here, the initial address latch section 10 latches the address TLA at the time when the column command is applied to the initial address according to the first clock signal YCLK1D. The address latch section 20 latches the address latched by the initial address latch section 10 by the first clock signal YCLK1D while counting 2, 3, and 4 bit addresses.

또한, 어드레스 카운터부(30)는 두번째 클럭신호 YCLK2D에 동기하여 2,3,4 비트 어드레스를 카운트한다. 어드레스 결정부(40)는 첫번째 클럭신호 YCLK1에 의 해 래치된 초기 어드레스를 기초로 하여 2,3,4 비트 클럭 동안 카운트 결과를 결정하게 된다. 어드레스 출력부(50)는 첫번째 클럭신호 YCLK1와 두번째 클럭신호 YCLK2에 동기하여 래치된 초기 어드레스와 어드레스 결정부(40)에서 출력된 2,3,4 비트 클럭의 어드레스를 출력한다. The address counter section 30 also counts 2, 3, and 4 bit addresses in synchronization with the second clock signal YCLK2D. The address determiner 40 determines the count result for 2, 3, and 4 bit clocks based on the initial address latched by the first clock signal YCLK1. The address output section 50 outputs an initial address latched in synchronization with the first clock signal YCLK1 and the second clock signal YCLK2 and the addresses of the 2, 3, and 4 bit clocks output from the address determination section 40.

여기서, 도 1b는 첫번째 클럭신호 YCLK1와 모드 제어신호 BT의 논리조합에 따라 클럭신호 YCLK1Db와 클럭 제어신호 INTLVDB를 생성하는 제어신호 발생부에 관한 회로도이다. 1B is a circuit diagram of a control signal generator that generates the clock signal YCLK1Db and the clock control signal INTLVDB according to the logical combination of the first clock signal YCLK1 and the mode control signal BT.

이러한 제어신호 발생부는 복수개의 인버터 IV6~IV12와 낸드게이트 ND1 및 노아게이트 NOR1를 구비한다. 여기서, 클럭신호 YCLK1D는 첫번째 클럭신호 YCLK1를 일정시간 비반전 지연하여 생성된 신호이다. The control signal generator includes a plurality of inverters IV6 to IV12, a NAND gate ND1, and a NOA gate NOR1. The clock signal YCLK1D is a signal generated by non-inverting delay of the first clock signal YCLK1 for a predetermined time.

그리고, 클럭 제어신호 INTLVDB는 시퀀셜 모드인지 인터리브 모드인지의 여부에 따라 그 상태를 달리하는 모드 제어신호 BT와 클럭신호 YCLK1D를 낸드게이트 ND1에 의해 낸드연산하여 생성된 신호이다. 따라서, 인터리브 모드일 경우 클럭 제어신호 INTLVDB가 활성화되고, 시퀀셜 모드일 경우 클럭 제어신호 1t가 활성화된다. The clock control signal INTLVDB is a signal generated by NAND operation of the mode control signal BT and the clock signal YCLK1D, which differ in state depending on whether the mode is sequential or interleaved, by the NAND gate ND1. Accordingly, the clock control signal INTLVDB is activated in the interleaved mode, and the clock control signal 1t is activated in the sequential mode.

이러한 각 구성요소에 관한 출력 파형은 도 2에 도시된 동작 타이밍도에 나타난 바와 같다. 도 2의 동작 타이밍도는 컬럼 어드레스 카운트 회로가 인터리브 모드이고, 버스트 랭스가 BL4이며, 오퍼레이션 동작(NOP)이 발생하지 않을 경우, 리드 명령이 연속해서 입력되는 경우의 동작을 나타낸다. 컬럼 어드레스의 카운트시 클럭신호 YCLK1,YCLK2,YCLK1D,YCLK2D에 동기하여 외부로부터 입력되는 초기 (Seed) 어드레스를 기반으로 컬럼 어드레스를 카운트한다. The output waveforms for each of these components are as shown in the operation timing diagram shown in FIG. The operation timing diagram of FIG. 2 shows an operation when the read command is continuously input when the column address count circuit is in the interleaved mode, the burst length is BL4, and the operation operation NOP does not occur. When the column address is counted, the column address is counted based on an initial (Seed) address input from the outside in synchronization with the clock signals YCLK1, YCLK2, YCLK1D, and YCLK2D.

여기서, 초기 어드레스 TLA(하이 상태로 입력)에 따라 생성된 내부 컬럼 어드레스 YCINA가 노드 (A)로 전달되어 어드레스 제어신호 SARG1가 생성되는 과정에서, 클럭 제어신호 INTLVDB/INTLVD가 첫번째 클럭신호 YCLK1D를 지연하여 각각 로우/하이 상태를 유지하는 구간동안 t 시간 만큼의 마진을 확보하여야 한다. Here, in the process in which the internal column address YCINA generated according to the initial address TLA (input high state) is transferred to the node A to generate the address control signal SARG1, the clock control signal INTLVDB / INTLVD delays the first clock signal YCLK1D. Therefore, the margin for t time should be secured during the period of maintaining the low / high state respectively.

그런데, 초기 어드레스 래치부(10)는 클럭신호 YCLK1D를 기반으로 어드레스 TLA를 래치하여 내부 컬럼 어드레스 YCINA를 노드 (A)로 인가할 경우, 클럭신호 YCLK1D의 활성화 시점으로부터 인버터 IV3,IN4의 지연시간 만큼 지연된 이후에 노드 (A)에 내부 컬럼 어드레스 YCINA가 전달된다. However, when the initial address latch unit 10 latches the address TLA based on the clock signal YCLK1D and applies the internal column address YCINA to the node A, the initial address latch unit 10 has a delay time of the inverters IV3 and IN4 from the time when the clock signal YCLK1D is activated. After the delay, the internal column address YCINA is passed to node A.

즉, 노드 (A)에 인가된 내부 컬럼 어드레스 YCINA의 천이시점과 클럭 제어신호 INTLVDB(INTLVD)의 천이시점에서, 클럭 제어신호 INTLVDB는 클럭신호 YCLK1D 보다 인버터 2,3개의 지연시간 만큼 지연된다. 따라서, 클럭 제어신호 INTLVDB의 지연시간은 노드 (A)의 지연시간과 비슷하거나 조금 긴 것을 알 수 있다. That is, at the transition time of the internal column address YCINA applied to the node A and the transition time of the clock control signal INTLVDB (INTLVD), the clock control signal INTLVDB is delayed by two or three delay times than the clock signal YCLK1D. Therefore, it can be seen that the delay time of the clock control signal INTLVDB is similar to or slightly longer than the delay time of the node (A).

따라서, 도 3의 동작 타이밍도에 나타난 바와 같이, 클럭 제어신호 INTLVDB(INTLVD)가 노드 (A)의 유효시간 동안 토글링(Toggling) 동작을 끝내지 못하게 된다. 즉, 클럭 제어신호 INTLVDB(INTLVD)의 유효구간 동안 노드 (A)가 로우 상태를 유지할 경우, 내부 컬럼 어드레스 YCINA가 하이에서 로우 상태로 토글링하는 시점이 빨라지게 된다. 따라서, 클럭 제어신호 INTLVDB(INTLVD)의 펄스 유효시간이 노드 (A)의 유효시간을 벗어나게 된다. Accordingly, as shown in the operation timing diagram of FIG. 3, the clock control signal INTLVDB (INTLVD) does not end the toggling operation during the valid time of the node A. FIG. That is, when node A remains low during the valid period of the clock control signal INTLVDB (INTLVD), the timing at which the internal column address YCINA toggles from high to low becomes faster. Therefore, the pulse valid time of the clock control signal INTLVDB (INTLVD) is out of the valid time of the node A.

결국, t 시간 동안의 마진을 확보하지 못하게 될 경우 어드레스 제어신호 SARG1에서 글리츠(Glitch) 현상(B)이 발생하게 되고, 이로 인해 카운트 회로의 논리값 오류가 발생하게 되는 문제점이 있다. As a result, when the margin for t time cannot be secured, a glitch phenomenon B occurs in the address control signal SARG1, which causes a logic value error of the count circuit.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 첫번째 클럭에 따라 입력되는 초기의 내부 어드레스를 일정시간 지연하여 어드레스 래치에서 타이밍 마진을 충분히 확보함으로써 동작 오류를 방지할 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, by delaying the initial internal address input according to the first clock for a predetermined time to ensure sufficient timing margin in the address latch to prevent the operation error There is a purpose.

상기한 목적을 달성하기 위한 본 발명의 컬럼 어드레스 카운트 회로는, 제 1클럭에 동기하여 컬럼 명령이 인가되는 시점에서 초기 컬럼 어드레스를 래치하여 내부 컬럼 어드레스를 출력하는 초기 어드레스 래치부; 내부 컬럼 어드레스를 일정시간 지연하여 지연된 컬럼 어드레스를 출력하는 지연부; 클럭 제어신호의 활성화시 제 1클럭에 동기하여 지연된 컬럼 어드레스의 레벨을 변경하여 어드레스 제어신호를 출력하고, 어드레스 제어신호를 일정시간 래치하는 어드레스 래치부; 제 2클럭에 동기하여 일정 비트의 카운트 시간 동안 컬럼 어드레스 비트의 카운트를 수행하는 어드레스 카운터부; 및 지연된 컬럼 어드레스를 기초로 하여 제 2클럭에 동기하여 어드레스 카운터부에서 카운트된 컬럼 어드레스를 순차적으로 출력하는 어드레스 결정부를 구비함을 특징으로 한다. The column address counting circuit of the present invention for achieving the above object comprises: an initial address latch unit for latching an initial column address and outputting an internal column address at a time when a column command is applied in synchronization with the first clock; A delay unit which outputs the delayed column address by delaying the internal column address for a predetermined time; An address latch unit for changing the level of the delayed column address in synchronization with the first clock when the clock control signal is activated, outputting an address control signal, and latching the address control signal for a predetermined time; An address counter unit for counting column address bits during a predetermined bit count time in synchronization with the second clock; And an address determination unit that sequentially outputs the column addresses counted by the address counter unit in synchronization with the second clock based on the delayed column address.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 4는 본 발명에 따른 컬럼 어드레스 카운트 회로에 관한 상세 회로도이다. 4 is a detailed circuit diagram of a column address count circuit according to the present invention.

본 발명의 컬럼 어드레스 카운트 회로는 크게 초기 어드레스 래치부(100), 지연부(110), 어드레스 래치부(120), 어드레스 카운터부(130), 어드레스 결정부(140) 및 어드레스 출력부(150)를 구비한다. The column address count circuit of the present invention is largely based on the initial address latch unit 100, the delay unit 110, the address latch unit 120, the address counter unit 130, the address determination unit 140, and the address output unit 150. It is provided.

먼저, 초기 어드레스 래치부(100)는 첫번째 클럭신호 YCLK1Db에 동기하여 컬럼 명령이 인가되는 시점에서의 어드레스 TLA를 초기 어드레스로 래치하여 내부 컬럼 어드레스 YCINA를 출력한다. First, the initial address latch unit 100 latches the address TLA at the time when the column command is applied in synchronization with the first clock signal YCLK1Db to the initial address and outputs the internal column address YCINA.

그리고, 지연부(110)는 내부 컬럼 어드레스 YCINA를 일정시간 지연하여 t 시간 만큼의 마진이 충분히 확보된 컬럼 어드레스 YCINA_1를 어드레스 래치부(120)에 출력한다. 여기서, 지연부(110)는 내부 컬럼 어드레스 YCINA를 비반전 지연하기 위해 인버터 체인으로 연결된 복수개의 인버터 IN16~IV19를 구비한다. The delay unit 110 delays the internal column address YCINA for a predetermined time, and outputs the column address YCINA_1 to the address latch unit 120 having a sufficient margin of t hours. Here, the delay unit 110 includes a plurality of inverters IN16 to IV19 connected by inverter chains to non-invert the delay of the internal column address YCINA.

그리고, 어드레스 래치부(120)는 인버터 IV20,IV21를 구비하여, 첫번째 클럭신호 YCLK1에 의해 초기 어드레스 래치부(10)에서 래치된 어드레스를 2,3,4 비트 어드레스를 카운트하는 동안 래치한다. 인버터 IV20는 컬럼 어드레스 YCINA_1를 반전하여 노드 (A)에 출력하고, 인버터 IV21는 클럭 제어신호 INTLVDB의 활성화 시점에서 노드 (A)의 신호를 반전하여 어드레스 제어신호 SARG1를 출력한다. The address latch unit 120 includes inverters IV20 and IV21 to latch the address latched by the initial address latch unit 10 by the first clock signal YCLK1 while counting 2, 3, and 4 bit addresses. The inverter IV20 inverts the column address YCINA_1 and outputs it to the node A. The inverter IV21 inverts the signal of the node A at the time of activation of the clock control signal INTLVDB and outputs the address control signal SARG1.

여기서, 클럭 제어신호 INTLVDB는 인터리브 모드에서 활성화되는 첫번째 클럭신호 YCLK1의 변형 신호이다. 즉, 클럭 제어신호 INTLVDB는 첫번째 클럭신호 YCLK1와, 인터리브 모드 또는 시퀀셜 모드에 따라 상태를 달리하는 모드 제어신호 BT의 논리조합에 따라 생성된 신호이다. 이러한 클럭 제어신호 INTLVDB의 생성 회로는 도 1b에 도시된 바와 같으므로 그 상세한 설명은 생략하기로 한다. Here, the clock control signal INTLVDB is a modified signal of the first clock signal YCLK1 activated in the interleaved mode. That is, the clock control signal INTLVDB is a signal generated in accordance with the logical combination of the first clock signal YCLK1 and the mode control signal BT whose state varies depending on the interleaved mode or the sequential mode. Since the generation circuit of the clock control signal INTLVDB is illustrated in FIG. 1B, a detailed description thereof will be omitted.

또한, 어드레스 카운터부(130)는 두번째 클럭신호 YCLK2D에 동기하여 2,3,4 비트 어드레스를 카운트한다. 어드레스 결정부(140)는 첫번째 클럭신호 YCLK1에 의해 래치된 초기 어드레스를 기초로 하여 2,3,4 비트 클럭 동안 카운트 결과를 결정하게 된다. 그리고, 어드레스 출력부(150)는 첫번째 클럭신호 YCLK1에 동기하여 래치된 초기 어드레스와 어드레스 결정부(140)에서 출력된 2,3,4 비트 클럭의 어드레스를 출력한다. The address counter 130 also counts 2, 3, and 4 bit addresses in synchronization with the second clock signal YCLK2D. The address determiner 140 determines the count result for 2, 3, and 4 bit clocks based on the initial address latched by the first clock signal YCLK1. The address output unit 150 outputs an initial address latched in synchronization with the first clock signal YCLK1 and an address of a 2, 3, or 4 bit clock output from the address determination unit 140.

이러한 구성을 갖는 본 발명의 컬럼 어드레스 카운트 회로의 동작 과정을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the column address count circuit of the present invention having such a configuration will be described below with reference to the operation timing diagram of FIG. 5.

먼저, 초기 어드레스 래치부(100)는 첫번째 클럭신호 YCLK1D/YCLK1Db에 동기하여 컬럼 명령이 인가되는 시점에서 어드레스 TLA를 초기 어드레스로 래치하여 내부 컬럼 어드레스 YCINA를 출력한다. First, the initial address latch unit 100 latches the address TLA to the initial address and outputs the internal column address YCINA at the time when the column command is applied in synchronization with the first clock signal YCLK1D / YCLK1Db.

이후에, 지연부(110)는 내부 컬럼 어드레스 YCINA를 복수개의 인버터 IN16~IV19의 지연시간 만큼 지연하여 컬럼 어드레스 YCINA_1를 출력한다. 이때, 지연부(110)의 지연시간은 클럭 제어신호 INTLVDB의 펄스가 토글링을 완전히 끝낸 이후에 노드 (A)가 로우의 값을 유지하는 유효시간 동안을 의미한다. Thereafter, the delay unit 110 outputs the column address YCINA_1 by delaying the internal column addresses YCINA by the delay times of the plurality of inverters IN16 to IV19. At this time, the delay time of the delay unit 110 means a valid time during which the node A maintains a low value after the pulse of the clock control signal INTLVDB completes the toggling.

한편, 연속적인 컬럼 명령이 인가되어 클럭 제어신호 INTLVDB가 활성화될 경우 어드레스 카운터부(130)의 PMOS트랜지스터 P1가 턴온되어 노드 (C)가 하이 레벨 로 초기화된다. 이에 따라, 노드 (D)는 로우 레벨이 되고, 노드 (E)는 하이 레벨이 되며, 노드 (F)는 로우 레벨이 된다. On the other hand, when the continuous column command is applied and the clock control signal INTLVDB is activated, the PMOS transistor P1 of the address counter 130 is turned on to initialize the node C to a high level. Accordingly, node D becomes low level, node E becomes high level, and node F becomes low level.

그리고, 어드레스 래치부(120)는 클럭 제어신호 INTLVDB/INTLVD가 활성화될 경우, 지연부(110)에서 인가되는 컬럼 어드레스 YCINA_1를 반전하여 어드레스 제어신호 SARG1를 어드레스 결정부(140)에 출력한다. 즉, 새로운 명령신호가 인가되면 클럭 제어신호 INTLVDB에 동기하여 초기 컬럼 어드레스의 레벨을 변경한다. When the clock control signal INTLVDB / INTLVD is activated, the address latch unit 120 inverts the column address YCINA_1 applied by the delay unit 110 and outputs the address control signal SARG1 to the address determination unit 140. That is, when a new command signal is applied, the level of the initial column address is changed in synchronization with the clock control signal INTLVDB.

이에 따라, 도 5의 타이밍도에 나타난 바와 같이 클럭 제어신호 INTLVD가 로우로 천이하는 시점으로부터 노드 (A)가 하이로 천이하는 시점까지 t 시간 만큼의 마진을 충분히 확보함으로써 어드레스 제어신호 SARG1에서 글리츠가 발생하지 않는 것을 알 수 있다. Accordingly, as shown in the timing diagram of FIG. 5, the glitz in the address control signal SARG1 is secured by sufficiently securing the margin for t time from the time when the clock control signal INTLVD transitions low to the time when the node A transitions high. It can be seen that does not occur.

참고로, 본 발명에서 내부 컬럼 어드레스 YCINA를 지연부(110)의 지연시간 만큼 지연할 경우 tAA(카스 동작 성능 시간)은 고려하지 않아도 된다. 즉, SDRAM의 주요 성능 지표 중 하나인 tAA는 내부 컬럼 어드레스 YCINA에 영향을 받지 않고 클럭신호 YCLK1,YCLK2 등에 의해 영향을 받기 때문에 내부 컬럼 어드레스 YCINA를 지연하는 것은 tAA의 성능 저하와 무관하다. For reference, in the present invention, when the internal column address YCINA is delayed by the delay time of the delay unit 110, tAA (cas operation performance time) may not be considered. That is, tAA, one of the main performance indicators of the SDRAM, is not affected by the internal column address YCINA and is affected by the clock signals YCLK1 and YCLK2. Therefore, delaying the internal column address YCINA is not related to the performance degradation of tAA.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. Preferred embodiments of the present invention are for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, and such modifications may be made by the following claims. Should be seen as belonging to.

이상에서 설명한 바와 같이, 본 발명은 첫번째 클럭에 따라 입력되는 초기의 내부 어드레스를 일정시간 지연하여 어드레스 래치에서 타이밍 마진을 충분히 확보함으로써 동작 오류를 방지할 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of preventing an operation error by sufficiently securing a timing margin in an address latch by delaying an initial internal address input according to a first clock for a predetermined time.

Claims (4)

제 1클럭에 동기하여 컬럼 명령이 인가되는 시점에서 초기 컬럼 어드레스를 래치하여 내부 컬럼 어드레스를 출력하는 초기 어드레스 래치부;An initial address latch unit for latching an initial column address and outputting an internal column address when a column command is applied in synchronization with the first clock; 상기 내부 컬럼 어드레스를 일정시간 지연하여 지연된 컬럼 어드레스를 출력하는 지연부;A delay unit configured to output the delayed column address by delaying the internal column address for a predetermined time; 클럭 제어신호의 활성화시 상기 제 1클럭에 동기하여 상기 지연된 컬럼 어드레스의 레벨을 변경하여 어드레스 제어신호를 출력하고, 상기 어드레스 제어신호를 일정시간 래치하는 어드레스 래치부; An address latch unit which outputs an address control signal by changing a level of the delayed column address in synchronization with the first clock when the clock control signal is activated, and latches the address control signal for a predetermined time; 제 2클럭에 동기하여 일정 비트의 카운트 시간 동안 컬럼 어드레스 비트의 카운트를 수행하는 어드레스 카운터부; 및 An address counter unit for counting column address bits during a predetermined bit count time in synchronization with the second clock; And 상기 지연된 컬럼 어드레스를 기초로 하여 상기 제 2클럭에 동기하여 상기 어드레스 카운터부에서 카운트된 컬럼 어드레스를 순차적으로 출력하는 어드레스 결정부를 구비함을 특징으로 하는 컬럼 어드레스 카운트 회로. And an address determiner which sequentially outputs the column address counted by the address counter unit in synchronization with the second clock based on the delayed column address. 제 1항에 있어서, 상기 지연부의 지연시간은 상기 클럭 제어신호의 펄스가 토글링을 끝낸 이후에 상기 지연된 컬럼 어드레스가 상기 어드레스 래치부의 상기 클럭 제어신호 인가단에 전달되기 이전까지의 유효시간 동안인 것을 특징으로 하는 컬럼 어드레스 카운트 회로. The delay time of the delay unit is an effective time until the delayed column address is transferred to the clock control signal applying terminal after the pulse of the clock control signal is finished toggling. And a column address count circuit. 제 1항 또는 제 2항에 있어서, 상기 지연부는 상기 내부 컬럼 어드레스를 비반전 지연하여 상기 지연된 컬럼 어드레스를 출력하는 인버터 체인을 구비함을 특징으로 하는 컬럼 어드레스 카운트 회로. 3. The column address count circuit according to claim 1 or 2, wherein the delay unit comprises an inverter chain which outputs the delayed column address by non-inverting the internal column address. 제 1항 또는 제 2항에 있어서, 상기 클럭 제어신호는 상기 제 1클럭을 일정시간 지연하여 인터리브 모드시 활성화되는 신호임을 특징으로 하는 컬럼 어드레스 카운트 회로. The column address count circuit according to claim 1 or 2, wherein the clock control signal is a signal which is activated in an interleaved mode by delaying the first clock for a predetermined time.
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