KR20080076087A - Pipe latch circuit and pipe latch method - Google Patents
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Abstract
Description
도 1은 종래 기술에 따른 반도체 메모리 장치의 파이프 래치 장치를 나타내는 블록 구성도.1 is a block diagram illustrating a pipe latch device of a semiconductor memory device according to the related art.
도 2는 도 1의 파이프 래치부를 구성하는 파이프 래치 회로의 상세 회로도.FIG. 2 is a detailed circuit diagram of a pipe latch circuit forming the pipe latch unit of FIG. 1. FIG.
도 3은 고주파에서 도 1의 파이프 래치 장치의 동작 파형도.3 is an operational waveform diagram of the pipe latch device of FIG. 1 at high frequency;
도 4는 저주파에서 도 1의 파이프 래치 장치의 동작 파형도.4 is an operational waveform diagram of the pipe latch device of FIG. 1 at low frequency;
도 5는 본 발명의 실시예에 따른 동기식 메모리 장치의 파이프 래치 장치를 나타내는 블록 구성도.5 is a block diagram illustrating a pipe latch device of a synchronous memory device according to an embodiment of the present invention.
도 6은 도 5의 주파수 판단부를 구성하는 블록 구성도.6 is a block diagram illustrating a frequency determining unit of FIG. 5;
도 7은 도 6의 펄스 발생부를 나타내는 상세 회로도.FIG. 7 is a detailed circuit diagram illustrating the pulse generator of FIG. 6. FIG.
도 8은 도 6의 주파수 비교부를 나타내는 상세 회로도.8 is a detailed circuit diagram illustrating a frequency comparison unit of FIG. 6.
도 9는 도 6의 제어부를 나타내는 상세 회로도.9 is a detailed circuit diagram illustrating a control unit of FIG. 6.
도 10은 고주파에서 도 6의 주파수 판단부의 동작 파형도.10 is an operation waveform diagram of the frequency determination unit of FIG. 6 at a high frequency frequency;
도 11은 저주파에서 도 6의 주파수 판단부의 동작 파형도.11 is an operation waveform diagram of the frequency determination unit of FIG. 6 at a low frequency;
도 12는 도 5의 출력 신호 생성부를 구성하는 블록 구성도.FIG. 12 is a block diagram illustrating an output signal generator of FIG. 5. FIG.
도 13은 도 12의 제 1 출력 신호 생성부를 구성하는 상세 회로도.FIG. 13 is a detailed circuit diagram of a first output signal generator of FIG. 12; FIG.
도 14는 도 5의 파이프 래치부를 구성하는 파이프 래치 회로의 상세 회로도.FIG. 14 is a detailed circuit diagram of a pipe latch circuit constituting the pipe latch unit of FIG. 5. FIG.
도 15는 저주파에서 도 5의 파이프 래치 장치의 동작 파형도.15 is an operational waveform diagram of the pipe latch device of FIG. 5 at low frequency.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 리드 명령에 의해 셀 영역에서 출력되는 데이터를 래치하여 출력하는 파이프 래치 장치 및 파이프 래치 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a pipe latch device and a pipe latch method for latching and outputting data output from a cell region by a read command.
일반적으로 동기식 반도체 장치는 셀 영역에서 전달된 데이터를 저장하였다가 클럭에 동기시켜 연속적으로 출력하기 위해 파이프 래치 장치를 갖는다. Generally, a synchronous semiconductor device has a pipe latch device for storing data transmitted in a cell area and outputting the data continuously in synchronization with a clock.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치의 파이프 래치 장치는 클럭 신호 CLK와 버스트 랭스 BL과 명령어 신호 READ 등을 입력받아 디코딩하는 명령어 해석부(12)와, 명령어 해석부(12)의 출력 신호 IOSASTB, RDCMD와 카스 레이턴시 CL을 입력받아 입력 신호 PIN<0:N>와 출력 신호 POUT<0:N>를 출력하는 파이프 래치 제어부(14) 및 입력 신호 PIN<0:N>와 출력 신호 POUT<0:N>에 동기되어 셀 영역(미도시)에서 출력되는 데이터 DATA_IN을 순차적으로 입력받아 출력 버퍼(미도시)로 출력하는 파이프 래치부(18)를 구비한다. Referring to FIG. 1, a pipe latch device of a semiconductor memory device according to the related art includes an
구체적으로, 명령어 해석부(12)는 리드 명령 READ와 버스트 랭스(Burst Length; BL)를 디코딩하여 입출력 센스앰프 스트로브 신호 IOSASTB와 내부 리드 신호 RDCMD를 출력한다. Specifically, the
여기서, 버스트 랭스 BL는 내브 리드 신호 RDCMD의 활성화 구간을 설정한다. 예컨데, DDR(dual data rate) 반도체 장치에서 버스트 랭스 BL4이면 내부 리드 신호 RDCMD는 2CLK의 활성화 펄스 폭을 가지며, 버스트 랭스 BL8이면 내부 리드 신호 RDCMD는 4CLK의 활성화 펄스 폭을 갖는다.Here, the burst length BL sets the activation period of the probe signal RDCMD. For example, in a dual data rate (DDR) semiconductor device, when the burst length BL4, the internal read signal RDCMD has an activation pulse width of 2 CLK, and when the burst length BL8, the internal read signal RDCMD has an activation pulse width of 4CLK.
파이프 래치 제어부(14)는 입력 신호 생성부(15)와 출력 인에이블 신호 생성부(16) 및 출력 신호 생성부(17)를 포함하여 구성된다. The
입력 신호 생성부(15)는 입출력 센스앰프 스트로브 신호 IOSASTB의 입력을 카운트하여 순차적으로 활성화되는 입력 신호 PIN<0:N>를 출력하고, 출력 인에이블 신호 생성부(16)는 내부 리드 신호 RDCMD로부터 클럭 CLK를 카운트하여 카스 레이턴시 CL에 해당되는 시점에서 활성화되는 출력 인에이블 신호 OUTEN를 출력하며, 출력 신호 생성부(17)는 출력 인에이블 신호 OUTEN의 입력을 카운트하여 순차적으로 활성화되는 출력 신호 POUT<0:N>를 출력한다. The
파이프 래치부(18)는 입력 신호 PIN<0:N>에 동기되어 데이터 DATA_IN를 래치하고 출력 신호 POUT<0:N>에 동기되어 래치된 데이터를 출력하는 다수의 파이프 래치 회로(도 2)로 구성된다. The
도 2를 참조하면, 파이프 래치 회로(20)는 입력 신호 PIN에 응답하여 데이터 DATA_IN를 래치하는 입력부(22)와 출력 신호 POUT에 응답하여 래치된 신호를 출력하는 출력부(24)로 구성된다. Referring to FIG. 2, the
여기서, 파이프 래치 회로(20)의 개수는 래치하는 데이터의 수에 따라 달라지는데, 래치하는 데이터의 수는 카스 레이턴시(CAS Latency; CL)에 의해 결정된 다. 카스 레이턴시 CL은 반도체 장치가 리드 명령 시점으로부터 셀 영역에서 해당되는 데이터를 독출하여 출력 패드까지 전송하는데 발생하는 지연 시간을 보상하기 위해 리드 명령 이후 임의의 지연 클럭 후 데이터가 출력됨을 규정한 신호이다.Here, the number of
예컨데, 버스트 랭스 BL4로 동작하는 반도체 장치는 카스 레이턴시 CL10인 경우 2CLK 간격으로 연속적인 5개의 리드 명령을 수행할 수 있으므로, 파이프 래치부(14)는 5개의 파이프 래치 회로로 구성될 수 있다. For example, since the semiconductor device operating in the burst length BL4 may execute five read commands consecutively at 2 CLK intervals in the case of the cascade latency CL10, the
도 3 내지 도 4를 참조하여 파이프 래치 장치의 동작을 살펴본다. The operation of the pipe latch device will be described with reference to FIGS. 3 to 4.
이하, 반도체 장치는 버스트 랭스 BL4, 카스 레이턴시 CL10로 하며, 그에 따라 파이프 래치부(14)는 5개의 파이프 래치 회로를 구비하며, 초기에 입력 신호 PIN<0>이 로우 레벨 상태로 활성화되고 나머지 입력 신호 PIN<1:4>는 하이 레벨 상태로 비활성화된 것으로 가정한다. Hereinafter, the semiconductor device is referred to as a burst length BL4 and a cascade latency CL10. Accordingly, the
파이프 래치 장치의 동작을 구체적으로 살펴보면, 명령어 해석부(12)는 2CLK 간격으로 연속하여 입력되는 각 리드 명령 READ<0:4>의 입력 시점으로부터 소정 시간 tPIN 이후 대응되는 센스앰프 스트로브 신호 IOSASTB와 내부 리드 신호 RDCOM을 발생한다.Specifically, the operation of the pipe latch device, the
여기서, 소정 시간 tPIN은 리드 명령 READ가 발생하여 셀 영역에서 독출된 데이터가 글로벌 입출력 라인으로 전달되는데 걸리는 시간이다. Here, the predetermined time tPIN is a time taken for the read command READ to occur and the data read from the cell area is transferred to the global input / output line.
입력 신호 생성부(15)는 센스앰프 스트로브 신호 IOSASTB를 카운트하여 순차적으로 입력 신호 PIN<0:4>을 활성화시켜 출력하고, 출력 인에이블 신호 생성부(16)는 내부 리드 신호 RDCMD의 입력 시점부터 클럭 CLK를 카운트하여 카스 레이 턴시 CL10에 동기시켜 출력 인에이블 신호 OUTEN을 출력하며, 출력 신호 생성부(17)는 출력 인에이블 신호 OUTEN의 입력을 카운트하여 순차적으로 출력 신호 POUT<0:4>를 활성화시켜 출력한다. The
여기서, 출력 신호 POUT의 활성화 시간은 버스트 랭스 BL4에 의한 내부 리드 신호 RDCMD의 인에이블 구간과 동일하므로 2tCK가 된다. Here, the activation time of the output signal POUT is equal to the enable period of the internal read signal RDCMD by the burst length BL4, and thus becomes 2tCK.
파이프 래치부(18)는 입력 신호 PIN<0:4>에 동기시켜 글로벌 입출력 라인의 데이터 DATA_IN을 해당되는 파이프 래치 회로<0:4>에 순차적으로 래치하고, 출력 신호 POUT<0:4>에 동기시켜 파이프 래치 회로<0:4>에 래치된 데이터를 순차적으로 출력 버퍼로 출력한다. The
한편, 상술한 바와 같이 동작하는 파이프 래치 장치는 연속하여 리드 명령 READ<5>가 입력되는 경우 데이터를 파이프 래치 회로<0>로 래치시켜야 한다. On the other hand, the pipe latch device operating as described above should latch data to the pipe latch circuit <0> when the read command READ <5> is continuously input.
이때, 도 3 같이, 클럭 주기 tCK가 작은 고주파의 경우, 리드 명령 READ<0>에 의해 파이프 래치 회로<0>에 래치된 데이터가 출력 신호 POUT<0>에 의해 완전히 출력된 이후, 리드 명령 READ<5>에 의한 입력 신호 PIN<0>에 동기되어 데이터가 래치되므로 데이터의 불량이 발생하지 않는다. At this time, as shown in FIG. 3, in the case of a high frequency with a small clock period tCK, after the data latched to the pipe latch circuit <0> by the read command READ <0> is completely output by the output signal POUT <0>, the read command READ Since data is latched in synchronization with the input signal PIN <0> by < 5 >, data defects do not occur.
반면, 도 4와 같이, 클럭 주기 tCK가 큰 저주파의 경우, 리드 명령 READ<0>에 의해 파이프 래치 회로<0>에 래치된 데이터라 출력 신호 POUT<0>에 의해 완전히 출력되기 전, 리드 명령 READ<5>에 의한 입력 신호 PIN<0>에 동기되어 데이터가 래치되므로 출력 데이터와 입력 데이터가 충돌하여 불량이 발생한다. On the other hand, as shown in FIG. 4, in the case of the low frequency having a large clock period tCK, the data is latched to the pipe latch circuit <0> by the read command READ <0>, so that the read command is completely outputted by the output signal POUT <0>. Since data is latched in synchronization with the input signal PIN <0> by READ <5>, the output data and the input data collide with each other, and a failure occurs.
이와 같이, 종래의 파이프 래치 장치는 리드 명령 READ<5>가 발생하여 셀 영 역에서 독출된 데이터가 글로벌 입출력 라인으로 전달되는데 걸리는 시간 tPIN 보다 출력 신호 POUT<0>의 활성화시간 2tCK이 더 큰 저주파의 경우 이전 데이터가 출력되기 다른 데이터가 입력되므로 데이터 불량이 발생할 수 있다. As described above, the conventional pipe latch device has a low frequency in which the activation time of the output signal POUT <0> is larger than the time tPIN of the read command READ <5> generated and the data read out from the cell region is transferred to the global input / output line. In this case, data failure may occur because other data is inputted to output previous data.
이를 해결하기 위해 파이프 래치 회로를 증가시킬 수 있으나, 카스 레이턴시 증가에 상응하여 각 출력 패드마다 파이프 래치 회로를 증가시켜야 하며 이를 제어하기 위한 신호라인 또한 증가시켜야하므로 회로가 복잡해지고 면적이 커지는 문제가 있다. To solve this problem, the pipe latch circuit can be increased, but the pipe latch circuit must be increased for each output pad corresponding to the increase in the cascade latency, and the signal line for controlling it must be increased. .
따라서, 본 발명의 목적은 주파수에 상응하여 파이프 래치 회로에 래치된 데이터의 출력 시점을 제어함으로써 리드 데이터의 안정성을 개선하는 파이프 래치 장치 및 파이프 래치 방법을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a pipe latch device and a pipe latch method for improving the stability of read data by controlling the output timing of data latched in a pipe latch circuit in correspondence with frequency.
본 발명의 다른 목적은 동일한 수의 파이프 래치 회로로 구성된 파이프 래치 장치의 저주파수 동작 제한 카스 레이턴시 크기를 증가시키는 데 있다.It is another object of the present invention to increase the low frequency operation limiting cascade latency size of a pipe latch device composed of the same number of pipe latch circuits.
본 발명의 또다른 목적은 동일한 저주파 동작 제한 카스 레이턴시 크기를 갖는 파이프 래치 장치의 면적을 개선하는 데 있다. It is another object of the present invention to improve the area of a pipe latch device having the same low frequency operation limiting cascade latency size.
상기한 목적을 달성하기 위해 본 발명은 클럭 신호의 주파수를 판단하여 주파수 판단신호를 출력하는 주파수 판단부; 상기 주파수 판단신호에 대응하여 데이터의 래치 및 출력을 제어하기 위한 제어신호를 제공하는 제어부; 및 상기 제어신호에 의하여 입력되는 상기 데이터의 래치 및 출력이 제어되는 파이프 래치부;를 포함하여 구성됨을 특징으로 한다. In order to achieve the above object, the present invention provides a frequency determination unit for determining a frequency of a clock signal and outputting a frequency determination signal; A control unit providing a control signal for controlling latching and output of data in response to the frequency determination signal; And a pipe latch part for controlling the latch and the output of the data input by the control signal.
여기서, 상기 제어부는 입력되는 명령어를 해석하여 대응되는 입출력 센스앰프 스트로브 신호 및 내부 리드 신호를 출력하는 명령어 해석부; 상기 입출력 센스앰프 스트로브 신호를 카운트하여 순차적으로 활성화되는 입력 신호들을 출력하는 입력 신호 생성부; 및 상기 내부 리드 신호와 카스 레이턴시 신호 및 상기 주파수 판단 신호에 의해 상기 제어신호로써 제 1 및 제 2 출력 신호들을 출력하는 출력 신호 생성부; 를 포함하여 구성된다. The controller may include a command interpreter configured to interpret an input command and output a corresponding input / output sense amplifier strobe signal and an internal read signal; An input signal generator for counting the input / output sense amplifier strobe signals and outputting input signals sequentially activated; And an output signal generator configured to output first and second output signals as the control signal based on the internal read signal, the cas latency signal, and the frequency determination signal. It is configured to include.
그리고, 상기 명령어 해석부는 리드 명령과 버스트 랭스 신호를 입력받아 제 1 시간 이후 상기 입출력 센스앰프 스트로브 신호를 출력하며, 상기 제 1 시간은 상기 리드 명령 이후 셀 어레이로부터 상기 데이터가 독출되어 상기 파이프 래치부에 전달되는 시간임이 바람직하다.The command interpreter receives a read command and a burst length signal to output the input / output sense amplifier strobe signal after a first time, and the data is read from the cell array after the read command, and the pipe latch unit It is preferably the time delivered to.
또한, 상기 주파수 판단부는 상기 클럭 신호에 동기되는 펄스 인에이블 신호와 소정 주기를 갖는 다수의 펄스를 발생하는 펄스 발생부; 상기 펄스 발생부의 제 1 펄스와 제 2 펄스에 의해 주파수 판단 신호를 출력하는 주파수 비교부; 및 상기 제 2 출력 펄스에 동기되어 상기 펄스 발생부의 동작을 정지하는 정지 신호를 출력하는 제어부;를 포함하여 구성된다.The frequency determiner may include a pulse generator configured to generate a plurality of pulses having a predetermined period and a pulse enable signal synchronized with the clock signal; A frequency comparator for outputting a frequency determination signal by the first and second pulses of the pulse generator; And a controller configured to output a stop signal for stopping the operation of the pulse generator in synchronization with the second output pulse.
여기서, 상기 펄스 발생부는 상기 클럭 신호에 동기되어 상기 펄스 인에이블 신호를 출력하고 상기 정지 신호에 동기되어 상기 펄스 인에이블 신호의 출력을 제어하는 펄스 인에이블 신호 제어부; 및 상기 클럭 신호에 동기되어 순차적으로 활성화되는 다수의 상기 펄스를 출력하는 플립플롭부;를 포함하여 구성된다. The pulse generator may include: a pulse enable signal controller configured to output the pulse enable signal in synchronization with the clock signal and to control the output of the pulse enable signal in synchronization with the stop signal; And a flip-flop unit configured to output a plurality of the pulses sequentially activated in synchronization with the clock signal.
상기 제 2 펄스는 상기 제 1 펄스와 상기 버스트 랭스에 따른 상기 출력 신호의 활성화 시간에 해당하는 위상차를 갖는 펄스임이 바람직하다. The second pulse is preferably a pulse having a phase difference corresponding to an activation time of the output signal according to the first pulse and the burst.
또한, 상기 주파수 비교부는 상기 제 1 출력 펄스를 반전시켜 제 2 시간 지연하는 지연부; 상기 반전된 제 1 출력 펄스와 상기 지연된 펄스를 래치하는 래치부; 상기 래치부의 출력을 상기 제 2 출력 펄스에 동기시켜 다수의 검출 펄스를 발생하는 검출 펄스 발생부; 및 상기 다수의 검출 펄스가 모두 동일 레벨일 때 상기 주파수 판단 신호를 출력하는 출력부;를 포함하여 구성된다. The frequency comparator may further include: a delay unit configured to invert the first output pulse to delay a second time; A latch unit for latching the inverted first output pulse and the delayed pulse; A detection pulse generator configured to generate a plurality of detection pulses by synchronizing an output of the latch part with the second output pulse; And an output unit configured to output the frequency determination signal when the plurality of detection pulses are all at the same level.
상기 제 2 시간은 상기 제 1 시간 보다 최소한 긴 시간임이 바람직하다. The second time is preferably at least longer than the first time.
상기 검출 펄스 발생부는 최소한 3개 이상의 상기 검출 펄스를 발생하는 직렬 연결된 플립플롭들로 구성됨이 바람직하다.Preferably, the detection pulse generator comprises at least three flip-flops connected in series to generate at least three detection pulses.
상기 출력부는 상기 검출 펄스들을 입력받아 풀업 신호로 출력하는 낸드게이트; 상기 검출 펄스들을 입력받아 풀다운 신호로 출력하는 노아게이트; 전원 전압단과 출력노드 사이에 연결되고 게이트로 상기 풀업 신호를 인가받는 PMOS 트랜지스터; 상기 출력노드와 접지 전압단 사이에 연결되고 게이트로 상기 풀다운 신호를 인가받는 NMOS 트랜지스터; 상기 출력노드의 신호를 래치하는 래치부; 및 상기 래치부의 출력을 반전시켜 상기 주파수 판단 신호로 출력하는 인버터;를 포함하여 구성된다. The NAND gate receives the detection pulses and outputs them as a pull-up signal; A noble gate receiving the detection pulses and outputting the detected pulses as a pull-down signal; A PMOS transistor connected between a power supply voltage terminal and an output node and receiving the pull-up signal through a gate; An NMOS transistor connected between the output node and a ground voltage terminal and receiving the pull-down signal through a gate; A latch unit for latching a signal of the output node; And an inverter for inverting the output of the latch unit and outputting the frequency determination signal.
상기 제어부는 상기 제 2 출력 펄스에 동기되어 순차적으로 활성화되는 다수의 정지 펄스를 발생하는 정지 펄스 발생부; 및 상기 다수의 정지 펄스가 동일 레벨일 때를 판단하여 상기 정지 신호를 활성화시켜 출력하는 출력부;를 포함하여 구 성된다.The control unit includes a stop pulse generator for generating a plurality of stop pulses sequentially activated in synchronization with the second output pulse; And an output unit which determines when the plurality of stop pulses are at the same level and activates and outputs the stop signal.
상기 정지 펄스 발생부는 최소한 3개 이상의 상기 정지 펄스를 발생하는 직렬 연결된 플립플롭들로 구성됨이 바람직하다. Preferably, the stop pulse generator comprises at least three flip-flops connected in series to generate at least three stop pulses.
상기 출력 신호 생성부는 상기 내부 리드 신호와 상기 카스 레이턴시 신호에 상응하여 제 1 및 제 2 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 상기 제 1 출력 인에이블 신호와 상기 주파수 판단 신호에 응답하여 다수의 상기 제 1 출력 신호를 생성하는 제 1 출력 신호 생성부; 및 상기 제 2 출력 인에이블 신호에 응답하여 순차적으로 활성화되는 다수의 상기 제 2 출력 신호를 생성하는 제 2 출력 신호 생성부;를 포함하여 구성됨을 특징으로 한다. The output signal generator may include an output enable signal generator configured to generate first and second output enable signals in response to the internal read signal and the cas latency signal; A first output signal generator configured to generate a plurality of the first output signals in response to the first output enable signal and the frequency determination signal; And a second output signal generator configured to generate a plurality of the second output signals sequentially activated in response to the second output enable signal.
상기 제 2 출력 인에이블 신호는 상기 카스 레이턴시 신호에 동기되어 활성화되는 신호이고, 상기 제 1 출력 인에이블 신호는 상기 제 2 출력 인에이블 신호의 활성화 시점보다 보다 소정 위상차를 두고 앞선 시점에서 활성화되는 신호이며, 상기 위상차는 상기 버스트 랭스에 따른 상기 출력 신호의 활성화 클럭 주기임이 바람직하다. The second output enable signal is a signal that is activated in synchronization with the cas latency signal, and the first output enable signal is activated at a later point in time with a predetermined phase difference than the activation point of the second output enable signal. Preferably, the phase difference is an activation clock period of the output signal according to the burst length.
상기 제 1 출력 신호 생성부는 상기 제 1 출력 인에이블 신호를 카운트하여 순차적으로 활성화되는 다수의 프리 출력 신호를 생성하는 프리 출력 신호 생성부; 및 상기 주파수 판단 신호에 응답하여 상기 프리 출력 신호와 접지 신호 중 어느 하나를 선택적으로 상기 제 1 출력 신호로 출력하는 출력부;를 포함하여 구성됨을 특징으로 한다. The first output signal generator comprises: a pre-output signal generator configured to generate a plurality of pre-output signals sequentially activated by counting the first output enable signal; And an output unit configured to selectively output any one of the pre-output signal and the ground signal as the first output signal in response to the frequency determination signal.
상기 출력부는 상기 주파수 판단 신호가 활성화될 때 상기 프리 출력 신호를 상기 제 1 출력 신호로 선택하여 출력하는 제 1 전송수단; 및 상기 주파수 판단 신호가 비활성화될 때 상기 접지 신호를 상기 제 1 출력 신호로 선택하여 출력하는 제 2 전송수단;을 포함하여 구성되며, 상기 제 1 및 제 2 전송수단은 전송 게이트로 구성됨이 바람직하다. The output unit may include first transmission means for selecting and outputting the pre-output signal as the first output signal when the frequency determination signal is activated; And second transmission means for selecting and outputting the ground signal as the first output signal when the frequency determination signal is deactivated, wherein the first and second transmission means are configured as transmission gates. .
상기 파이프 래치부는 상기 입력 신호에 동기시켜 상기 데이터를 래치하는 입력부; 상기 제 1 출력 신호에 응답하여 상기 입력부의 출력을 래치하는 래치형 전송부; 및 상기 출력 신호에 동기시켜 상기 래치부형 전송부의 신호를 출력하는 출력부;를 포함하는 래치 회로를 다수개 포함하여 구성됨을 특징으로 한다. The pipe latch unit includes an input unit configured to latch the data in synchronization with the input signal; A latch type transmitter configured to latch an output of the input unit in response to the first output signal; And an output unit configured to output a signal of the latch unit transmission unit in synchronization with the output signal.
여기서, 상기 입력부는 상기 데이터를 버퍼링하는 버퍼부; 상기 입력 신호에 응답하여 상기 버퍼부의 출력을 구동하는 구동부; 및 상기 구동부의 출력을 래치하는 래치부;를 포함하여 구성됨을 특징으로 한다.The input unit may include a buffer unit for buffering the data; A driving unit driving an output of the buffer unit in response to the input signal; And a latch unit for latching an output of the driving unit.
그리고, 상기 래치형 전송부는 상기 제 1 출력 신호에 응답하여 상기 입력부의 출력을 전달하는 전송수단; 및 상기 전송수단의 출력을 래치하는 래치부;를 포함하여 구성됨을 특징으로 한다. And, the latch-type transmission unit for transmitting the output of the input unit in response to the first output signal; And a latch unit for latching an output of the transmission means.
본 발며의 목적을 달성하기 위한 다른 파이프 래치 장치는 데이터의 래치 및 출력을 제어하는 입력 신호와 제 1 및 제 2 출력 신호를 출력하는 파이프 래치 제어부; 및 상기 입력 신호에 동기되어 상기 데이터를 래치하고, 상기 제 1 및 제 2 출력 신호에 동기되어 상기 데이터의 출력을 제어하는 파이프 래치부;를 포함하여 구성됨을 특징으로 한다. Another pipe latch device for achieving the object of the present invention is a pipe latch control unit for outputting the first and second output signal and the input signal for controlling the latching and output of the data; And a pipe latch unit configured to latch the data in synchronization with the input signal and to control the output of the data in synchronization with the first and second output signals.
여기서, 상기 파이프 래치부는 다수개의 파이프 래치 회로를 포함하며, 상기 파이프 래치 회로는, 상기 입력 신호에 동기시켜 상기 데이터를 래치하는 입력부;상기 제 1 출력 신호에 응답하여 상기 입력부의 출력을 전송 및 래치하는 래치형 전송부; 상기 제 2 출력 신호에 동기되어 상기 래치형 전송부의 신호를 출력하는 출력부;를 포함하여 구성된다. The pipe latch unit may include a plurality of pipe latch circuits, the pipe latch circuit comprising: an input unit configured to latch the data in synchronization with the input signal; transmitting and latching an output of the input unit in response to the first output signal A latch type transmission unit; And an output unit configured to output a signal of the latch type transmitter in synchronization with the second output signal.
상기 입력부는 상기 데이터를 버퍼링하는 버퍼부; 상기 입력 신호에 동기되어 상기 버퍼부의 출력을 구동하는 구동부; 및 상기 구동부의 출력을 래치하는 래치부;를 포함하여 구성된다. The input unit includes a buffer unit for buffering the data; A driving unit driving an output of the buffer unit in synchronization with the input signal; And a latch unit for latching an output of the driving unit.
상기 래치형 전송부는 상기 제 1 출력 신호에 응답하여 상기 입력부의 출력을 전송하는 전송수단; 및 상기 전송수단의 출력을 래치하는 래치부;를 포함하여 구성된다. The latch transmission unit transmits an output of the input unit in response to the first output signal; And a latch unit for latching an output of the transmission means.
또한, 상기 파이프 래치 제어부는 외부로부터 리드 명령이 인가되고 제 1 시간 후에 활성화되는 입출력 센스앰프 스트로브 신호를 카운트하여 순차적으로 활성화되는 다수의 상기 입력 신호를 생성하는 입력 신호 생성부; 내부 리드 신호와 카스 레이턴시 신호에 응답하여 제 1 및 제 2 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 상기 제 1 출력 인에이블 신호와 주파수 판단 신호에 의해 다수의 상기 제 1 출력 신호를 출력하는 제 1 출력 신호 생성부; 및 상기 제 2 출력 인에이블 신호를 카운트하여 순차적으로 활성화되는 다수의 상기 제 2 출력 신호를 생성하는 제 2 출력 신호 생성부;를 포함하여 구성됨을 특징으로 한다. The pipe latch control unit may further include: an input signal generation unit configured to generate a plurality of input signals sequentially activated by counting an input / output sense amplifier strobe signal activated after a first time after a read command is applied from the outside; An output enable signal generator configured to generate first and second output enable signals in response to the internal read signal and the cascade latency signal; A first output signal generator configured to output a plurality of the first output signals according to the first output enable signal and the frequency determination signal; And a second output signal generator configured to count the second output enable signal and generate a plurality of the second output signals sequentially activated.
상기 주파수 판단 신호는 입력 클럭 신호의 주파수가 기준 클럭 신호의 주파수보다 긴 주기를 갖을 때 활성화되는 신호이며, 상기 기준 클럭 신호의 주파수는 상기 제 2 출력 신호의 활성화 펄스 폭이 상기 제 1 시간과 동일한 주파수이며, 상기 제 2 출력 인에이블 신호는 상기 카스 레이턴시 신호에 동기되어 활성화되는 신호임이 바람직하다. The frequency determination signal is a signal that is activated when a frequency of an input clock signal has a period longer than that of a reference clock signal, and the frequency of the reference clock signal is equal to the first time when an activation pulse width of the second output signal is the same. Frequency, and the second output enable signal is a signal activated in synchronization with the cas latency signal.
상기 제 1 출력 인에이블 신호는 상기 제 2 출력 인에이블 신호의 활성화 시점 보다 상기 제 2 출력 신호의 활성화 펄스 폭에 해당하는 위상차를 갖고 앞선 시점에서 활성화되는 신호임이 바람직하다. Preferably, the first output enable signal is a signal that is activated at an earlier time point with a phase difference corresponding to the activation pulse width of the second output signal than the activation time point of the second output enable signal.
상기 제 1 출력 신호 생성부는 상기 제 1 출력 인에이블 신호를 카운트하여 순차적으로 활성화되는 다수의 프리 출력 신호를 생성하는 프리 출력 신호 생성부; 및 상기 주파수 판단 신호에 응답하여 각 상기 프리 출력 신호와 접지 신호 중 어느 하나를 선택적으로 다수의 상기 제어 신호로 출력하는 출력부;를 포함하여 구성됨을 특징으로 한다. The first output signal generator comprises: a pre-output signal generator configured to generate a plurality of pre-output signals sequentially activated by counting the first output enable signal; And an output unit selectively outputting any one of each of the pre-output signal and the ground signal as a plurality of the control signals in response to the frequency determination signal.
상기 출력부는 상기 주파수 판단 신호가 활성화될 때 상기 프리 출력 신호를 상기 제 1 출력 신호로 선택하여 출력하는 제 1 전송수단; 및 상기 주파수 판단 신호가 비활성화될 때 상기 접지 신호를 상기 제 1 출력 신호로 선택하여 출력하는 제 2 전송수단;을 포함하여 구성되며, 상기 제 1 및 제 2 전송수단은 전송 게이트로 구성됨이 바람직하다. The output unit may include first transmission means for selecting and outputting the pre-output signal as the first output signal when the frequency determination signal is activated; And second transmission means for selecting and outputting the ground signal as the first output signal when the frequency determination signal is deactivated, wherein the first and second transmission means are configured as transmission gates. .
본 발명의 목적을 달성하기 위한 또 다른 파이프 래치 장치는 입력 신호에 동기시켜 데이터를 래치하고 클럭 신호의 주파수에 응답하는 제어 신호에 대응하여 상기 래치된 데이터의 출력 시점을 제어하는 입력부; 및 상기 입력부의 출력을 래치하고 출력 신호에 동기시켜 상기 래치된 신호를 출력하는 출력부;를 포함하여 구 성됨을 특징으로 한다. Another pipe latch device for achieving the object of the present invention comprises: an input unit for latching data in synchronization with an input signal and controlling the output time of the latched data in response to a control signal in response to a frequency of a clock signal; And an output unit for latching an output of the input unit and outputting the latched signal in synchronization with an output signal.
상기 제어 신호는 입력 클럭 신호의 주파수가 기준 클럭 신호의 주파수 보다 작은 경우 상기 출력 신호의 활성화 시점 이전에 소정 위상차를 두고 활성화되는 신호이며, 상기 위상차는 버스트 랭스에 따른 상기 출력 신호의 활성화 펄스 폭에 대응되는 클럭 주기임이 바람직하다. The control signal is a signal that is activated with a predetermined phase difference before the time of activation of the output signal when the frequency of the input clock signal is smaller than the frequency of the reference clock signal, and the phase difference is equal to the activation pulse width of the output signal according to the burst length. It is preferably a corresponding clock period.
상기 입력부는 상기 데이터를 버퍼링하는 버퍼부; 상기 입력 신호에 동기되어 상기 버퍼부의 출력을 구동하는 구동부; 상기 구동부의 출력을 래치하는 래치부; 및 상기 제어 신호에 상응하여 상기 래치부의 출력 시점을 제어하는 제어부;를 포함하여 구성됨을 특징으로 한다. The input unit includes a buffer unit for buffering the data; A driving unit driving an output of the buffer unit in synchronization with the input signal; A latch unit for latching an output of the driving unit; And a controller configured to control an output time point of the latch unit in response to the control signal.
상기 버퍼부는 다수의 인버터로 구성됨이 바람직하다. The buffer unit is preferably composed of a plurality of inverters.
본 발명의 다른 목적을 달성하기 위한 파이프 래치 방법은 클럭 신호의 주파수와 기준 클럭 신호의 주파수를 비교하여 주파수 판단 신호를 출력하는 제 1 단계; 상기 주파수 판단 신호에 대응하여 상기 데이터의 래치 및 전송을 제어하는 제어 신호를 출력하는 제 2 단계; 및 상기 제어 신호에 의하여 상기 데이터의 래치 및 전송하는 제 3 단계;를 포함하여 구성됨을 특징으로 한다. According to another aspect of the present invention, a pipe latch method includes: a first step of outputting a frequency determination signal by comparing a frequency of a clock signal with a frequency of a reference clock signal; A second step of outputting a control signal for controlling the latching and transmission of the data in response to the frequency determination signal; And a third step of latching and transmitting the data according to the control signal.
상기 제 2 단계는 외부로부터 리드 명령이 인가되고 소정시간 후 활성화되는 입출력 센스앰프 스트로브 신호를 카운트하여 순차적으로 활성화되는 다수의 입력 신호를 생성하는 단계; 내부 리드 신호와 카스 레이턴시 신호에 응답하여 활성화되는 출력 인에이블 신호를 카운트하여 순차적으로 활성화되는 다수의 출력 신호를 생성하는 단계; 및 상기 주파수 판단 신호에 응답하여 상기 출력 인에이블 신호의 활성화 시점보다 제 1 시간 앞서 활성화되는 상기 다수의 제어 신호를 생성하는 단계;를 포함하여 구성된다. The second step may include generating a plurality of input signals sequentially activated by counting an input / output sense amplifier strobe signal that is applied from a outside and activated after a predetermined time; Counting an output enable signal that is activated in response to the internal read signal and the cas latency signal to generate a plurality of output signals that are sequentially activated; And generating the plurality of control signals that are activated a first time ahead of an activation time point of the output enable signal in response to the frequency determination signal.
여기서, 상기 제 1 시간은 상기 출력 신호의 활성화 펄스 폭에 대응되는 시간임이 바람직하다.Here, the first time is preferably a time corresponding to the activation pulse width of the output signal.
제 3 단계는 상기 입력 신호에 동기시켜 순차적으로 입력되는 상기 데이터를 제 1 래치하는 단계; 상기 제어 신호에 의해 상기 제 1 래치된 데이터를 입력받아 제 2 래치하는 단계; 및 상기 출력 신호에 동기시켜 상기 제 2 래치된 데이터를 출력하는 단계;를 포함하여 구성된다. The third step may include: first latching the data sequentially input in synchronization with the input signal; Receiving and latching the first latched data by the control signal; And outputting the second latched data in synchronization with the output signal.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
본 발명은 파이프 래치 장치의 면적 증가를 최소화하면서 저주파에서 카스 레이턴시에 따른 동작 제한 범위를 넓혀 리드 데이터의 안정성을 확보하는 파이프 래치 장치에 관한 것으로 바람직한 실시예로 도 5를 제시한다. The present invention relates to a pipe latch device which secures the stability of read data by widening the operation limit range according to cas latency at low frequency while minimizing the increase of the area of the pipe latch device.
도 5를 참조하면, 본 발명의 실시예에 따른 파이프 래치 장치는, 명령어 해석부(120), 주파수 판단부(130), 파이프 래치 제어부(140) 및 파이프 래치부(180) 를 포함하여 구성된다. Referring to FIG. 5, a pipe latch device according to an embodiment of the present invention includes a
구체적으로, 명령어 해석부(120)는 연속적으로 입력되는 리드 명령 READ와 버스트 랭스 BL을 해석하여 대응되는 입출력 센스앰프 스트로브 신호 IOSASTB와 내부 리드 신호 RDCMD를 출력한다. Specifically, the
여기서, 입출력 센스앰프 스트로브 신호 IOSASTB는 리드 명령 READ 이후 셀 어레이로부터 데이터가 독출되어 파이프 래치부(180)에 도달되는 소정 시간 tPIN 이후 활성화되는 신호이다. 그리고, 내부 리드 신호 RDCMD는 버스트 랭스 BL에 대응되는 의해 활성화 펄스 폭을 갖는다. 예를들어, 버스트 랭스 BL4이면, 내부 리드 신호 RDCMD의 활성화 펄스 폭은 2tCK가 된다. Here, the input / output sense amplifier strobe signal IOSASTB is a signal that is activated after a predetermined time tPIN when data is read from the cell array after the read command READ and reaches the
주파수 판단부(130)는 반도체 장치에 입력되는 클럭 신호 CLK의 주파수를 임의로 설정된 기준 주파수와 비교하여 고주파 또는 저주파를 판단하고 그에 따라 주파수 판단 신호 SEL을 출력한다. The
파이프 래치 제어부(140)는 입출력 센스앰프 스트로브 신호 IOSASTB를 카운트하여 순차적으로 활성화되는 입력 신호 PIN<0:N>을 출력하는 입력 신호 생성부(150)와, 내부 리드 신호 RDCMD와 카스 레이턴시 신호 CL 및 주파수 판단 신호SEL에 의해 출력 신호 POUT_F<0:N>, POUT_S<0:N>를 출력하는 출력 신호 생성부(160)를 구비한다. The pipe
파이프 래치부(180)는 입력 신호 PIN<0:4>과 출력 신호 POUT_F<0:4>, POUT_S<0:4>에 응답하여 셀 영역으로부터 독출되어 글로벌 입출력 라인에 실린 데이터 DATA_IN을 래치하고 순차적으로 출력하는 다수의 파이프 래치 회로를 구비한다.The
도 6을 참조하면, 주파수 판단부(130)는 리셋 신호 RESET에 의해 초기화되는 펄스 발생부(220), 주파수 비교부(240) 및 제어부(260)를 포함하여 구성된다. Referring to FIG. 6, the
펄스 발생부(220)는 클럭 신호 CLK에 동기되며 소정 주기를 갖는 다수의 펄스를 발생하며, 주파수 비교부(240)는 펄스 발생부(220)에서 출력되는 펄스 P1, PK 에 의해 주파수 판단 신호 SEL을 출력하며, 제어부(260)는 펄스 P3에 동기되어 펄스 발생부(220)로 정지 신호 STOP를 출력한다.The
여기서, 펄스 PK는 펄스 P1와 버스트 랭스 BL에 따른 내부 리드 신호 RDCMD의 활성화 시간에 해당하는 위상차를 갖는다. 예를들어, 버스트 랭스 BL4인 경우 펄스 PK는 펄스 P1과 2tCK 위상차를 갖는 P3이 된다.Here, the pulse PK has a phase difference corresponding to the activation time of the internal read signal RDCMD according to the pulse P1 and the burst BL. For example, in the case of burst length BL4, pulse PK becomes P3 having a 2tCK phase difference from pulse P1.
도 7을 참조하면, 펄스 발생부(220)는 반전된 클럭 신호 CLKB에 동기되어 펄스 인에이블 신호 PEN를 출력하고 정지 신호 STOP에 응답하여 펄스 인에이블 신호 PEN의 출력을 제어하는 펄스 인에이블 신호 제어부(222)와, 펄스 인에이블 신호 PEN을 반전된 클럭 신호 CLKB에 동기시켜 순차적으로 활성화되는 다수의 펄스 P1 내지 PN로 출력하는 플립플롭부(224)를 포함하여 구성된다. Referring to FIG. 7, the
도 8을 참조하면, 주파수 비교부(240)는 펄스 P1을 반전시켜 소정 시간 지연하여 지연 펄스 PB1D를 출력하는 지연부(242)와, 반전된 펄스 PB1와 지연된 펄스 PB1D를 래치하여 기준 주파수 PUL을 출력하는 래치부(244)와, 기준주파수 PUL을 펄스 PK에 동기시켜 검출 펄스 D, E, F를 생성하는 검출 펄스 발생부(246), 및 검출 펄스 D, E, F가 모두 동일 레벨일 때 주파수 판단 신호 SEL을 출력하는 출력부(248)를 포함하여 구성된다. Referring to FIG. 8, the
여기서, 지연부(242)의 지연 시간 tD은 리드 명령 이후 입출력 센스앰프 스트로브 신호가 발생하는 시간 tPIN 보다 최소한 길게 설정함이 바람직하다. The delay time tD of the
그리고, 기준 주파수 PUL은 클럭 신호 CLK의 주파수에 상응하여 가변 주기를 갖는 반면, 로우 레벨로 활성화되는 펄스 폭이 지연 시간 tD에 의해 고정된다. The reference frequency PUL has a variable period corresponding to the frequency of the clock signal CLK, while the pulse width activated at the low level is fixed by the delay time tD.
검출 펄스 발생부(246)는 최소한 3개 이상의 검출 펄스 D, E, F를 발생하는 직렬 연결된 플립플롭들로 구성됨으로써 노이즈에 의한 주파수 판단 신호 SEL의 오류를 방지한다. The
출력부(248)는 검출 펄스 D, E, F를 입력받아 풀업 신호로 출력하는 낸드게이트(NAND1)와 검출 펄스 D, E, F를 입력받아 풀다운 신호로 출력하는 노아게이트(NOR1)와, 전원 전압단 VDD와 출력 노드 ND1 사이에 연결되고 게이트로 풀업 신호를 인가받는 PMOS 트랜지스터(PM1)와, 출력 노드 ND1와 접지 전압단 VSS 사이에 연결되고 게이트로 풀다운 신호를 인가받는 NMOS 트랜지스터(NM1)와, 출력 노드 ND1의 신호를 래치하는 래치부(249) 및 래치부(249)의 출력을 반전시켜 주파수 판단 신호 SEL로 출력하는 인버터(INV1)를 포함하여 구성된다. The
도 9를 참조하면, 제어부(260)는 전원 전압 신호 VDD를 펄스 PK에 동기시켜 순차적으로 활성화되어는 정지 펄스 A, B, C로 생성하는 정지 펄스 발생부(262) 및 정지 펄스 A, B, C가 동일 레벨일 때를 판단하여 정지 신호 STOP를 활성화시켜 출력하는 출력부(264)를 포함하여 구성된다. Referring to FIG. 9, the
여기서, 정지 펄스 발생부(262)는 최소한 3개 이상의 정지 펄스 A, B, C를 발생하는 직렬 연결된 플립플롭들로 구성됨이 바람직하다. Here, the
도 10 내지 도 11을 참조하여 주파수 판단부(130)의 동작을 살펴본다. 단, 버스트 랭스 BL4이며, 펄스 PK는 펄스 P3에 해당한다. The operation of the
펄스 PUL이 로우 레벨로 활성화되는 시간은 주파수에 관계 없이 지연부(242)의 지연시간 tD에 상응한다. 그러나, 펄스 P3이 하이 레벨로 활성화되는 시간은 펄스 PB1으로부터 2CLK 이후이므로, 도 10과 같이 지연시간 tD가 2CLK 보다 큰 경우, 펄스 PUL의 활성화 구간내에서 하이 레벨로 활성화되는 반면, 도 11과 같이 지연시간 tD가 2CLK 보다 작은 경우, 펄스 PUL의 비활성화 구간 내에서 하이 레벨로 활성화된다. 그리고, 검출 펄스 D 내지 F는 펄스 P3가 활성화될 때 펄스 PUL 레벨이 출력되므로 도 10의 검출 펄스 D 내지 F는 펄스 P3에 동기되어 로우 레벨로 출력되고, 도 11의 검출 펄스 D내지 F는 펄스 P3에 동기되어 하이 레벨로 출력된다. 따라서, 주파수 판단 신호 SEL은 검출 펄스 D 내지 F가 로우 레벨일 때 로우 레벨로 출력되고, 검출 펄스 D 내지 F가 하이 레벨일 때 하이 레벨로 출력된다. The time at which the pulse PUL is activated at the low level corresponds to the delay time tD of the
즉, 주파수 판단부(130)은 입력 주파수 2CLK 보다 tPIN이 긴 경우 고주파로 판단하고, 입력 주파수 2CLK 보다 tPIN이 짧은 경우 저주파로 판단한다. That is, the
도 12를 참조하면, 출력 신호 생성부(160)는 내부 리드 신호 RDCMD와 카스 레이턴시 신호 CL에 상응하여 출력 인에이블 신호 OUTEN_PRE, OUTEN을 생성하는 출력 인에이블 신호 생성부(320)와, 출력 인에이블 신호 OUTEN_PRE와 주파수 판단 신호 SEL에 응답하여 출력 신호 POUT_F<0:N>를 출력하는 제 1 출력 신호 생성부(340) 및 출력 인에이블 신호 OUTEN에 응답하여 순차적으로 활성화되는 출력 신호 POUT_S<0:N>를 출력하는 제 2 출력 신호 생성부(360)을 포함하여 구성된다. Referring to FIG. 12, the
여기서, 출력 인에이블 신호 OUTEN은 카스 레이턴시 신호 CL에 동기되어 활성화되며, 출력 인에이블 신호 OUTEN_PRE는 출력 인에이블 신호 OUTEN의 활성화 시점보다 소정 주기 앞선 시점에서 활성화된다. 예를 들어, 버스트 랭스 BL4인 경우 출력 인에이블 신호 OUTEN_PRE는 출력 인에이블 신호 OUTEN 보다 2CLK 앞선 시점에 서 활성화된다. 여기서, 2CLK은 버스트 랭스 BL4에 따른 출력 신호 POUT_S의 활성화 구간과 동일하다. Herein, the output enable signal OUTEN is activated in synchronization with the cas latency signal CL, and the output enable signal OUTEN_PRE is activated at a point before the activation period of the output enable signal OUTEN. For example, in the case of burst BL4, the output enable signal OUTEN_PRE is activated 2CLK ahead of the output enable signal OUTEN. Here, 2CLK is equal to the activation period of the output signal POUT_S according to the burst length BL4.
도 13을 참조하면, 제 1 출력 신호 생성부(340)는 출력 인에이블 신호 OUTEN_PRE를 카운트하여 순차적으로 활성화되는 프리 출력 신호 POUT_PRE<0:N>를 생성하는 프리 출력 신호 생성부(342) 및 주파수 판단 신호 SEL에 응답하여 프리 출력 신호 POUT_PRE<0:N>와 접지 신호 VSS 중 어느 하나를 선택적으로 출력 신호 POUT_F로 출력하는 다수의 출력부(344)를 포함하여 구성된다. Referring to FIG. 13, the first
출력부(344)는 주파수 판단 신호 SEL가 활성화될 때, 즉 저주파수에서 프리 출력 신호 POUT_PRE<0>를 출력 신호 POUT_F<0>로 선택하여 출력하는 전송 게이트(PG1)와, 주파수 판단 신호 SEL가 비활성화될 때, 즉 고주파수에서 접지 신호 VSS를 출력 신호 POUT_F<0>로 선택하여 출력하는 전송 게이트(PG2)를 포함하여 구성된다. The
도 14를 참조하면, 파이프 래치부(180)는 다수개의 파이프 래치 회로를 포함하여 구성되며, 각 파이프 래치 회로는 입력 신호 PIN<0>에 동기시켜 데이터 DATA_IN를 래치하는 입력부(420)와, 출력 신호 POUT_F<0>에 응답하여 입력부의 출력을 래치하는 래치형 전송부(440) 및 출력 신호 POUT_S<0>에 동기시켜 래치부형 전송부의 신호를 출력하는 출력부(460)을 포함하여 구성된다. Referring to FIG. 14, the
구체적으로, 입력부(420)는 데이터 DATA_IN을 버퍼링하는 버퍼부(422)와 입력 신호 PIN<0>에 동기시켜 버퍼부의 출력을 구동하는 구동부(424) 및 구동부의 출력을 래치하는 래치부(426)을 포함하여 구성된다. In detail, the
래치형 전송부(440)는 출력 신호 POUT_F에 응답하여 입력부의 출력을 전달하는 전송 게이트(PG3)와 전송 게이트의 출력을 래치하는 래치부(442)를 포함하여 구성된다. The latch
여기서, 전송 게이트(PG3)는 PMOS 트랜지스터의 게이트로 출력 신호 POUT_F가 인가되고 NMOS 트랜지스터의 게이트로 반전된 출력 신호 POUT_FB가 인가된다. Here, the output gate PG_F is applied to the transfer gate PG3 as the gate of the PMOS transistor and the output signal POUT_FB inverted to the gate of the NMOS transistor is applied.
출력부(460)는 출력 신호 POUT_S에 응답하여 래치형 전송부의 출력을 전송하는 전송 게이트(PG4)로 구성되며, 전송 게이트(PG4)는 NMOS 트랜지스터의 게이트로 출력 신호 POUT_S가 인가되고, PMOS 트랜지스터의 게이트로 반전된 출력 신호 POUT_SB가 인가된다. The
도 15를 참조하여 본 발명의 파이프 래치 장치의 저주파 동작을 살펴본다.A low frequency operation of the pipe latch device of the present invention will be described with reference to FIG. 15.
단, 버스트 랭스 BL4, 카스 레이턴시 CL10이며 5개의 파이프 래치 회로로 파이프 래치부가 구성되며, 초기에 입력 신호 PIN<0>가 로우 레벨 상태로 활성화되고 나머지 입력 신호 PIN<1:4>가 하이 레벨 상태로 비활성화됨으로 가정한다. However, Burst Lance BL4, CAS Latency CL10, and the pipe latch section consists of five pipe latch circuits.Initially, the input signal PIN <0> is activated in a low level and the remaining input signals PIN <1: 4> are in a high level. Assume that it is disabled.
리드 명령 READ<0:4>가 2CLK 간격으로 연속적으로 입력되면, 명령어 해석부(120)은 각 리드 명령 READ<0:4>의 입력 시점으로부터 소정 시간 tPIN 이후 대응되는 센스앰프 스트로브 신호 IOSASTB와 내부 리드 신호 RDCMD을 발생한다. When read commands READ <0: 4> are continuously input at intervals of 2 CLK, the
입력 신호 생성부(150)는 센스앰프 스트로브 신호 IOSASTB를 카운트하여 순차적으로 입력 신호 PIN<0:4>를 활성화시켜 출력한다. The
출력 인에이블 신호 생성부(320)는 내부 리드 신호 RDCMD의 입력 시점부터 클럭 CLK를 카운트하여 카스 레이턴시 CL10에 상응하여 출력 인에이블 신호 OUTEN 를 활성화시켜 출력하며, 출력 인에이블 신호 OUTEN_PRE는 출력 인에이블 신호 OUTEN의 활성화 시점보다 2tCK 앞서 활성화시켜 출력한다. The output enable
제 1 출력 신호 생성부(340)는 저주파이므로 하이 레벨로 출력되는 주파수 판단 신호 SEL에 의해 출력 인에이블 신호 OUTEN_PRE를 카운트하여 순차적으로 활성화되는 프리 출력 신호 POUT_PRE를 출력 신호 POUT_F로 출력한다. Since the first
제 2 출력 신호 생성부(360)는 출력 인에이블 신호 OUTEN을 카운트하여 순차적으로 활성화되는 출력 신호 POUT_S를 출력한다. The second
파이프 래치부(180)는 입력 신호 PIN<0:4>에 동기되어 글로벌 입출력 라인의 데이터 DATA_IN를 해당되는 각 파이프 래치 회로의 입력부(424)에 순차적으로 래치하고, 출력 신호 POUT_F<0:4>에 동기되어 래치부(도 9의 426)의 출력을 래치부(도 9의 442)에 순차적으로 래치한다. 그리고, 출력 신호 POUT_S<0:4>에 동기되어 래치부(도 9의 442)에 래치된 신호를 출력 버퍼로 출력한다. The
연속하여, 리드 명령 READ<5>가 입력될 때 입력 신호 PIN<0>에 동기되어 데이터가 래치되기 전에 출력 신호 POUT_F<0>에 응답하여 래치부(도 9의 426)의 출력이 래치부(도 9의 442)로 전송되어 래치되므로 출력 신호 POUT_S<0>에 의해 출력되는 데이터와 입력되는 데이터의 충돌을 방지할 수 있다. Subsequently, when the read command READ <5> is input, in response to the output signal POUT_F <0> before the data is latched in synchronization with the input signal PIN <0>, the output of the latch portion (426 in FIG. 9) is latched ( Since the data is transmitted to and latched at 442 of FIG. 9, it is possible to prevent a collision between data output by the output signal POUT_S <0> and data input.
이와 같이, 본 발명의 파이프 래치 장치는 카스 레이턴시가 크고 버스트 동작을 수행하며 연속적으로 리드 명령이 수행될 때, 입력 신호 PIN의 활성화 시간을 제어하는 시간 tPIN 보다 출력 신호 POUT_S의 활성화 시간(여기서는 2tCK)가 더 큰 저주파에서 파이프 래치 회로의 개수를 증가시키지 않으면서 입력 데이터와 출력 데이터의 충돌을 방지하며, 고주파에서 데이터 출력 속도 저하를 방지할 수 있다.As described above, the pipe latch device of the present invention has a large cas latency and performs a burst operation, and when the read command is continuously performed, the activation time of the output signal POUT_S (here 2tCK) is greater than the time tPIN controlling the activation time of the input signal PIN. At higher low frequencies, collision of input data and output data can be prevented without increasing the number of pipe latch circuits, and the data output speed can be prevented at high frequencies.
따라서, 본 발명에 의하면 주파수에 상응하여 파이프 래치 회로에 래치된 데이터의 출력 시점을 제어함으로써 리드 데이터의 안정성을 개선하는 파이프 래치 장치를 제공하는 효과가 있다. Therefore, according to the present invention, there is an effect of providing a pipe latch device that improves the stability of read data by controlling the output time point of data latched in the pipe latch circuit in correspondence with the frequency.
또한, 본 발명에 의하면 동일한 수의 파이프 래치 회로로 구성된 파이프 래치 장치의 저주파수 동작 제한 카스 레이턴시의 크기를 증가시키는 효과가 있다.In addition, according to the present invention, there is an effect of increasing the size of the low-frequency operation limiting cascade latency of the pipe latch device composed of the same number of pipe latch circuits.
또한, 본 발명에 의하면 동일한 저주파 동작 제한 카스 레이턴시 크기를 갖는 파이프 래치 장치의 면적을 개선하는 효과가 있다. In addition, according to the present invention, there is an effect of improving the area of the pipe latch device having the same low frequency operation limiting cascade latency size.
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