KR20070002819A - Circuit for controlling refresh of semiconductor memory device - Google Patents

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Abstract

A refresh control circuit of a semiconductor memory device is provided to efficiently reduce refresh time by sequentially refreshing a normal cell and a redundant cell, using a test mode. A refresh driving part(100) outputs an address delay signal by delaying an input address during a refresh active operation. A refresh counter(200) counts a refresh period according to the address delay signal, a test mode signal and a redundant refresh control signal, and outputs a first refresh address and a second refresh address to refresh a normal cell when the test mode signal and the redundant refresh control signal are enabled, and outputs the second refresh address to refresh a redundant cell according to the address delay signal. An address control part(300) outputs a row address to control a refresh operation according to the first refresh address and the second refresh address.

Description

반도체 메모리 장치의 리프레쉬 제어 회로{Circuit for controlling refresh of semiconductor memory device}Refresh control circuit of a semiconductor memory device {Circuit for controlling refresh of semiconductor memory device}

도 1은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어 회로에 관한 구성도. 1 is a block diagram of a refresh control circuit of a semiconductor memory device according to the present invention;

도 2는 도 1의 리프레쉬 구동부에 관한 상세 회로도. FIG. 2 is a detailed circuit diagram of the refresh driver of FIG. 1. FIG.

도 3은 도 2의 리프레쉬 카운터에 관한 구성도. FIG. 3 is a diagram illustrating a refresh counter of FIG. 2. FIG.

도 4는 도 3의 리프레쉬 지연부에 관한 상세 회로도. 4 is a detailed circuit diagram illustrating a refresh delay unit of FIG. 3.

도 5는 도 1의 어드레스 제어부에 관한 상세 회로도. FIG. 5 is a detailed circuit diagram of the address controller of FIG. 1. FIG.

도 6 내지 도 8은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어 회로에 관한 동작 파형도. 6 to 8 are operational waveform diagrams of a refresh control circuit of a semiconductor memory device according to the present invention;

본 발명은 반도체 메모리 장치의 리프레쉬 제어 회로에 관한 것으로서, 특히, 테스트 모드를 사용하여 노말 셀과 리던던트 셀을 순차적으로 리프레쉬할 수 있도록 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh control circuit of a semiconductor memory device, and in particular, a technique for sequentially refreshing a normal cell and a redundant cell using a test mode.

일반적으로 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서 제구실을 하지 못하고 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 확률적으로 셀 결함이 발생할 확률이 높은데도 불구하고 메모리 셀 전체를 불량품으로 폐기한다는 것을 수율(Yield)을 낮추는 비효율적인 방법이다. In general, if any one of the many fine cells is defective, it cannot be used as a memory and is treated as a defective product. However, despite the high probability of cell defects as the density of memory increases, it is an inefficient way to lower the yield that the entire memory cell is discarded as a defective product.

이를 해결하기 위해, 메모리 내에 리던던트(Redundant) 메모리 셀을 설치하고, 셀에 결함이 발생되면 불량 셀을 리던던트 메모리 셀로 대체하여 수율을 향상시키고 있다. In order to solve this problem, a redundant memory cell is installed in a memory, and when a defect occurs in a cell, a defective cell is replaced with a redundant memory cell to improve a yield.

이러한 반도체 메모리 장치는 데이타를 저장하기 위한 다수의 노멀 워드라인을 포함하는 노멀 메모리 블럭과, 노멀 메모리 블럭의 불량 노멀 워드라인을 대체하기 위한 다수의 리던던트 워드라인을 포함하는 리던던트 메모리 블럭을 구비한다. Such a semiconductor memory device includes a normal memory block including a plurality of normal word lines for storing data, and a redundant memory block including a plurality of redundant word lines for replacing a defective normal word line of the normal memory block.

한편, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀의 경우에 캐패시터에 데이타가 저장된다. 그런데, 집적도를 높이기 위해 캐패시터의 크기가 작아질수록 캐패시터에 저장된 차지가 방전되는 시간이 빨라지게 되어 데이타를 장시간 유지하는데 어려움이 있다. On the other hand, in the case of a memory cell consisting of one transistor and one capacitor, data is stored in the capacitor. However, in order to increase the degree of integration, the smaller the size of the capacitor is, the faster the discharge time of the charge stored in the capacitor becomes.

이로 인해, 메모리 셀에 저장된 데이타를 장시간 유지하기 위하여 일정 시간마다 메모리 셀에 저장된 데이타를 재저장하는 리프레쉬 동작을 수행하게 된다. As a result, in order to maintain the data stored in the memory cell for a long time, a refresh operation of restoring the data stored in the memory cell is performed every predetermined time.

그런데, 종래의 반도체 메모리 장치는 계속적으로 인가되는 오토 리프레쉬 명령에 따라 노말 셀을 4k의 횟수만큼 리프레쉬한 이후에, 외부로부터 인가되는 다 른 명령에 따라 리던던트 셀을 64k 횟수만큼 리프레쉬 하게 된다. However, the conventional semiconductor memory device refreshes the normal cell by 4k times according to the continuously applied auto refresh command, and then refreshes the redundant cell 64k times according to another command applied from the outside.

이에 따라, 모든 노말 셀 영역을 리프레쉬하고 난 이후에 리던던트 셀 영역을 리프레쉬 하게 되어 리프레쉬 시간이 비효율적으로 증가하게 되는 문제점이 있다. Accordingly, after refreshing all normal cell regions, there is a problem in that the redundant cell regions are refreshed and the refresh time is inefficiently increased.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 테스트 모드를 사용하여 노말 셀과 리던던트 셀을 순차적으로 리프레쉬할 수 있도록 하여 리프레시 시간을 효율적으로 줄일 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, an object of the present invention is to enable the refresh of the normal cell and the redundant cell sequentially using the test mode to efficiently reduce the refresh time.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리프레쉬 제어 회로는, 리프레쉬 액티브 동작시 입력 어드레스를 지연하여 어드레스 지연신호를 출력하는 리프레쉬 구동부; 어드레스 지연신호, 테스트 모드 신호 및 리던던트 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여, 테스트 모드 신호와 리던던트 리프레쉬 제어신호가 모두 활성화될 경우 노말 셀을 리프레쉬 하기 위한 제 1리프레쉬 어드레스와 제 2리프레쉬 어드레스를 출력하고, 어드레스 지연신호에 따라 리던던트 셀을 리프레쉬 하기 위한 제 2리프레쉬 어드레스를 출력하는 리프레쉬 카운터; 및 제 1리프레쉬 어드레스와 제 2리프레쉬 어드레스에 따라 리프레쉬 동작을 제어하기 위한 로오 어드레스를 출력하는 어드레스 제어부를 구비함을 특징으로 한다. A refresh control circuit of a semiconductor memory device of the present invention for achieving the above object includes a refresh driver for delaying an input address and outputting an address delay signal during a refresh active operation; The refresh period is counted according to the address delay signal, the test mode signal, and the redundant refresh control signal. When both the test mode signal and the redundant refresh control signal are activated, the first refresh address and the second refresh address for refreshing the normal cell are output. A refresh counter for outputting a second refresh address for refreshing a redundant cell according to the address delay signal; And an address controller for outputting a row address for controlling a refresh operation according to the first refresh address and the second refresh address.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

본 발명은 리프레쉬 구동부(100), 리프레쉬 카운터(200), 어드레스 제어부(300)를 구비한다. The present invention includes a refresh driver 100, a refresh counter 200, and an address controller 300.

먼저, 리프레쉬 구동부(100)는 리프레쉬 액티브 동작시 어드레스 REFA를 지연하여 어드레스 지연신호 REFAD를 출력한다. 리프레쉬 카운터(200)는 어드레스 지연신호 REFAD, 테스트 모드 신호 TPARA, 리던던트 리프레쉬 제어신호 TRREF 및 리던던시 디코딩 신호 TRATX에 따라 리프레쉬 주기를 카운팅하여 리프레쉬 어드레스 RAB<0:11>와 리던던트 제어신호 COMP_REFB를 출력한다. First, the refresh driver 100 outputs the address delay signal REFAD by delaying the address REFA during the refresh active operation. The refresh counter 200 counts refresh periods according to the address delay signal REFAD, the test mode signal TPARA, the redundant refresh control signal TRREF, and the redundant decoding signal TRATX, and outputs the refresh address RAB <0:11> and the redundant control signal COMP_REFB.

여기서, 테스트 모드 신호 TPARA는 뱅크 및 입/출력 신호를 이용하여 64비트 데이타를 4개의 입/출력 신호로 제어하기 위한 신호이다. 그리고, 리던던트 리프레쉬 제어신호 TRREF는 오토 리프레쉬 실행시 메인 셀과 모든 리던던트 셀을 리프레쉬 하기 위한 신호이다. Here, the test mode signal TPARA is a signal for controlling 64-bit data into four input / output signals using a bank and an input / output signal. The redundant refresh control signal TRREF is a signal for refreshing the main cell and all redundant cells during auto refresh.

또한, 리던던시 디코딩 신호 TRATX는 노말 메모리 영역의 디코더를 디스에이블시키고 리던던시 디코더를 활성화시켜, 리페어 퓨즈가 커팅이 되지 않은 상태에서 외부 입력에 의해 로오(X) 리던던시 영역을 순차적으로 엑세스할 수 있도록 하는 신호이다. 이러한 리던던시 디코딩 신호 TRATX는 본 발명의 테스트 모드시에는 리프레쉬 동작을 위해 반드시 로우 값을 유지하여야 한다. In addition, the redundancy decoding signal TRATX disables the decoder of the normal memory area and activates the redundancy decoder so that the redundancy area can be sequentially accessed by an external input while the repair fuse is not cut. to be. The redundancy decoding signal TRATX must be kept low for the refresh operation in the test mode of the present invention.

또한, 어드레스 제어부(300)는 어드레스 REFA, 액티브 신호 ACTF, 리프레쉬 어드레스 RAB<0:11> 및 내부 어드레스 TLA<0:11>에 따라 로오 어드레스 BX01<0:11>,BX23<0:11>를 출력한다.In addition, the address controller 300 selects the row addresses BX01 <0:11> and BX23 <0:11> according to the address REFA, the active signal ACTF, the refresh address RAB <0:11> and the internal address TLA <0:11>. Output

도 2는 도 1의 리프레쉬 구동부(100)에 관한 상세 회로도이다. FIG. 2 is a detailed circuit diagram of the refresh driver 100 of FIG. 1.

리프레쉬 구동부(100)는 어드레스 REFA를 비반전 지연하여 어드레스 지연신호 REFAD를 출력하는 인버터 IV1,IV2를 구비한다.The refresh driver 100 includes inverters IV1 and IV2 which output the address delay signal REFAD by non-inverting the address REFA.

도 3은 도 1의 리프레쉬 카운터(200)에 관한 상세 회로도이다. 3 is a detailed circuit diagram of the refresh counter 200 of FIG. 1.

리프레쉬 카운터(200)는 리프레쉬 제어부(210)와 리프레쉬 지연부(220)를 구비한다. The refresh counter 200 includes a refresh control unit 210 and a refresh delay unit 220.

여기서, 리프레쉬 제어부(210)는 테스트 모드 신호 TPARA, 리던던트 리프레쉬 제어신호 TRREF, 리던던시 디코딩 신호 TRATX 및 리프레쉬 어드레스 RAB<0>에 따라 노말 셀 또는 리던던트 셀의 리프레쉬 동작을 선택하기 위한 리프레쉬 선택신호 CPCNTZ를 출력한다. The refresh control unit 210 outputs a refresh selection signal CPCNTZ for selecting a refresh operation of a normal cell or a redundant cell according to the test mode signal TPARA, the redundant refresh control signal TRREF, the redundant decoding signal TRATX, and the refresh address RAB <0>. do.

그리고, 리프레쉬 지연부(220)는 리프레쉬 선택신호 CPCNTZ와, 어드레스 지연신호 REFAD에 따라 리프레쉬 동작을 카운팅하여 리프레쉬 어드레스 RAB<0:11>와 리던던트 제어신호 COMP_REFB를 출력한다. The refresh delay unit 220 counts the refresh operation according to the refresh selection signal CPCNTZ and the address delay signal REFAD to output the refresh address RAB <0:11> and the redundant control signal COMP_REFB.

도 4는 도 3의 리프레쉬 지연부(220)에 관한 상세 회로도이다. 4 is a detailed circuit diagram illustrating the refresh delay unit 220 of FIG. 3.

리프레쉬 지연부(220)는 페리전압 VPERI과 어드레스 지연신호 REFAD가 각각 인가되어 복수개의 리프레쉬 어드레스 RAB<0:11>를 출력하는 복수개의 카운터 RCNT0~RCNT11를 구비한다. 이 중에서 카운터 RCNT5,RCNT10에는 리프레쉬 선택신호 CPCNTZ가 인가된다. The refresh delay unit 220 includes a plurality of counters RCNT0 to RCNT11 to which a ferry voltage VPERI and an address delay signal REFAD are respectively applied to output a plurality of refresh addresses RAB <0:11>. Among these, the refresh selection signal CPCNTZ is applied to the counters RCNT5 and RCNT10.

도 5는 도 1의 어드레스 제어부(300)에 관한 상세 회로도이다. FIG. 5 is a detailed circuit diagram of the address controller 300 of FIG. 1.

어드레스 제어부(300)는 복수개의 인버터 IV3~IV9, 낸드게이트 ND1 및 전송게이트 T1,T2를 구비한다. The address controller 300 includes a plurality of inverters IV3 to IV9, a NAND gate ND1, and a transfer gate T1 and T2.

여기서, 낸드게이트 ND1는 액티브 신호 ACTF와 인버터 IV3에 의해 반전된 어드레스 REFA를 낸드연산한다. 그리고, 인버터 IV4,IV5는 낸드게이트 ND1의 출력을 비반전 지연한다. 전송게이트 T1는 인버터 IV5의 출력 상태에 따라 내부 어드레스 TLA를 선택적으로 출력한다. 전송게이트 T2는 어드레스 REFA의 상태에 따라 리프레쉬 어드레스 RAB를 선택적으로 출력한다. 인버터 IV6~IV9는 전송게이트 T1,T2의 출력을 지연하여 로오 어드레스 BX01,BX23<0:11>를 출력한다.Here, the NAND gate ND1 performs a NAND operation on the address REFA inverted by the active signal ACTF and the inverter IV3. Inverters IV4 and IV5 non-invert the delay of the output of the NAND gate ND1. The transfer gate T1 selectively outputs the internal address TLA in accordance with the output state of the inverter IV5. The transfer gate T2 selectively outputs the refresh address RAB in accordance with the state of the address REFA. Inverters IV6 to IV9 delay the output of transfer gates T1 and T2 to output row addresses BX01 and BX23 <0:11>.

이러한 구성을 갖는 본 발명의 동작 과정을 도 6 내지 도 8의 동작 파형도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration will be described below with reference to the operation waveform diagrams of FIGS. 6 to 8.

먼저, 테스트 모드를 사용하지 않을 경우 도 6에서와 같이 테스트 모드 신호 TPARA와 리던던트 리프레쉬 제어신호 TRREF가 로우 레벨을 유지한다. 이에 따라, 리프레쉬 제어부(210)는 리프레쉬 선택신호 CPCNTZ를 하이 레벨로 출력한다. 이때, 리던던트 제어신호 COMP_REFB는 하이 상태를 유지한다. First, when the test mode is not used, the test mode signal TPARA and the redundant refresh control signal TRREF maintain a low level as shown in FIG. 6. Accordingly, the refresh control unit 210 outputs the refresh selection signal CPCNTZ at a high level. At this time, the redundant control signal COMP_REFB remains high.

리프레쉬 카운터(220)의 출력신호인 12개의 리프레쉬 어드레스 RAB<0:11>는 모두 노말 셀의 리프레쉬 동작을 제어하기 위한 신호이고, 이 중에서 6개의 리프레쉬 어드레스 RAB<0:5>는 리던던트 셀의 리프레쉬 동작을 제어하기 위한 신호이다. All 12 refresh addresses RAB <0:11>, which are output signals of the refresh counter 220, are signals for controlling the refresh operation of normal cells, and 6 refresh addresses RAB <0: 5> are refresh cells of redundant cells. Signal for controlling the operation.

이에 따라, 하이 레벨의 리프레쉬 선택신호 CPCNTZ가 리프레쉬 지연부(220)의 카운터 RCNT10에 인가된다. 따라서, 카운터 RCNT10는 리프레쉬 어드레스 RAB<0:11>를 하이로 출력하고, 어드레스 제어부(300)는 로오 어드레스 BX를 제어하여 노말 셀을 4k 횟수만큼 리프레쉬한다. Accordingly, the high level refresh selection signal CPCNTZ is applied to the counter RCNT10 of the refresh delay unit 220. Accordingly, the counter RCNT10 outputs the refresh address RAB <0:11> high, and the address control unit 300 controls the row address BX to refresh the normal cell by 4k times.

그리고, 어드레스 지연신호 REFAD가 인가되는 카운터 RCNT5에 하이 레벨의 리프레쉬 선택신호 CPCNTZ가 인가될 경우 리프레쉬 어드레스 RAB<0:5>가 로우가 된다. 이에 따라, 리던던트 셀의 리프레쉬 동작은 수행되지 않는다. When the high-level refresh select signal CPCNTZ is applied to the counter RCNT5 to which the address delay signal REFAD is applied, the refresh address RAB <0: 5> becomes low. Accordingly, the refresh operation of the redundant cell is not performed.

반면에, 도 7에서와 같이 테스트 모드 신호 TPARA만 인에이블 될 경우, 리던던트 리프레쉬 제어신호 TRREF가 로우 레벨을 유지한다. 이에 따라, 리프레쉬 제어부(210)는 리프레쉬 선택신호 CPCNTZ를 하이 레벨로 출력한다. 이때, 리던던트 제어신호 COMP_REFB는 하이 상태를 유지한다. On the other hand, when only the test mode signal TPARA is enabled as in FIG. 7, the redundant refresh control signal TRREF maintains a low level. Accordingly, the refresh control unit 210 outputs the refresh selection signal CPCNTZ at a high level. At this time, the redundant control signal COMP_REFB remains high.

이에 따라, 하이 레벨의 리프레쉬 선택신호 CPCNTZ가 리프레쉬 지연부(220)의 카운터 RCNT10에 인가된다. 따라서, 카운터 RCNT10는 리프레쉬 어드레스 RAB<0:11>를 하이로 출력하고, 어드레스 제어부(300)는 로오 어드레스 BX를 제어하여 노말 셀을 4k 횟수만큼 리프레쉬한다. Accordingly, the high level refresh selection signal CPCNTZ is applied to the counter RCNT10 of the refresh delay unit 220. Accordingly, the counter RCNT10 outputs the refresh address RAB <0:11> high, and the address control unit 300 controls the row address BX to refresh the normal cell by 4k times.

그리고, 어드레스 지연신호 REFAD가 인가되는 카운터 RCNT5에 하이 레벨의 리프레쉬 선택신호 CPCNTZ가 인가될 경우 리프레쉬 어드레스 RAB<0:5>가 로우가 된다. 이에 따라, 리던던트 셀의 리프레쉬 동작은 수행되지 않는다. When the high-level refresh select signal CPCNTZ is applied to the counter RCNT5 to which the address delay signal REFAD is applied, the refresh address RAB <0: 5> becomes low. Accordingly, the refresh operation of the redundant cell is not performed.

한편, 도 8에서와 같이 테스트 모드 신호 TPARA와 리던던트 리프레쉬 제어신호 TRREF가 모두 인에이블 될 경우, 리프레쉬 제어부(210)는 리프레쉬 선택신호 CPCNTZ를 로우 레벨로 출력한다. Meanwhile, when both the test mode signal TPARA and the redundant refresh control signal TRREF are enabled as shown in FIG. 8, the refresh control unit 210 outputs the refresh selection signal CPCNTZ at a low level.

이에 따라, 로우 레벨의 리프레쉬 선택신호 CPCNTZ가 리프레쉬 지연부(220) 의 카운터 RCNT10에 인가된다. 따라서, 카운터 RCNT10는 리프레쉬 어드레스 RAB<0:11>를 하이로 출력하고, 어드레스 제어부(300)는 로오 어드레스 BX를 제어하여 노말 셀을 4k 횟수만큼 리프레쉬한다. Accordingly, the low level refresh selection signal CPCNTZ is applied to the counter RCNT10 of the refresh delay unit 220. Accordingly, the counter RCNT10 outputs the refresh address RAB <0:11> high, and the address control unit 300 controls the row address BX to refresh the normal cell by 4k times.

이후에, 어드레스 지연신호 REFAD가 인가되는 카운터 RCNT5에 로우 레벨의 리프레쉬 선택신호 CPCNTZ가 인가될 경우 리프레쉬 어드레스 RAB<0:5>가 하이가 된다. 리던던트 제어신호 COMP_REFB가 로우 레벨인 구간 동안 리던던트 셀의 리프레쉬 동작을 64회 수행한다. Thereafter, when the low level refresh selection signal CPCNTZ is applied to the counter RCNT5 to which the address delay signal REFAD is applied, the refresh address RAB <0: 5> becomes high. During the period in which the redundant control signal COMP_REFB is at a low level, the refresh operation of the redundant cell is performed 64 times.

이에 따라, 테스트 모드 신호 TPARA와 리던던트 리프레쉬 제어신호 TRREF가 모두 인에이블 될 경우, 노말 셀의 리프레쉬 동작과 리던던트 셀의 리프레쉬 동작을 순차적으로 수행하게 된다. Accordingly, when both the test mode signal TPARA and the redundant refresh control signal TRREF are enabled, the normal cell refresh operation and the redundant cell refresh operation are sequentially performed.

이상에서 설명한 바와 같이, 본 발명은 테스트 모드를 사용하여 노말 셀과 리던던트 셀을 순차적으로 리프레쉬하여 리프레쉬 시간을 줄일 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of reducing the refresh time by sequentially refreshing the normal cell and the redundant cell using the test mode.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

리프레쉬 액티브 동작시 입력 어드레스를 지연하여 어드레스 지연신호를 출력하는 리프레쉬 구동부; A refresh driver for delaying an input address to output an address delay signal during a refresh active operation; 상기 어드레스 지연신호, 테스트 모드 신호 및 리던던트 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여, 상기 테스트 모드 신호와 상기 리던던트 리프레쉬 제어신호가 모두 활성화될 경우 노말 셀을 리프레쉬 하기 위한 제 1리프레쉬 어드레스와 제 2리프레쉬 어드레스를 출력하고, 상기 어드레스 지연신호에 따라 리던던트 셀을 리프레쉬 하기 위한 상기 제 2리프레쉬 어드레스를 출력하는 리프레쉬 카운터; 및 The refresh period is counted according to the address delay signal, the test mode signal, and the redundant refresh control signal, and when the test mode signal and the redundant refresh control signal are both activated, the first refresh address and the second refresh for refreshing the normal cell are activated. A refresh counter for outputting an address and outputting the second refresh address for refreshing a redundant cell according to the address delay signal; And 상기 제 1리프레쉬 어드레스와 상기 제 2리프레쉬 어드레스에 따라 리프레쉬 동작을 제어하기 위한 로오 어드레스를 출력하는 어드레스 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. And an address controller for outputting a row address for controlling a refresh operation according to the first refresh address and the second refresh address. 제 1항에 있어서, 상기 리프레쉬 구동부는 상기 입력 어드레스를 일정시간 지연하여 상기 어드레스 지연신호를 출력하는 인버터 체인을 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. The refresh control circuit of claim 1, wherein the refresh driver comprises an inverter chain configured to delay the input address for a predetermined time and output the address delay signal. 제 1항에 있어서, 상기 리프레쉬 카운터는 The method of claim 1, wherein the refresh counter 리프레쉬 동작시 뱅크 및 입/출력 데이타의 비트에 따라 입/출력 신호를 제어하는 상기 테스트 모드 신호와, 오토 리프레쉬 실행시 메인 셀과 모든 리던던트 셀을 리프레쉬 하기 위한 상기 리던던트 리프레쉬 제어신호가 활성화되고, 리던던시 디코더를 활성화시켜 로오 리던던시 영역을 순차적으로 엑세스할 수 있도록 하는 리던던시 디코딩 신호는 비활성화 상태로 입력됨을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. The test mode signal for controlling the input / output signal according to the bits of the bank and the input / output data during the refresh operation, and the redundant refresh control signal for refreshing the main cell and all the redundant cells during the auto refresh operation are activated. The redundancy decoded signal for activating the decoder to sequentially access the low redundancy areas is input in an inactive state. 제 1항 또는 제 3항에 있어서, 상기 리프레쉬 카운터는 The method of claim 1 or 3, wherein the refresh counter 상기 테스트 모드 신호와 상기 리던던트 리프레쉬 제어신호를 조합하여 상기 노말 셀 또는 상기 리던던트 셀의 리프레쉬 동작을 선택하기 위한 리프레쉬 선택신호를 출력하는 리프레쉬 제어부; 및 A refresh control unit which combines the test mode signal and the redundant refresh control signal to output a refresh selection signal for selecting a refresh operation of the normal cell or the redundant cell; And 상기 리프레쉬 선택신호가 활성화될 경우 상기 제 1리프레쉬 어드레스와 상기 제 2리프레쉬 어드레스를 모두 활성화시키고 난 이후에 상기 어드레스 지연신호에 따라 상기 제 2리프레쉬 어드레스를 활성화시키는 리프레쉬 지연부를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. And a refresh delay unit for activating the second refresh address according to the address delay signal after activating both the first refresh address and the second refresh address when the refresh selection signal is activated. Refresh control circuit of the memory device. 제 4항에 있어서, 상기 리프레쉬 지연부는 The method of claim 4, wherein the refresh delay unit 상기 어드레스 지연신호를 순차적으로 카운팅하여 상기 제 1리프레쉬 어드레스와, 상기 제 2리프레쉬 어드레스를 출력하는 복수개의 카운터를 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. And a plurality of counters for sequentially counting the address delay signals and outputting the first refresh address and the second refresh address. 제 1항에 있어서, 상기 어드레스 제어부는 The method of claim 1, wherein the address control unit 상기 어드레스와 액티브 신호를 논리조합하는 논리조합수단; Logic combining means for logically combining the address and an active signal; 상기 논리조합수단의 출력 상태에 따라 내부 어드레스의 출력을 선택적으로 제어하는 제 1전송게이트; A first transfer gate for selectively controlling the output of the internal address according to the output state of the logical combining means; 상기 어드레스의 상태에 따라 리프레쉬 어드레스의 출력을 선택적으로 제어하는 제 2전송게이트; 및 A second transfer gate selectively controlling an output of a refresh address according to the state of the address; And 상기 제 1전송게이트 및 상기 제 2전송게이트의 출력을 지연하여 상기 로오 어드레스를 출력하는 지연수단을 구비함을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로. And delay means for outputting the row address by delaying outputs of the first transfer gate and the second transfer gate.
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US10062427B2 (en) 2014-07-02 2018-08-28 Samsung Electronics Co., Ltd. Semiconductor memory device for controlling having different refresh operation periods for different sets of memory cells

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