KR20070002784A - Shift register and liquid crystal display using the same - Google Patents

Shift register and liquid crystal display using the same Download PDF

Info

Publication number
KR20070002784A
KR20070002784A KR1020050058454A KR20050058454A KR20070002784A KR 20070002784 A KR20070002784 A KR 20070002784A KR 1020050058454 A KR1020050058454 A KR 1020050058454A KR 20050058454 A KR20050058454 A KR 20050058454A KR 20070002784 A KR20070002784 A KR 20070002784A
Authority
KR
South Korea
Prior art keywords
node
turned
discharge
high voltage
voltage
Prior art date
Application number
KR1020050058454A
Other languages
Korean (ko)
Other versions
KR101222948B1 (en
Inventor
빈 김
장용호
윤수영
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020050058454A priority Critical patent/KR101222948B1/en
Publication of KR20070002784A publication Critical patent/KR20070002784A/en
Application granted granted Critical
Publication of KR101222948B1 publication Critical patent/KR101222948B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0413—Details of dummy pixels or dummy lines in flat panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

A shift register and a liquid crystal display device having the same are provided to stabilize an output signal of a dummy stage by increasing the size of a reset transistor in the dummy stage. A shift register includes an n-th stage(31) and a dummy stage(32). An output buffer includes a pull-up transistor(T6), which outputs clock signals(CLKV,CLKVB) under the control of a Q node, and a pull-down transistor(T7), which outputs a low driving voltage(VSS) under the control of a QB node. A controller includes first to fifth transistors, which control the Q and QB nodes. High and low driving voltages and an output signal from the previous stage are supplied to the n-th stage and the dummy stage. The first and second clock signals of different phases are supplied to the n-th and dummy stages. The QB node of a final stage, instead of a start pulse, is used to reset the dummy stage.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}

도 1은 종래의 액정표시장치를 개략적으로 나타내는 도면.1 is a view schematically showing a conventional liquid crystal display device.

도 2는 도 1의 게이트 구동회로를 개략적으로 나타내는 도면.FIG. 2 is a schematic view of the gate driving circuit of FIG. 1; FIG.

도 3은 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면.3 is a schematic representation of a shift register in accordance with the present invention;

도 4a 및 도 4b는 도 3의 구동 파형도.4A and 4B are driving waveform diagrams of FIG. 3.

도 5는 본 발명에 따른 쉬프트 레지스터의 다른 예를 개략적으로 나타내는 도면.5 schematically illustrates another example of a shift register according to the present invention;

도 6, 도 7a 및 도 7b는 도 3 및 도 5에 따른 쉬프트 레지스터 출력 및 Q 노드 특성을 나타내는 도면.6, 7A and 7B show the shift register output and Q node characteristics according to FIGS. 3 and 5;

도 8은 본 발명에 따른 더미 스테이지의 제1 실시 예를 나타내는 도면.8 is a view showing a first embodiment of a dummy stage according to the present invention.

도 9는 제1 및 제2 실시 예의 구동 파형도.Fig. 9 is a drive waveform diagram of the first and second embodiments.

도 10은 도 9의 T3 기간을 설명하기 위한 구동 파형도.FIG. 10 is a drive waveform diagram for explaining the period T3 in FIG. 9; FIG.

도 11a 및 도 11b는 도 8에 따른 시뮬레이션 결과를 나타내는 도면.11A and 11B show simulation results according to FIG. 8.

도 12은 본 발명에 따른 더미 스테이지의 제2 실시 예를 나타내는 도면.12 is a view showing a second embodiment of a dummy stage according to the present invention;

도 13는 본 발명에 따른 더미 스테이지의 제3 실시 예를 나타내는 도면.13 is a view showing a third embodiment of a dummy stage according to the present invention;

도 14a 및 도 14b는 제3 내지 제10 실시 예의 구동 파형도.14A and 14B are drive waveform diagrams of the third to tenth embodiments.

도 15는 본 발명에 따른 더미 스테이지의 제4 실시 예를 나타내는 도면.15 is a view showing a fourth embodiment of a dummy stage according to the present invention;

도 16는 본 발명에 따른 더미 스테이지의 제5 실시 예를 나타내는 도면.16 is a view showing a fifth embodiment of a dummy stage according to the present invention;

도 17은 본 발명에 따른 더미 스테이지의 제6 실시 예를 나타내는 도면.17 is a view showing a sixth embodiment of a dummy stage according to the present invention;

도 18은 본 발명에 따른 더미 스테이지의 제7 실시 예를 나타내는 도면.18 is a view showing a seventh embodiment of a dummy stage according to the present invention.

도 19은 본 발명에 따른 더미 스테이지의 제8 실시 예를 나타내는 도면.19 is a view showing an eighth embodiment of a dummy stage according to the present invention;

도 20은 본 발명에 따른 더미 스테이지의 제9 실시 예를 나타내는 도면.20 is a ninth embodiment of a dummy stage according to the present invention;

도 21은 본 발명에 따른 더미 스테이지의 제10 실시 예를 나타내는 도면.21 is a view showing a tenth embodiment of a dummy stage according to the present invention;

도 22은 본 발명에 따른 더미 스테이지의 제11 실시 예를 나타내는 도면.22 is a view showing an eleventh embodiment of a dummy stage according to the present invention.

도 23는 제11 및 제12 실시 예의 구동 파형도.23 is a drive waveform diagram of an eleventh and twelfth embodiments;

도 24은 본 발명에 따른 더미 스테이지의 제12 실시 예를 나타내는 도면.24 is a twelfth embodiment of a dummy stage according to the present invention;

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

11 : 데이터 구동회로 12 : 게이트 구동회로11 data driving circuit 12 gate driving circuit

13 : 액정표시패널 31, 32, 42 : 스테이지13: liquid crystal display panels 31, 32, 42: stage

본 발명은 액정표시장치에 관한 것으로, 특히 배선 공간 및 기생 용량을 줄 이면서 더미 스테이지를 리셋시키고 게이트펄스의 품질을 향상시키기 위한 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a shift register and a liquid crystal display device using the same for resetting a dummy stage and improving the quality of a gate pulse while reducing wiring space and parasitic capacitance.

액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.Liquid crystal displays are widely used in display devices of office equipment, monitors of computers, and even large-screen televisions with the recent development of process and driving technologies. Such a liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

도 1을 참조하면, 종래의 일반적인 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m개의 데이터 라인들(D1 내지 Dm)과 n개의 게이트 라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터 라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트 라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.Referring to FIG. 1, in the conventional LCD, m × n liquid crystal cells Clc are arranged in a matrix type, m data lines D1 to Dm and n gate lines G1 to Gn. Intersect with the liquid crystal display panel 13 to which the thin film transistor TFT is connected, and the data driver circuit 11 for supplying data to the data lines D1 to Dm of the liquid crystal display panel 13. And a gate driving circuit 12 supplying a scan pulse to the gate lines G1 to Gn.

액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)은 상호 직교 된다. 데이터 라인들(D1 내지 Dm)과 게이트 라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터 라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀(Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.The liquid crystal display panel 13 is formed by bonding a thin film transistor substrate on which a thin film transistor array is formed and a color filter substrate on which a color filter array is formed, with the liquid crystal layer interposed therebetween. The data lines D1 to Dm and the gate lines G1 to Gn formed on the thin film transistor substrate of the liquid crystal display panel 13 are perpendicular to each other. The thin film transistor TFT connected to the intersection of the data lines D1 to Dm and the gate lines G1 to Gn may connect the data lines D1 to Dn in response to a scan pulse of the gate lines G1 to Gn. The supplied data voltage is supplied to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, a common electrode, and the like are formed on the color filter substrate. Accordingly, in the liquid crystal cell Clc, the liquid crystal having dielectric anisotropy is rotated to adjust the light transmittance by a potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode. On the thin film transistor substrate and the color filter substrate of the liquid crystal display panel 13, a polarizing plate having an optical axis orthogonal to each other is attached, and an alignment layer for determining the pretilt angle of the liquid crystal is further formed on the inner side of the liquid crystal layer. In addition, a storage capacitor Cst is further formed in each of the liquid crystal cells Clc. The storage capacitor Cst is formed between the pixel electrode and the front gate line, or is formed between the pixel electrode and a common line (not shown) to keep the data voltage charged in the liquid crystal cell Clc constant.

데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.The data driving circuit 11 converts the input digital video data into an analog data voltage using a gamma voltage and supplies it to the data lines D1 to Dm.

게이트 구동회로(12)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.The gate driving circuit 12 sequentially supplies scan pulses to the gate lines G1 to Gn to select a horizontal line of the liquid crystal cell Clc to which data is to be supplied.

구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 각 게이트 라인에 연결되는 스테이지와 스테이지에 공급되는 고전위 구동 전압(VDD), 저전위 구동 전압(VSS), 스타트 펄스 (Vst) 및 클럭신호(CLK)로 형성된다. 스테이지는 고전위 구동 전압(VDD), 저전위 구동 전압(VSS) 및 스타트 펄스(Vst)를 공급받아 클럭신호(CLK)를 이용하여 구동된다. 각각의 스테이지는 한 프레임 주기 동안 한번의 출력 전압(Vg_out)을 스캔 펄스로 각 게이트 라인에 공급한다. 이러한 출력은 순 차적으로 발생하여 각 출력은 다음 스테이지 구동을 위한 스타트 펄스와 이전 스테이지를 리셋시키기 위한 리셋 신호로 작용한다. 더미 스테이지는 n 번째 단 스테이지를 리셋시키기 위해 반드시 추가로 구비되어야 한다. 이 더미 스테이지를 리셋시키기 위해서는 일반적으로 스타트 펄스(Vst)를 이용한다. 하지만, 스타트 펄스(Vst)의 배선을 쉬프트 레지스터 전체에 걸쳐 연장해야 하기 때문에 레이아웃 공간이 손실될 뿐만 아니라 스타트 펄스(Vst)의 배선을 세로로 배치하기 때문에 가로 라인들과의 오버랩으로 인해 기생 용량이 증가하고, 증가된 기생 용량에 의해 더미 스테이지 출력신호가 왜곡되는 문제점이 있다.Specifically, as shown in FIG. 2, the gate driving circuit 12 includes a stage connected to each gate line, a high potential driving voltage VDD, a low potential driving voltage VSS, and a start pulse Vst. And a clock signal CLK. The stage is driven using the clock signal CLK by receiving the high potential driving voltage VDD, the low potential driving voltage VSS, and the start pulse Vst. Each stage supplies one output voltage Vg_out to each gate line as a scan pulse for one frame period. These outputs occur sequentially, with each output acting as a start pulse for the next stage drive and a reset signal for resetting the previous stage. The dummy stage must be additionally provided to reset the nth stage. In order to reset this dummy stage, the start pulse Vst is generally used. However, since the wiring of the start pulse Vst must be extended throughout the shift register, not only the layout space is lost but also the wiring of the start pulse Vst is vertically arranged so that the parasitic capacitance is increased due to overlap with the horizontal lines. There is a problem that the dummy stage output signal is distorted due to the increased parasitic capacitance.

따라서, 본 발명의 목적은 불필요한 배선 공간과 기생 용량을 줄이면서 더미 스테이지의 출력을 리셋시키고 더미 스테이지의 출력을 안정화하도록 하는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a shift register and a liquid crystal display using the same to reset the output of the dummy stage and stabilize the output of the dummy stage while reducing unnecessary wiring space and parasitic capacitance.

상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 각각 제1 노드의 전압에 응답하여 출력단자의 충전을 제어하고 제2 노드의 전압에 응답하여 출력단자의 방전을 제어하여 출력신호를 순차적으로 쉬프트 시키기 위한 다수의 스테이지와; 상기 다수의 스테이지 중 마지막 출력신호를 발생하는 마지막 스테이지의 상기 제1 노드에 접속된 더미 출력단자의 출력을 제3 노드의 전압에 응답하여 제어하고 제4 노드의 전압에 응답하여 상기 제3 노드를 리셋시키는 더미 스테이지를 구비한다.In order to achieve the above object, the shift register according to the present invention controls the charging of the output terminal in response to the voltage of the first node, respectively, and controls the discharge of the output terminal in response to the voltage of the second node to sequentially output the output signal. A plurality of stages for shifting; The output of the dummy output terminal connected to the first node of the last stage generating the last output signal of the plurality of stages is controlled in response to the voltage of the third node and the third node in response to the voltage of the fourth node. A dummy stage for resetting is provided.

상기 더미 스테이지는 마지막 스테이지 출력신호, 고전위 구동 전압, 저전위 구동 전압 및 클럭신호를 공급받는다.The dummy stage is supplied with a final stage output signal, a high potential driving voltage, a low potential driving voltage, and a clock signal.

상기 더미 스테이지는 출력단자에 출력신호를 공급하는 출력 버퍼와; 상기 출력 버퍼를 제어하는 제어부를 구비The dummy stage includes an output buffer for supplying an output signal to an output terminal; A control unit for controlling the output buffer

상기 출력 버퍼는 상기 제3 노드에 의해 제어되어 클럭신호에 따라 상기 출력단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터를 구비한다.The output buffer includes a pull-up transistor controlled by the third node to supply one of a high voltage and a low voltage to the output terminal according to a clock signal.

상기 제어부는 마지막 스테이지 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제4 노드에 고전위 구동 전압을 공급하는 제4 트랜지스터와; 상기 제2 노드의 하이 전압을 통해 턴-온됨으로써 상기 제3 노드를 방전시키는 제3 및 제3a 트랜지스터와; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5 트랜지스터와; 상기 제1 노드의 하이 전압을 통해 턴-온됨으로써 상기 제4 노드를 방전시키는 제5a 트랜지스터를 구비한다.The control unit may include a first transistor configured to receive a last stage output signal and to be turned on to supply a high voltage to a third node to turn on the pull-up transistor to supply a first clock signal to the output terminal; A fourth transistor configured to receive the high voltage of the second clock signal and to be turned on to supply a high potential driving voltage to the fourth node; Third and third a transistors configured to discharge the third node by being turned on through a high voltage of the second node; A fifth transistor configured to receive the output signal of the last stage to be turned on to discharge a fourth node; And a fifth a transistor configured to discharge the fourth node by being turned on through the high voltage of the first node.

상기 제어부는 마지막 스테이지의 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터와; 제4 클럭신호의 하이 전압을 공급 받아 턴-온됨으로써 제5 노드를 고전위 구동 전압으로 충전시키는 제4a 트랜지스터와; 제5 노드의 하이 전압을 공급받아 턴-온됨으로써 제4 노드를 고전위 구동 전압으로 충전시키는 제4 트랜지스터와; 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b 트랜지스터와; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c 트랜지스터와; 상기 제4 노드의 하이 전압을 통해 턴-온됨으로써 상기 제3 노드를 방전시키는 제3 및 제3a 트랜지스터와; 상기 제3 노드로부터 하이 전압을 공급받아 턴-온됨으로써 상기 제4 노드를 방전시키는 제5a 트랜지스터와; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5 트랜지스터와; 상기 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5i 트랜지스터를 구비한다.The controller may include: a first transistor configured to receive an output signal of a last stage and to be turned on to supply a high voltage to a third node to turn on the pull-up transistor to supply a first clock signal to the output terminal; A fourth a transistor configured to charge the fifth node with a high potential driving voltage by being turned on by receiving a high voltage of the fourth clock signal; A fourth transistor configured to charge the fourth node to the high potential driving voltage by being turned on by receiving the high voltage of the fifth node; A fourth b transistor configured to discharge the fifth node by turning on the high voltage of the second clock signal; A fourth c transistor configured to discharge the fifth node by being turned on by receiving the output signal of the last stage; Third and third a transistors configured to discharge the third node by being turned on through a high voltage of the fourth node; A fifth a transistor configured to discharge the fourth node by being turned on by receiving a high voltage from the third node; A fifth transistor configured to receive the output signal of the last stage to be turned on to discharge a fourth node; And a fifth i transistor configured to discharge the fourth node by being turned on by receiving the high voltage of the second clock signal.

상기 출력 버퍼는 제4 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 풀-다운 트랜지스터를 더 구비한다.The output buffer further includes a pull-down transistor controlled by a fourth node to supply a low potential driving voltage to the output terminal.

상기 제4 노드는 오드 프레임 기간 동안 상기 제3 노드를 방전시키기 위한 제1 QB 노드와; 이븐 프레임 기간 동안 상기 제3 노드를 방전시키기 위한 제2 QB 노드를 구비한다.The fourth node comprises a first QB node for discharging the third node during an odd frame period; And a second QB node for discharging the third node during the even frame period.

상기 더미 스테이지는 오드 프레임의 경우에는 오드 프레임 고전위 구동 전압이 공급되고, 이븐 프레임의 경우에는 이븐 프레임 고전위 구동 전압이 공급된다.The dummy stage is supplied with an odd frame high potential driving voltage in the case of an odd frame and an even frame high potential driving voltage in the case of an even frame.

상기 제어부는 제3 노드를 충방전시키기 위한 제1 제어부와; 제1 QB 노드를 충방전시키기 위한 제2 제어부와; 제2 QB 노드를 충방전시키기 위한 제3 제어부를 구비한다.The control unit includes a first control unit for charging and discharging a third node; A second control unit for charging and discharging the first QB node; And a third controller for charging and discharging the second QB node.

상기 제1 제어부는 마지막 스테이지의 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터를 구비한다.The first control unit receives the output signal of the last stage and is turned on to supply a high voltage to the third node to turn on the pull-up transistor to supply a first clock signal to the output terminal. It is provided.

상기 제2 제어부는 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_O 및 제3a_O 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키기는 제5i_O 트랜지스터를 구비한다.The second controller includes: a fourth O transistor which charges the first QB node to the odd frame high potential driving voltage by being turned on by receiving the odd frame high potential driving voltage; A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; A fifth_O transistor configured to discharge the first QB node by being turned on by receiving a high voltage of the last stage output signal; A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; And a fifth i_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the second QB node.

상기 제3 제어부는 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_E 및 제3a_E 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전 시키기는 제5i_E 트랜지스터를 구비한다.The third controller comprises: a fourth E transistor to charge the second QB node to the even frame high potential driving voltage by being turned on by receiving the even frame high potential driving voltage; Third_E and thirda_E transistors configured to discharge the third node by being turned on by being supplied with the high voltage of the second QB node; A fifth_E transistor configured to receive the high voltage of the last stage output signal and to be turned on to discharge the second QB node; A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the first QB node.

상기 제2 제어부는 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_O 및 제3a_O 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키기는 제5i_O 트랜지스터를 구비한다.The second controller includes: a fourth O transistor which charges the first QB node to the odd frame high potential driving voltage by being turned on by receiving the odd frame high potential driving voltage; A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; A fifth_O transistor configured to discharge the first QB node by being turned on by receiving a high voltage of the last stage output signal; A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; And a fifth i_O transistor configured to discharge the first QB node by being supplied with an even frame high potential driving voltage.

상기 제3 제어부는 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_E 및 제3a_E 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와; 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키기는 제5i_E 트랜지스터를 구비한다.The third controller comprises: a fourth E transistor to charge the second QB node to the even frame high potential driving voltage by being turned on by receiving the even frame high potential driving voltage; Third_E and thirda_E transistors configured to discharge the third node by being turned on by being supplied with the high voltage of the second QB node; A fifth_E transistor configured to receive the high voltage of the last stage output signal and to be turned on to discharge the second QB node; A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; A fifth i_E transistor is provided to discharge the second QB node by being turned on by receiving the odd frame high potential driving voltage.

상기 제2 제어부는 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동 전압을 제5 노드로 공급하는 제4a_O 트랜지스터와; 상기 제5 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c_O 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_O 및 제3a_O 트랜지스터와; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5i_O 트랜지스터를 구비한다.The second control unit includes: a 4a_O transistor configured to receive an odd frame high potential driving voltage and to be turned on to supply the odd frame high potential driving voltage to a fifth node; A fourth_O transistor configured to receive a high voltage from the fifth node and turn on to charge the first QB node to an odd frame high potential driving voltage; A fourth b_O transistor configured to discharge the fifth node by turning on the high voltage of the last stage output signal; A fourth c_O transistor configured to discharge the fifth node by being turned on by receiving the high voltage of the third node; A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; A fifth_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the last stage output signal; A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; And a fifth i_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the second QB node.

상기 제3 제어부는 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동 전압을 제6 노드로 공급하는 제4a_E 트랜지스터와; 상기 제6 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4b_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4c_E 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_E 및 제3a_E 트랜지스터와; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으 로써 제2 QB 노드를 방전시키는 제5i_E 트랜지스터를 구비한다.The third controller includes: a 4a_E transistor for supplying an even frame high potential driving voltage to a sixth node by being turned on by receiving the even frame high potential driving voltage; A fourth_E transistor configured to receive a high voltage from the sixth node and turn on to charge the second QB node to an odd frame high potential driving voltage; A fourth b_E transistor configured to discharge the sixth node by being turned on by receiving the high voltage of the last stage output signal; A fourth c_E transistor configured to discharge the sixth node by turning on the high voltage of the third node; Third_E and thirda_E transistors configured to discharge the third node by being turned on by receiving the high voltage of the second QB node; A fifth_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the last stage output signal; A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the first QB node.

상기 제2 제어부는 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동 전압을 제5 노드로 공급하는 제4a_O 트랜지스터와; 상기 제5 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c_O 트랜지스터와; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_O 및 제3a_O 트랜지스터와; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5i_O 트랜지스터를 구비한다.The second control unit includes: a 4a_O transistor configured to receive an odd frame high potential driving voltage and to be turned on to supply the odd frame high potential driving voltage to a fifth node; A fourth_O transistor configured to receive a high voltage from the fifth node and turn on to charge the first QB node to an odd frame high potential driving voltage; A fourth b_O transistor configured to discharge the fifth node by turning on the high voltage of the last stage output signal; A fourth c_O transistor configured to discharge the fifth node by being turned on by receiving the high voltage of the third node; A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; A fifth_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the last stage output signal; A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; And a fifth i_O transistor configured to discharge the first QB node by being supplied with an even frame high potential driving voltage.

상기 제3 제어부는 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동 전압을 제6 노드로 공급하는 제4a_E 트랜지스터와; 상기 제6 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4b_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4c_E 트랜지스터와; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제 3 노드를 방전시키는 제3_E 및 제3a_E 트랜지스터와; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와; 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5i_E 트랜지스터를 구비한다.,The third controller includes: a 4a_E transistor for supplying an even frame high potential driving voltage to a sixth node by being turned on by receiving the even frame high potential driving voltage; A fourth_E transistor configured to receive a high voltage from the sixth node and turn on to charge the second QB node to an odd frame high potential driving voltage; A fourth b_E transistor configured to discharge the sixth node by being turned on by receiving the high voltage of the last stage output signal; A fourth c_E transistor configured to discharge the sixth node by turning on the high voltage of the third node; Third_E and thirda_E transistors configured to discharge the third node by being turned on by being supplied with the high voltage of the second QB node; A fifth_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the last stage output signal; A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving an odd frame high potential driving voltage.

상기 출력 버퍼는 제1 QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 제1 풀-다운 트랜지스터와; 제2 QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 제2 풀-다운 트랜지스터를 더 구비한다.A first pull-down transistor controlled by a first QB node to supply a low potential driving voltage to the output terminal; And a second pull-down transistor controlled by a second QB node to supply a low potential driving voltage to the output terminal.

본 발명에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 각각 제1 노드의 전압에 응답하여 출력단자의 충전을 제어하고 제2 노드의 전압에 응답하여 출력단자의 방전을 제어하여 출력신호를 순차적으로 쉬프트 시키기 위한 다수의 스테이지, 상기 다수의 스테이지 중 마지막 출력신호를 발생하는 마지막 스테이지의 상기 제1 노드에 접속된 더미 출력단자의 충전을 제3 노드의 전압에 응답하여 제어하고 제4 노드의 전압에 응답하여 상기 더미 출력단자의 방전을 제어하며 상기 제4 노드의 전압에 응답하여 상기 제3 노드를 리셋시키는 더미 스테이지를 포함하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.The liquid crystal display according to the present invention comprises: a liquid crystal display panel in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; A plurality of stages for sequentially shifting the output signal by controlling the charging of the output terminal in response to the voltage of the first node and controlling the discharge of the output terminal in response to the voltage of the second node, the last output of the plurality of stages The charging of the dummy output terminal connected to the first node of the last stage of generating a signal is controlled in response to the voltage of the third node and the discharge of the dummy output terminal is controlled in response to the voltage of the fourth node. A gate driver sequentially supplying gate pulses to the gate lines, including a dummy stage for resetting the third node in response to a voltage of a node; And a data driving circuit for supplying a data voltage to the data lines.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 도 3 내지 도 24를 참조하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 3 to 24.

도 3은 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면이다.3 is a view schematically showing a shift register according to the present invention.

도 3을 참조하면, 제n 스테이지(31)와 더미 스테이지(32)는 Q 노드의 제어에 의해 클럭신호(CLKV, CLKVB)를 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5 트랜지스터(T1 내지 T5)로 구성된 제어부를 구비한다. 이러한 제n 스테이지(31)와 더미 스테이지(32)에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 이전 스테이지의 출력신호가 공급되고, 도 4a 및 4b에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭신호(CLKV, CLKVB)가 공급된다. 이하, 제n 스테이지(31) 및 더미 스테이지(32)의 동작 과정을 각각 도 4a 및 도 4b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 3, the n-th stage 31 and the dummy stage 32 are stored under the control of the pull-up transistor T6 and the QB node that output the clock signals CLKV and CLKVB under the control of the Q node. An output buffer comprising a pull-down transistor T7 for outputting the potential driving voltage VSS, and a control unit comprising first to fifth transistors T1 to T5 for controlling the Q node and the QB node. The n-th stage 31 and the dummy stage 32 are supplied with the high potential driving voltage and the low potential driving voltages VDD and VSS and the output signals of the previous stage, and the phases are different from each other as shown in FIGS. 4A and 4B. The other first and second clock signals CLKV and CLKVB are supplied. Hereinafter, an operation process of the n-th stage 31 and the dummy stage 32 will be described in detail with reference to the driving waveforms shown in FIGS. 4A and 4B, respectively.

먼저 제n 스테이지(31)는 도 4a를 참조하면, A 기간에서 제n-1 스테이지 출력신호(Vg_outn-1)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLKV)의 로우 전압이 출력신호(Vg_outn)로 n 번째 게이트 라인(GLn)에 공급된다. 이때, Q 노드의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.First, when the n-th stage 31 refers to FIG. 4A, the first transistor T1 is turned on by the high voltage of the n-th stage output signal Vg_outn-1 in the period A so that the high voltage is Q node. Pre-charged. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLKV is supplied to the n-th gate line GLn as the output signal Vg_outn. . At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the Q node, and the third and pull-down transistors T3 and T7 are turned off.

B 기간에서 제n-1 스테이지 출력신호(Vg_outn-1)의 로우 전압에 의해 제1 트 랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLKV)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLKV)의 하이 전압이 출력신호(Vg_outn)로 n 번째 게이트 라인(GLn)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the period B, since the first transistor T1 is turned off by the low voltage of the n-1th stage output signal Vg_outn-1, the Q node is floated to a high voltage state and the pull-up transistor T6 is turned off. Remains turned on. At this time, due to the high voltage of the first clock signal CLKV, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the period A. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLKV is quickly supplied to the n-th gate line GLn as the output signal Vg_outn. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

C 기간에서는 더미 스테이지 출력신호(Vg_outn+1)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 고전위 구동 전압(VDD)에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(VDD)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력신호(Vg_outn)로 n 번째 게이트 라인(GLn)에 공급된다.In the C period, the third a transistor T3a is turned on by the high voltage of the dummy stage output signal Vg_outn + 1 and is turned on by the fourth transistor T4 turned on by the high potential driving voltage VDD. The above driving voltage VDD is supplied to turn the QB node into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is supplied to the n-th gate line GLn as the output signal Vg_outn by the turned-on pull-down transistor T7.

D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력신호(Vg_outn)로 n 번째 게이트 라인(GLn)에 공급된다. 다음 프레임에서 제n-1 스테이지 출력신호(Vg_outn-1)가 공급될 때까지 출력신호(Vg_outn)는 D 기간의 로우 전압 상태를 유지한다.In the D period, the QB node floated to the high voltage state in the C period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state, and the low voltage is supplied to the n-th gate line GLn as the output signal Vg_outn. The output signal Vg_outn maintains the low voltage state of the D period until the n-th stage output signal Vg_outn-1 is supplied in the next frame.

더미 스테이지(32)는 도 4b를 참조하면, A' 기간에서 제n 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제2 클럭신호(CLKVB)의 로우 전압이 출력된다. 이때, Q 노드의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 4B, the dummy stage 32 turns on the first transistor T1 by the high voltage of the nth stage output signal Vg_outn in the A ′ period, and the high voltage is pre-charged to the Q node. . The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node to output the low voltage of the second clock signal CLKVB. At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the Q node, and the third and pull-down transistors T3 and T7 are turned off.

B' 기간에서 제n 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제2 클럭신호(CLKVB)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A' 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제2 클럭신호(CLKVB)의 하이 전압이 출력된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the B ′ period, the first node T1 is turned off by the low voltage of the nth stage output signal Vg_outn, so that the Q node is floated to a high voltage state, and the pull-up transistor T6 is turned on. Keep it. At this time, due to the high voltage of the second clock signal CLKVB, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and thus, is longer than the A 'period. Charged to high voltage Accordingly, the pull-up transistor T6 is reliably turned on to output the high voltage of the second clock signal CLKVB. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

C' 기간에서는 제n 스테이지 QB 노드의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 고전위 구동 전압(VDD)에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(VDD)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력된다.In the C ′ period, the third a transistor T3a is turned on by the high voltage of the nth stage QB node, and the high potential driving voltage is turned on through the fourth transistor T4 turned on by the high potential driving voltage VDD. (VDD) is supplied to bring the QB node into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is output by the turned-down pull-down transistor T7.

D' 기간에서는 C' 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력된다.In the D 'period, the QB node floated to the high voltage state in the C' period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state and the low voltage is output.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 더미 스테이지를 리셋하기 위하여 스타트 펄스(Vst)를 사용하지 않고 도 3과 같은 방법으로 더미 스테이지의 이전 스테이지, 즉 마지막 스테이지의 QB 노드를 이용함으로써 배선 공간 및 그에 따른 기생 용량을 줄일 수 있다.As described above, the liquid crystal display device according to the present invention does not use the start pulse Vst to reset the dummy stage but uses the previous stage of the dummy stage, that is, the QB node of the last stage, in the same manner as in FIG. 3. Space and thus parasitic capacity can be reduced.

도 5는 본 발명에 따른 쉬프트 레지스터의 다른 예를 개략적으로 나타내는 도면이다.5 is a view schematically showing another example of a shift register according to the present invention.

도 5를 참조하면, 더미 스테이지(42)는 Q 노드의 제어에 의해 클럭신호(CLKVB)를 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5 트랜지스터(T1 내지 T5)로 구성된 제어부를 구비한다. 이러한 더미 스테이지(42)에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 마지막 스테이지의 출력신호(Vg_outn)가 공급되고, 도 4b에 도시된 바와 같은 위상의 클럭신호(CLKVB)가 공급된다. 이하, 더미 스테이지(42)의 동작 과정을 도 4b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 5, the dummy stage 42 outputs the pull-up transistor T6 outputting the clock signal CLKVB under the control of the Q node and the low potential driving voltage VSS under the control of the QB node. An output buffer composed of a pull-down transistor T7, and a control unit composed of first to fifth transistors T1 to T5 for controlling the Q node and the QB node. The dummy stage 42 is supplied with the high potential driving voltage and the low potential driving voltages VDD and VSS and the output signal Vg_outn of the last stage, and the clock signal CLKVB having a phase as shown in FIG. 4B is supplied. do. Hereinafter, an operation process of the dummy stage 42 will be described in detail with reference to the driving waveform shown in FIG. 4B.

더미 스테이지(42)는 도 4b를 참조하면, A' 기간에서 제n 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터 (T6)가 턴-온되어 클럭신호(CLKVB)의 로우 전압이 출력된다. 이때, Q 노드의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 4B, the dummy stage 42 turns on the first transistor T1 by the high voltage of the n-th stage output signal Vg_outn in the A ′ period so that the high voltage is pre-charged to the Q node. . The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node to output the low voltage of the clock signal CLKVB. At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the Q node, and the third and pull-down transistors T3 and T7 are turned off.

B' 기간에서 제n 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 클럭신호(CLKVB)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A' 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 클럭신호(CLKVB)의 하이 전압이 출력된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the B ′ period, the first node T1 is turned off by the low voltage of the nth stage output signal Vg_outn, so that the Q node is floated to a high voltage state, and the pull-up transistor T6 is turned on. Keep it. At this time, due to the high voltage of the clock signal CLKVB, the Q node is bootstrapping due to the parasitic capacitance formed by the overlapping of the gate electrode and the drain electrode of the pull-up transistor T6, so that the voltage is higher than the A 'period. Is charged. As a result, the pull-up transistor T6 is reliably turned on to output the high voltage of the clock signal CLKVB. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

C' 기간에서는 B' 기간에서 하이 전압 상태가 된 더미 스테이지의 출력신호에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 고전위 구동 전압(VDD)에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(VDD)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력된다.In the C 'period, the third transistor T3a is turned on by the output signal of the dummy stage which is in the high voltage state in the B' period, and the fourth transistor T4 is turned on by the high potential driving voltage VDD. The high potential driving voltage VDD is supplied to the QB node to turn into a high voltage state and turn on the third and pull-down transistors T3 and T7. The Q node is quickly discharged by the turned-on third and third a transistors, and a low voltage is output by the turned-down pull-down transistor T7.

D' 기간에서는 C' 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력된다.In the D 'period, the QB node floated to the high voltage state in the C' period maintains the floating state to turn on the third and pull-down transistors T3 and T7. As a result, the Q node is discharged to maintain the low voltage state and the low voltage is output.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 더미 스테이지를 리셋하기 위하여 스타트 펄스(Vst)를 사용하지 않고 도 5와 같은 방법으로 더미 스테이지자체의 출력신호를 이용함으로써 배선 공간 및 그에 따른 기생 용량을 줄일 수 있다.As described above, the liquid crystal display according to the present invention uses the output signal of the dummy stage itself in the same manner as in FIG. 5 without using the start pulse Vst to reset the dummy stage and thus the parasitic capacitance. Can be reduced.

도 6, 도 7a 및 도 7b는 도 3 및 도 5와 같은 방법으로 더미 스테이지를 리셋할 때의 쉬프트 레지스터 출력 및 Q 노드 특성을 나타내는 도면이다.6, 7A, and 7B are diagrams illustrating shift register output and Q node characteristics when the dummy stage is reset in the same manner as in FIGS. 3 and 5.

도 6을 참조하면, 마지막 스테이지의 출력(61)과 비교해보았을 때 더미 스테이지의 출력(62)이 상당히 짧은 시간 동안 낮은 피크 특성을 보여주는 것을 알 수 있다. 더미 스테이지는 게이트 라인으로의 출력이 없이 마지막 스테이지의 리셋 기능만 수행하면 되므로 도 7a처럼 구동 초기에는 이와 같은 특성이 큰 문제가 되지 않는다.Referring to FIG. 6, it can be seen that the output 62 of the dummy stage shows low peak characteristics for a considerably short time when compared to the output 61 of the last stage. Since the dummy stage only needs to perform the reset function of the last stage without output to the gate line, this characteristic is not a big problem in the initial stage of driving as shown in FIG. 7A.

도 7a를 참조하면, 마지막 스테이지 Q 노드의 구동 파형(71)과 마지막 스테이지의 출력 파형(72) 및 더미 스테이지의 출력 파형(73)이 모두 정상적으로 나타나는 것을 알 수 있다.Referring to FIG. 7A, it can be seen that the driving waveform 71 of the last stage Q node, the output waveform 72 of the last stage, and the output waveform 73 of the dummy stage all appear normally.

하지만 도 3 및 도 5의 제3 트랜지스터(T3)와 풀-다운 트랜지스터(T7)는 QB 노드가 1 프레임 기간 중 2H 기간 동안만 로우 전압 상태를 띄게 되어 2H 기간을 제외하고는 지속적으로 턴-온 상태를 유지하게 되므로 바이어스 스트레스로 인해 가장 심하게 열화된다. 이에 따라 상기 제3 및 풀-다운 트랜지스터(T3, T7)가 제대로 기능을 못하게 될 경우, Q 노드를 방전시킬 수 있는 트랜지스터는 제3a 트랜지스터(T3a)밖에 없게 된다.However, the third transistor T3 and the pull-down transistor T7 of FIGS. 3 and 5 are turned on continuously except for the 2H period because the QB node is in the low voltage state only during the 2H period during one frame period. It maintains its state, which is most severely degraded by bias stress. Accordingly, when the third and pull-down transistors T3 and T7 do not function properly, only the third a transistor T3a can discharge the Q node.

도 7b는 상기와 같은 현상을 파악하기 위하여 실시한 시뮬레이션에서 문턱전압이 10V 이상일 경우를 나타내는 도면이다.FIG. 7B is a diagram illustrating a case where a threshold voltage is 10 V or more in a simulation performed to identify the above phenomenon.

도 7b를 참조하면, 마지막 스테이지 Q 노드의 구동 파형(74)이 제대로 방전되지 않아 멀티 출력이 발생함으로써 마지막 스테이지의 출력 파형(75)과 더미 스테이지의 출력 파형(76)에도 멀티 출력이 발생했음을 알 수 있다.Referring to FIG. 7B, it can be seen that the driving waveform 74 of the last stage Q node is not properly discharged, and thus, multiple outputs are generated so that the multi outputs have also occurred in the output waveform 75 of the last stage and the output waveform 76 of the dummy stage. Can be.

이러한 문제점을 해결하기 위해 본 발명에 따른 쉬프트 레지스터는 더미 스테이지 자체의 QB 노드로 더미 스테이지의 출력신호를 리셋할 수 있다.In order to solve this problem, the shift register according to the present invention may reset the output signal of the dummy stage to the QB node of the dummy stage itself.

도 8은 본 발명에 따른 더미 스테이지의 제1 실시 예를 나타내는 도면이다.8 is a view showing a first embodiment of a dummy stage according to the present invention.

도 8을 참조하면, 더미 스테이지는 Q 노드의 제어에 의해 제1 클럭신호(CLK1)를 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부를 구비한다. 이러한 더미 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 마지막 스테이지의 출력신호(Vg_outn)가 공급되고, 도 9에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭신호(CLK1, CLK2)가 공급된다. 이하, 더미 스테이지의 동작 과정을 도 9에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 8, the dummy stage includes a pull-up transistor T6 outputting the first clock signal CLK1 under the control of the Q node, and a pull-up output low voltage driving voltage VSS under the control of the QB node. An output buffer composed of a -down transistor T7, and a controller composed of first to fifth a transistors T1 to T5a for controlling the Q node and the QB node. The dummy stage is supplied with the high potential driving voltage and the low potential driving voltage VDD and VSS and the output signal Vg_outn of the last stage, and the first and second clock signals having different phases as shown in FIG. CLK1, CLK2) are supplied. Hereinafter, an operation process of the dummy stage will be described in detail with reference to the driving waveform shown in FIG. 9.

도 9를 참조하면, T1 기간에서 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력된다. 이때, 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.Referring to FIG. 9, the first transistor T1 is turned on by the high voltage of the last stage output signal Vg_outn in the T1 period so that the high voltage is pre-charged to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the last stage output signal Vg_outn and the fifth a transistor T5a turned on according to the high voltage of the Q node. The third and pull-down transistors T3 and T7 are turned off.

T2 기간에서 마지막 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 T1 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 출력된다. 이때, 출력된 출력신호(Vg_outn+1)는 제n 스테이지, 즉 마지막 스테이지로 공급되어 마지막 스테이지를 리셋시킨다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the T2 period, since the first transistor T1 is turned off by the low voltage of the last stage output signal Vg_outn, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. do. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the T1 period. Charged to voltage. Accordingly, the pull-up transistor T6 is surely turned on so that the high voltage of the first clock signal CLK1 is output. At this time, the output output signal Vg_outn + 1 is supplied to the nth stage, that is, the last stage, to reset the last stage. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

T3 기간에서는 제2 클럭신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동 전압(VDD)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 하이 전압 상태인 QB 노드에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전된다. 도 10을 참조하면, 실제로는 클럭신호들 사이에 G와 같은 시간차가 존재한다. 다시 말하면, 제1 클럭신호의 공급이 종료되고 제2 클럭신호가 공급되기 전까지 약간의 시간차이가 생기게 된다. 따라서, T3 기간에서 제2 클럭신호가 공급되기 전까지 하이 전압 상태를 유지하는 Q 노드에 의해 풀-업 트랜지스터(T6)의 턴-온이 지속됨으로써 T2 기간이 끝나기 전에 로우 전압으로 반전된 제1 클럭신호가 출력단자에 공급된다. 이후 T3 기간이 시작되면서 상술한 바에 의해 턴-온된 풀-다운 트랜지스터(T7)를 통해 로우 전압이 출력된다.In the T3 period, the high potential driving voltage VDD is supplied through the fourth transistor T4 turned on by the high voltage of the second clock signal CLK2 so that the QB node is in a high voltage state, and the third and pull-down are performed. The transistors T3 and T7 are turned on. The third a transistor T3a is turned on by the QB node in the high voltage state, and the Q node is quickly discharged by the turned on third and third a transistors. Referring to FIG. 10, there is actually a time difference such as G between clock signals. In other words, there is a slight time difference before the supply of the first clock signal ends and the supply of the second clock signal. Accordingly, the first clock inverted to a low voltage before the end of the T2 period by turning on the pull-up transistor T6 by the Q node maintaining the high voltage state until the second clock signal is supplied in the T3 period. The signal is supplied to the output terminal. After the start of the T3 period, a low voltage is output through the pull-down transistor T7 turned on as described above.

T4 기간에서는 T3 기간에서 하이 전압 상태로 플로팅된 QB 노드가 하이 전압 상태를 유지하여 제3 , 제3a 및 풀-다운 트랜지스터(T3, T3a, T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력된다. 다음 프레임에서 제n 스테이지의 출력신호(Vg_outn)가 공급될 때까지 출력신호(Vg_outn+1)는 T4 기간의 로우 전압 상태를 유지한다.In the T4 period, the QB node floating in the high voltage state in the T3 period maintains the high voltage state to turn on the third, third a, and pull-down transistors T3, T3a, and T7. As a result, the Q node is discharged to maintain the low voltage state and the low voltage is output. In the next frame, the output signal Vg_outn + 1 maintains the low voltage state of the T4 period until the output signal Vg_outn of the nth stage is supplied.

도 11a 및 도 11b는 도 8에 따른 시뮬레이션 결과의 구동 초기와 문턱 전압이 10V 이상일 때를 각각 나타내는 도면이다.11A and 11B are diagrams each illustrating the initial driving time and the threshold voltage of the simulation result of FIG. 8 when 10 V or more.

도 11a를 참조하면, 구동 초기에 마지막 스테이지 Q 노드 출력(101), 마지막 스테이지 출력(102)이 모두 정상적이고, 도 7a와 비교하였을 때 더미 스테이지 출력(103)의 파형도 마지막 스테이지의 출력(102)과 같이 정상적임을 알 수 있다.Referring to FIG. 11A, the initial stage Q node output 101 and the last stage output 102 are all normal at the beginning of driving, and the waveform of the dummy stage output 103 is also the output 102 of the last stage as compared with FIG. 7A. You can see that it is normal.

도 11b를 참조하면, 도 7b와 달리 마지막 단 Q 노드 출력(103), 마지막 스테이지 출력(104) 및 더미 스테이지 출력(105)의 파형이 모두 구동 초기와 동일한 것을 알 수 있다.Referring to FIG. 11B, unlike FIG. 7B, it can be seen that the waveforms of the last stage Q node output 103, the last stage output 104, and the dummy stage output 105 are all the same as the initial driving.

본 발명에 따른 액정표시장치의 더미 스테이지는 종래의 더미 스테이지와 마찬가지로 리셋 역할을 하는 트랜지스터가 바이어스 스트레스를 받는 시간이 많아져 열화가 빨리 일어날 수 있다. 하지만, 본 발명에 따른 더미 스테이지는 더미 스테이지 자체의 QB 노드를 이용하기 때문에 더미 스테이지에서 리셋 기능을 담당하는 트랜지스터만 사이즈를 크게 함으로써 열화 현상을 완화시킬 수 있다. 액정표시장치에서 표시 영역의 하부에는 비표시 영역이 차지하는 공간이 있기 때문에 더미 스테이지 리셋 트랜지스터의 사이즈는 큰 문제가 되지 않는다.As in the dummy stage of the liquid crystal display according to the present invention, deterioration may occur quickly because a transistor serving as a reset is subjected to a bias stress, as in the conventional dummy stage. However, since the dummy stage according to the present invention uses the QB node of the dummy stage itself, the deterioration phenomenon can be alleviated by increasing the size of only the transistor that performs the reset function in the dummy stage. Since there is a space occupied by the non-display area under the display area in the LCD, the size of the dummy stage reset transistor is not a big problem.

도 12은 본 발명에 따른 더미 스테이지의 제2 실시 예를 나타내는 도면이다.12 is a view showing a second embodiment of a dummy stage according to the present invention.

도 12을 참조하면, 본 발명에 따른 더미 스테이지의 제2 실시 예는 도 8의 더미 스테이지에서 출력 버퍼의 풀-다운 트랜지스터(T7)가 삭제되고 제1 내지 제5a 및 풀-업 트랜지스터(T1 내지 T5a, T6)의 구성이 동일하며, 도 9와 같은 구동 파형을 가진다.Referring to FIG. 12, in the second embodiment of the dummy stage according to the present invention, the pull-down transistor T7 of the output buffer is deleted in the dummy stage of FIG. 8, and the first to fifth a and the pull-up transistors T1 to The configurations of T5a and T6 are the same and have a drive waveform as shown in FIG.

도 13는 본 발명에 따른 더미 스테이지의 제3 실시 예를 나타내는 도면이다.13 is a view showing a third embodiment of a dummy stage according to the present invention.

도 13를 참조하면, 더미 스테이지는 Q 노드의 제어에 의해 제1 클럭신호(CLK1)를 출력하는 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동 전압(VSS)을 프레임마다 교번 출력하는 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5i_O 트랜지스터(T1 내지 T5i_O)로 구성된 제어부를 구비한다. 이러한 더미 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 마지막 스테이지의 출력신호(Vg_outn)가 공급되고, 도 14a 및 도 14b에 도시된 바와 같은 위상의 제1 클럭신호(CLK1)가 공급된다. 이하, 더미 스테이지의 동작 과정을 도 14a 및 도 14b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 13, the dummy stage frames the pull-up transistor T6 that outputs the first clock signal CLK1 under the control of the Q node, and the low potential driving voltage VSS under the control of the QB_O and QB_E nodes. An output buffer composed of odd frame pull-down and even frame pull-down transistors T7_O and T7_E alternately output each time, and first to fifth i_O transistors T1 to T5i_O controlling Q nodes and QB_O and QB_E nodes. A control unit is provided. The dummy stage is supplied with the high potential driving voltage and the low potential driving voltages VDD and VSS and the output signal Vg_outn of the last stage, and the first clock signal CLK1 having a phase as shown in FIGS. 14A and 14B. Is supplied. Hereinafter, an operation process of the dummy stage will be described in detail with reference to the driving waveforms shown in FIGS. 14A and 14B.

도 14a는 도 13의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.FIG. 14A is a drive waveform showing the odd frame period of FIG. 13.

도 14a를 참조하면, A_O 기간에서는 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동 전압(VDD)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력된다. 이때, 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 따라 제5_O, 제5_E, 제4b_O 및 제4b_E 트랜지스터(T5_O, T5_E, T4b_O, T4b_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4c_O, 제4c_E, 제5a_O 및 제5a_E 트랜지스터(T4c_O, T4c_E, T5a_O, T5a_E)가 턴-온된다.Referring to FIG. 14A, in the A_O period, the first transistor T1 is turned on by the high voltage of the last stage output signal Vg_outn so that the high voltage of the high potential driving voltage VDD is pre-charged to the Q node. . The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. At this time, the fifth_O, fifth_E, fourthb_O, and fourthb_E transistors T5_O, T5_E, T4b_O, and T4b_E are turned on according to the high voltage of the last stage output signal Vg_outn, and the fourth c_O according to the high voltage of the Q node. The fourth c_E, fifth a_O, and fifth a_E transistors T4c_O, T4c_E, T5a_O, and T5a_E are turned on.

한편, 오드 프레임 고전위 구동 전압(VDD_O)에 의해 제4a_O 트랜지스터(T4a_O)가 턴-온되고, 제4b_O 및 제4c_O 트랜지스터(T4b_O, T4c_O)를 통해 공급된 로우 전압으로 인해 제4_O 트랜지스터(T4_O)는 턴-오프된다. 이때, 턴-오프된 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 QB_O 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O, 제3_E, 제3a_O 및 제3a_E 트랜지스터(T3_O, T3_E, T3a_O, T3a_E)를 통한 Q 노드의 방전 경로를 차단한다. Meanwhile, the fourth a_O transistor T4a_O is turned on by the odd frame high potential driving voltage VDD_O, and the fourth_O transistor T4_O is caused by the low voltages supplied through the fourth and fourth c_O transistors T4b_O and T4c_O. Is turned off. In this case, the turned-off fourth_O transistor T4_O blocks the high voltage of the odd frame high potential driving voltage VDD_O from being supplied to the QB_O node. In addition, as described above, the turned on fifth and fifth transistors T5_O and T5a_O supply a low voltage to the QB_O node, and the turned on fifth_E and fifth a_E transistors T5_E and T5a_E provide a low voltage to the QB_E node. To supply. That is, the QB_O and QB_E nodes are discharged to maintain a low voltage state, thereby turning off the third_O, third_E, odd frame pull-down and even frame pull-down transistors T3_O, T3_E, T7_O, and T7_E to turn off the third_O, The discharge path of the Q node through the third_E, thirda_O, and thirda_E transistors T3_O, T3_E, T3a_O, and T3a_E is blocked.

B_O 기간에서 마지막 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_O 트랜지스터(T4a_O)는 오드 프레임 고전위 구동 전압(VDD_O)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_O 트랜지스터(T4b_O)를 통해 로우 전압이 제4_O 트랜지스터(T4_O)에 공급된다. 즉 제4_O 트랜지스터(T4_O)가 턴-오프되어 오드 프레임 고전위 구동 전압(VDD_O)이 QB_O 노드로 공급되는 것을 차단한다.In the B_O period, since the first transistor T1 is turned off by the low voltage of the last stage output signal Vg_outn, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. do. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the A_O period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is outputted quickly. Meanwhile, the QB_O and QB_E nodes discharged through the 5a_O and 5a_E transistors T5a_O and T5a_E turned on by the Q node maintain the low voltage state. In addition, although the fourth a_O transistor T4a_O is turned on by the odd frame high potential driving voltage VDD_O, a low voltage is applied to the fourth_O transistor T4_O through the fourth b_O transistor T4b_O turned on by the Q node. Supplied. That is, the fourth_O transistor T4_O is turned off to block the supply of the odd frame high potential driving voltage VDD_O to the QB_O node.

C_O 기간에서는 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압이 제4_O 트랜지스터(T4_O)를 통해 QB_O 노드에 공급되어 제3_O, 제5i_E 및 오드 프레임 풀-다운 트랜지스터(T3_O, T5i_E, T7_O)를 턴-온시킨다. 또한 하이 전압 상태가 된 QB_O 노드에 의해 제3a_O 트랜지스터(T3a_O)가 턴-온되어 제3_O 트랜지스터(T3_O)와 함께 Q 노드를 방전시키고, 제5i_E 트랜지스터(T5i_E)는 QB_E 노드를 방전시킨다. 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)는 Q 노드에 의해 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단하고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 출력한다. C_O 기간에서도 도 10을 참조하여 설명한 바와 같이, Q 노드에 의해 풀-업 트랜지스터가 턴-오프되기 전에 제1 클럭 신호가 로우 전압으로 반전됨으로써, 실제로는 C_O 기간이 시작되기 전부터 로우 전압이 출력된다.In the C_O period, the high voltage of the odd frame high potential driving voltage VDD_O is supplied to the QB_O node through the fourth_O transistor T4_O to turn the third_O, 5i_E and the odd frame pull-down transistors T3_O, T5i_E, and T7_O. -Turn on. In addition, the third a_O transistor T3a_O is turned on by the QB_O node in the high voltage state to discharge the Q node together with the third_O transistor T3_O, and the fifth i_E transistor T5i_E discharges the QB_E node. The 5a_O and 5a_E transistors T5a_O and T5a_E are turned off by the Q node to block the discharge paths of the QB_O and QB_E nodes, and the odd frame pull-down transistor T7_O outputs a low voltage. In the C_O period, as described with reference to FIG. 10, the first clock signal is inverted to a low voltage before the pull-up transistor is turned off by the Q node, so that the low voltage is actually output before the start of the C_O period. .

D_O 기간에서는 오드 프레임 고전위 구동 전압(VDD_O)의 하이 전압을 통해 제4_O 및 제4a_O 트랜지스터가 턴-온 상태를 유지하여 QB_O 노드도 하이 전압 상태를 유지한다. 제3_O, 제3a_O, 제5i_E, 및 오드 프레임 풀-다운 트랜지스터(T3_O, T3a_O, T5i_E, T7_O)는 QB_O 노드에 의해 턴-온된다. 제3_O 및 제3a_O 트랜지스터(T3_O, T3a_O)와 제5i_E 트랜지스터(T5i_E)는 각각 Q 노드와 QB_E 노드를 방전시켜 로우 전압 상태를 유지시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 남은 오드 프레임 기간 동안 로우 전압을 출력한다.In the D_O period, the fourth_O and fourth-a_O transistors are turned on through the high voltage of the odd frame high potential driving voltage VDD_O, so that the QB_O node also maintains the high voltage state. The third_O, thirda_O, fifthi_E, and odd frame pull-down transistors T3_O, T3a_O, T5i_E, and T7_O are turned on by the QB_O node. The third_O and thirda_O transistors T3_O and T3a_O and the fifth i_E transistor T5i_E discharge Q nodes and QB_E nodes, respectively, to maintain a low voltage state, and the odd frame pull-down transistor T7_O maintains the remaining odd frame period. Output a low voltage.

도 14b는 도 13의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.FIG. 14B is a drive waveform illustrating the even frame period of FIG. 13.

도 14b를 참조하면, A_E 기간에서는 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동 전압(VDD)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력된다. 이때, 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 따라 제5_O, 제5_E, 제4b_O 및 제4b_E 트랜지스터(T5_O, T5_E, T4b_O, T4b_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4c_O, 제4c_E, 제5a_O 및 제5a_E 트랜지스터(T4c_O, T4c_E, T5a_O, T5a_E)가 턴-온된다.Referring to FIG. 14B, in the A_E period, the first transistor T1 is turned on by the high voltage of the last stage output signal Vg_outn so that the high voltage of the high potential driving voltage VDD is pre-charged to the Q node. . The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. At this time, the fifth_O, fifth_E, fourthb_O, and fourthb_E transistors T5_O, T5_E, T4b_O, and T4b_E are turned on according to the high voltage of the last stage output signal Vg_outn, and the fourth c_O according to the high voltage of the Q node. The fourth c_E, fifth a_O, and fifth a_E transistors T4c_O, T4c_E, T5a_O, and T5a_E are turned on.

한편, 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 제4a_E 트랜지스터(T4a_E)가 턴-온되고, 제4b_E 및 제4c_E 트랜지스터(T4b_E, T4c_E)를 통해 공급된 로우 전압으로 인해 제4_E 트랜지스터(T4_E)는 턴-오프된다. 이때, 턴-오프된 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 QB_E 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O, 제3_E, 제3a_O 및 제3a_E 트랜지스터(T3_O, T3_E, T3a_O, T3a_E)를 통한 Q 노드의 방전 경로를 차단한다.Meanwhile, the fourth a_E transistor T4a_E is turned on by the even frame high potential driving voltage VDD_E and the fourth_E transistor T4_E due to the low voltages supplied through the fourth b_E and fourth c_E transistors T4b_E and T4c_E. Is turned off. In this case, the turned-off fourth_E transistor T4_E blocks the high voltage of the even frame high potential driving voltage VDD_E from being supplied to the QB_E node. In addition, as described above, the turned on fifth and fifth transistors T5_O and T5a_O supply a low voltage to the QB_O node, and the turned on fifth_E and fifth a_E transistors T5_E and T5a_E provide a low voltage to the QB_E node. To supply. That is, the QB_O and QB_E nodes are discharged to maintain a low voltage state, thereby turning off the third_O, third_E, odd frame pull-down and even frame pull-down transistors T3_O, T3_E, T7_O, and T7_E to turn off the third_O, The discharge path of the Q node through the third_E, thirda_O, and thirda_E transistors T3_O, T3_E, T3a_O, and T3a_E is blocked.

B_E 기간에서 마지막 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의 해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_E 트랜지스터(T4a_E)는 이븐 프레임 고전위 구동 전압(VDD_E)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_E 트랜지스터(T4b_E)를 통해 로우 전압이 제4_E 트랜지스터(T4_E)에 공급된다. 즉 제4_E 트랜지스터(T4_E)가 턴-오프되어 이븐 프레임 고전위 구동 전압(VDD_E)이 QB_E 노드로 공급되는 것을 차단한다.In the B_E period, since the first transistor T1 is turned off by the low voltage of the last stage output signal Vg_outn, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. do. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the A_E period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is outputted quickly. Meanwhile, the QB_O and QB_E nodes discharged through the 5a_O and 5a_E transistors T5a_O and T5a_E turned on by the Q node maintain a low voltage state. In addition, while the fourth a_E transistor T4a_E is turned on by the even frame high potential driving voltage VDD_E, a low voltage is transmitted to the fourth_E transistor T4_E through the fourth b_E transistor T4b_E turned on by the Q node. Supplied. That is, the fourth_E transistor T4_E is turned off to block the even frame high potential driving voltage VDD_E from being supplied to the QB_E node.

C_E 기간에서는 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압이 제4_E 트랜지스터(T4_E)를 통해 QB_E 노드에 공급되어 제3_E, 제5i_O 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T5i_O, T7_E)를 턴-온시킨다. 또한 하이 전압 상태가 된 QB_E 노드에 의해 제3a_E 트랜지스터(T3a_E)가 턴-온되어 제3_E 트랜지스터(T3_E)와 함께 Q 노드를 방전시키고, 제5i_O 트랜지스터(T5i_O)는 QB_O 노드를 방전시킨다. 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)는 Q 노드에 의해 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단하고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 출력한다. C_E 기간에서도 도 10을 참조하여 설명한 바와 같이, Q 노드에 의해 풀-업 트랜지스터가 턴-오프되기 전에 제1 클럭 신호가 로우 전압으로 반전됨으로써, 실제로는 C_E 기간이 시작되기 전부터 로우 전압이 출력된다.In the C_E period, the high voltage of the even frame high potential driving voltage VDD_E is supplied to the QB_E node through the fourth_E transistor T4_E to turn the third_E, fifthi_O and even frame pull-down transistors T3_E, T5i_O, and T7_E. -Turn on. In addition, the 3a_E transistor T3a_E is turned on by the QB_E node in the high voltage state to discharge the Q node together with the third_E transistor T3_E, and the 5i_O transistor T5i_O discharges the QB_O node. The 5a_O and 5a_E transistors T5a_O and T5a_E are turned off by the Q node to block the discharge paths of the QB_O and QB_E nodes, and the even frame pull-down transistor T7_E outputs a low voltage. In the C_E period, as described with reference to FIG. 10, the first clock signal is inverted to a low voltage before the pull-up transistor is turned off by the Q node, so that the low voltage is actually output before the start of the C_E period. .

D_E 기간에서는 이븐 프레임 고전위 구동 전압(VDD_E)의 하이 전압을 통해 제4_E 및 제4a_E 트랜지스터가 턴-온 상태를 유지하여 QB_E 노드도 하이 전압 상태를 유지한다. 제3_E, 제3a_E, 제5i_O, 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T3a_E, T5i_O, T7_E)는 QB_E 노드에 의해 턴-온된다. 제3_E 및 제3a_E 트랜지스터(T3_E, T3a_E)와 제5i_O 트랜지스터(T5i_O)는 각각 Q 노드와 QB_O 노드를 방전시켜 로우 전압 상태를 유지시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 남은 이븐 프레임 기간 동안 로우 전압을 출력한다.In the D_E period, the fourth_E and fourtha_E transistors are turned on through the high voltage of the even frame high potential driving voltage VDD_E, so that the QB_E node also maintains the high voltage state. The third_E, thirda_E, fifthi_O, and even frame pull-down transistors T3_E, T3a_E, T5i_O, and T7_E are turned on by the QB_E node. The third_E and thirda_E transistors T3_E and T3a_E and the fifth i_O transistor T5i_O discharge the Q node and the QB_O node, respectively, to maintain a low voltage state, and the even frame pull-down transistor T7_E maintains the remaining even frame period. Output a low voltage.

도 15는 본 발명에 따른 더미 스테이지의 제4 실시 예를 나타내는 도면이다.15 is a view showing a fourth embodiment of a dummy stage according to the present invention.

도 15를 참조하면, 본 발명에 따른 더미 스테이지의 제4 실시 예는 도 13의 더미 스테이지에서 출력 버퍼의 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)가 삭제되고 제1 내지 제5i_O 및 풀-업 트랜지스터(T1 내지 T5i_O, T6)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 15, in the fourth embodiment of the dummy stage according to the present invention, the odd frame pull-down and even frame pull-down transistors T7_O and T7_E of the output buffer are deleted in the dummy stage of FIG. The fifth i_O and the pull-up transistors T1 to T5i_O and T6 have the same configuration and have the driving waveforms as shown in FIGS. 14A and 14B.

도 16는 본 발명에 따른 더미 스테이지의 제5 실시 예를 나타내는 도면이다.16 is a view showing a fifth embodiment of a dummy stage according to the present invention.

도 16를 참조하면, 본 발명에 따른 더미 스테이지의 제5 실시 예는 도 13의 더미 스테이지에서 제5i_E 트랜지스터(T5i_E)의 게이트 단자가 QB_O 노드가 아니라 오드 프레임 고전위 구동 전압(VDD_O)에 연결되어 오드 프레임 기간 동안 QB_E 노드를 방전시킨다. 또한 제5i_O 트랜지스터(T5i_O)의 게이트 단자가 QB_E 노드가 아니라 이븐 프레임 고전위 구동 전압(VDD_E)에 연결되어 이븐 프레임 기간 동안 QB_O 노드를 방전시킨다. 한편, 제1 내지 제5a_O, 풀-업, 오드 프레임 풀-다운, 이븐 프레임 풀-다운 트랜지스터(T1 내지 T5a_O, T6, T7_O, T7_E)의 구성은 도 13과 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 16, in the fifth embodiment of the dummy stage according to the present invention, the gate terminal of the 5i_E transistor T5i_E is connected to the odd frame high potential driving voltage VDD_O instead of the QB_O node in the dummy stage of FIG. 13. The QB_E node is discharged during the odd frame period. In addition, the gate terminal of the fifth i_O transistor T5i_O is connected to the even frame high potential driving voltage VDD_E instead of the QB_E node to discharge the QB_O node during the even frame period. Meanwhile, configurations of the first to fifth a_O, pull-up, odd frame pull-down, and even frame pull-down transistors T1 to T5a_O, T6, T7_O, and T7_E are the same as those of FIG. 13, and FIGS. 14A and 14B It has the same drive waveform.

도 17은 본 발명에 따른 더미 스테이지의 제6 실시 예를 나타내는 도면이다.17 is a view illustrating a sixth embodiment of a dummy stage according to the present invention.

도 17을 참조하면, 본 발명에 따른 더미 스테이지의 제6 실시 예는 도 16의 더미 스테이지에서 출력 버퍼의 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)가 삭제되고 제1 내지 제5i_O 및 풀-업 트랜지스터(T1 내지 T5i_O, T6)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 17, according to the sixth embodiment of the dummy stage according to the present invention, the odd frame pull-down and even frame pull-down transistors T7_O and T7_E of the output buffer are deleted in the dummy stage of FIG. The fifth i_O and the pull-up transistors T1 to T5i_O and T6 have the same configuration and have the driving waveforms as shown in FIGS. 14A and 14B.

도 18은 본 발명에 따른 더미 스테이지의 제7 실시 예를 나타내는 도면이다.18 is a view illustrating a seventh embodiment of a dummy stage according to the present invention.

도 18을 참조하면, 본 발명에 따른 더미 스테이지의 제7 실시 예는 도 13의 더미 스테이지에서 제4a_O, 제4b_O, 제4c_O, 제4a_E, 제4b_E, 제4c_E 트랜지스터(T4a_O, T4b_O, T4c_O, T4a_E, T4b_E, T4c_E)가 삭제되고 나머지 제1 내지 제5i_O, 풀-업, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T1 내지 T5i_O, T6, T7_O, T7_E)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 18, a seventh embodiment of a dummy stage according to the present invention includes the fourth a_O, fourth b_O, fourth c_O, fourth a_E, fourth b_E, and fourth c_E transistors T4a_O, T4b_O, T4c_O, and T4a_E in the dummy stage of FIG. 13. , T4b_E, T4c_E) are deleted, and the configurations of the remaining first to fifth i_O, pull-up, odd frame pull-down and even frame pull-down transistors T1 to T5i_O, T6, T7_O, and T7_E are the same, and FIG. 14A And a driving waveform as shown in FIG. 14B.

도 19은 본 발명에 따른 더미 스테이지의 제8 실시 예를 나타내는 도면이다.19 is a view showing an eighth embodiment of a dummy stage according to the present invention.

도 19을 참조하면, 본 발명에 따른 더미 스테이지의 제8 실시 예는 도 18의 더미 스테이지에서 출력 버퍼의 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)가 삭제되고 제1 내지 제5i_O 및 풀-업 트랜지스터(T1 내지 T5i_O, T6)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 19, in the eighth embodiment of the dummy stage according to the present invention, the odd frame pull-down and even frame pull-down transistors T7_O and T7_E of the output buffer are deleted in the dummy stage of FIG. The fifth i_O and the pull-up transistors T1 to T5i_O and T6 have the same configuration and have the driving waveforms as shown in FIGS. 14A and 14B.

도 20는 본 발명에 따른 더미 스테이지의 제9 실시 예를 나타내는 도면이다.20 is a view illustrating a ninth embodiment of a dummy stage according to the present invention.

도 20를 참조하면, 본 발명에 따른 더미 스테이지의 제9 실시 예는 도 16의 더미 스테이지에서 제4a_O, 제4b_O, 제4c_O, 제4a_E, 제4b_E, 제4c_E 트랜지스터(T4a_O, T4b_O, T4c_O, T4a_E, T4b_E, T4c_E)가 삭제되고 나머지 제1 내지 제5i_O, 풀-업, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T1 내지 T5i_O, T6, T7_O, T7_E)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 20, a ninth embodiment of a dummy stage according to the present invention includes the fourth a_O, fourth b_O, fourth c_O, fourth a_E, fourth b_E, and fourth c_E transistors T4a_O, T4b_O, T4c_O, and T4a_E in the dummy stage of FIG. 16. , T4b_E, T4c_E) are deleted, and the configurations of the remaining first to fifth i_O, pull-up, odd frame pull-down and even frame pull-down transistors T1 to T5i_O, T6, T7_O, and T7_E are the same, and FIG. 14A And a driving waveform as shown in FIG. 14B.

도 21은 본 발명에 따른 더미 스테이지의 제10 실시 예를 나타내는 도면이다.21 is a view illustrating a tenth embodiment of a dummy stage according to the present invention.

도 21을 참조하면, 본 발명에 따른 더미 스테이지의 제10 실시 예는 도 20의 더미 스테이지에서 출력 버퍼의 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)가 삭제되고 제1 내지 제5i_O 및 풀-업 트랜지스터(T1 내지 T5i_O, T6)의 구성이 동일하며, 도 14a 및 도 14b와 같은 구동 파형을 가진다.Referring to FIG. 21, in the tenth embodiment of the dummy stage according to the present invention, the odd frame pull-down and even frame pull-down transistors T7_O and T7_E of the output buffer are deleted in the dummy stage of FIG. The fifth i_O and the pull-up transistors T1 to T5i_O and T6 have the same configuration and have the driving waveforms as shown in FIGS. 14A and 14B.

도 22은 본 발명에 따른 더미 스테이지의 제11 실시 예를 나타내는 도면이다.22 is a view illustrating an eleventh embodiment of a dummy stage according to the present invention.

도 22을 참조하면, 더미 스테이지는 Q 노드의 제어에 의해 제1 클럭신호(CLK1)를 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동 전압(VSS)을 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5i 트랜지스터(T1 내지 T5i)로 구성된 제어부를 구비한다. 이러한 더미 스테이지에는 고전위 구동 전압 및 저전위 구동 전압(VDD, VSS)과 마지막 스테이지 출력신호(Vg_outn)가 공급되고, 도 23에 도시된 바와 같이 위상이 서로 다른 제1, 제2 및 제4 클럭신호(CLK1, CLK2, CLK4)가 공급된다. 이하, 더미 스테이지의 동작 과정을 도 23에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.Referring to FIG. 22, the dummy stage includes a pull-up transistor T6 outputting the first clock signal CLK1 under the control of the Q node, and a pull-up output low voltage driving voltage VSS under the control of the QB node. An output buffer composed of a -down transistor T7, and a controller composed of first to fifth i transistors T1 to T5i for controlling the Q node and the QB node. The dummy stage is supplied with the high potential driving voltage and the low potential driving voltages VDD and VSS and the last stage output signal Vg_outn, and the first, second and fourth clocks having different phases as shown in FIG. The signals CLK1, CLK2 and CLK4 are supplied. Hereinafter, an operation process of the dummy stage will be described in detail with reference to the driving waveform shown in FIG. 23.

도 23를 참조하면, S1 기간에서 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭신호(CLK1)의 로우 전압이 출력된다. 이때, 마지막 스테이지 출력신호(Vg_outn)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다. 한편, 제4 클럭신호(CLK4)에 의해 제4a 트랜지스터(T4a)가 턴-온되지만, 마지막 스테이지 출력신호(Vg_outn)에 의해 턴-온된 제4c 트랜지스터(T4c)로부터 저전위 구동 전압(VSS)의 로우 전압이 공급되어 제4 트랜지스터(T4)가 턴-오프됨으로써 QB 노드의 충전 경로가 차단된다.Referring to FIG. 23, the first transistor T1 is turned on by the high voltage of the last stage output signal Vg_outn in the S1 period so that the high voltage is pre-charged to the Q node. The pull-up transistor T6 is turned on by the high voltage pre-charged to the Q node, and the low voltage of the first clock signal CLK1 is output. At this time, the QB node is in a low voltage state by the fifth transistor T5 turned on according to the high voltage of the last stage output signal Vg_outn and the fifth a transistor T5a turned on according to the high voltage of the Q node. The third and pull-down transistors T3 and T7 are turned off. On the other hand, although the fourth transistor T4a is turned on by the fourth clock signal CLK4, the low potential driving voltage VSS is turned off from the fourth c transistor T4c turned on by the last stage output signal Vg_outn. The low voltage is supplied and the fourth transistor T4 is turned off to cut off the charging path of the QB node.

S2 기간에서 마지막 스테이지 출력신호(Vg_outn)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 S1 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.In the S2 period, since the first transistor T1 is turned off by the low voltage of the last stage output signal Vg_outn, the Q node is floated to a high voltage state, and the pull-up transistor T6 remains turned on. do. At this time, due to the high voltage of the first clock signal CLK1, the Q node is bootstrapping due to the parasitic capacitance formed by the overlap of the gate electrode and the drain electrode of the pull-up transistor T6, and is higher than the S1 period. Charged to voltage. Accordingly, the pull-up transistor T6 is reliably turned on so that the high voltage of the first clock signal CLK1 is outputted quickly. Meanwhile, the QB node discharged through the 5a transistor T5a turned on by the Q node maintains a low voltage state.

S3 기간에서는 제2 클럭신호(CLK2)의 하이 전압에 의해 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온되고 턴-온된 제5i 트랜지스터(T5i)를 통해 QB 노드에 저전 위 구동 전압(VSS)의 로우 전압이 공급되어 로우 전압 상태를 유지한다. 이때, 턴-온된 제4b 트랜지스터(T4b)를 통해 제4 트랜지스터(T4)가 턴-오프 상태를 유지하면서 QB 노드로 하이 전압이 공급되는 것을 확실하게 차단한다. 한편, 방전 경로가 모두 차단된 Q 노드는 하이 전압 상태로 계속 플로팅되어 제1 클럭신호(CLK1)의 로우 전압을 출력한다. Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)는 QB 노드를 방전시킨다.In the period S3, the low-voltage driving voltage is applied to the QB node through the 5i transistor T5i, in which the fourth and fifth i transistors T4b and T5i are turned on and turned on by the high voltage of the second clock signal CLK2. The low voltage of VSS) is supplied to maintain the low voltage state. At this time, the fourth transistor T4 is reliably blocked from being supplied with the high voltage to the QB node while the fourth transistor T4 is turned off through the turned-on fourth b transistor T4b. Meanwhile, the Q node in which the discharge paths are all blocked is continuously floated in the high voltage state to output the low voltage of the first clock signal CLK1. The fifth a transistor T5a turned on by the Q node discharges the QB node.

S4 기간에서는 모든 트랜지스터가 턴-오프됨으로써 Q 노드는 S3 기간의 하이 전압 상태로 플로팅을 유지하고, Q 노드에 의해 턴-온된 풀-업 트랜지스터(T6)를 통해 제1 클럭신호(CLK1)의 로우 전압이 출력된다.In the S4 period, all the transistors are turned off so that the Q node keeps floating to the high voltage state of the S3 period, and the first clock signal CLK1 is turned low through the pull-up transistor T6 turned on by the Q node. The voltage is output.

S5 기간에서는 제4 클럭신호(CLK4)가 하이 전압으로 반전되어 제4a 및 제4 트랜지스터(T4a, T4)가 턴-온됨에 따라 QB 노드에 하이 전압이 공급되고, QB 노드에 의해 제3, 제3a 및 풀-다운 트랜지스터(T3, T3a, T7)가 턴-온된다. 이때, 제3 및 제3a 트랜지스터(T3, T3a)를 통해 Q 노드에 저전위 구동 전압(VSS)가 공급되어 Q 노드는 로우 전압 상태가 되고, 풀-다운 트랜지스터(T7)를 통해 저전위 구동 전압(VSS)의 로우 전압이 출력된다.In the S5 period, as the fourth clock signal CLK4 is inverted to a high voltage, the high voltage is supplied to the QB node as the fourth and fourth transistors T4a and T4 are turned on, and the third and third voltages are supplied by the QB node. 3a and pull-down transistors T3, T3a, and T7 are turned on. At this time, the low potential driving voltage VSS is supplied to the Q node through the third and third a transistors T3 and T3a so that the Q node is in a low voltage state, and the low potential driving voltage is applied through the pull-down transistor T7. A low voltage of (VSS) is output.

S6 기간에서 제4 클럭신호(CLK4)가 로우 전압으로 다시 반전되지만, QB 노드의 방전 경로가 모두 차단 상태를 유지하여 QB 노드는 계속 하이 전압 상태로 플로팅된다. QB 노드의 하이 전압에 의해 제3, 제3a, 풀-다운 트랜지스터(T3, T3a, T7)가 턴-온되고, S5 기간에서 상술한 바와 같이 Q 노드와 출력신호(Vg_outn+1)는 로우 상태를 유지한다.In the S6 period, the fourth clock signal CLK4 is inverted to a low voltage again, but the discharge paths of the QB node are all kept in a blocked state, so that the QB node continues to float to the high voltage state. The third, third, and pull-down transistors T3, T3a, and T7 are turned on by the high voltage of the QB node, and the Q node and the output signal Vg_outn + 1 are low as described above in the period S5. Keep it.

S7 기간에서는 제2 클럭신호(CLK2)가 하이 전압으로 반전되어 제4b 및 제5i 트랜지스터(T4b, T5i)가 턴-온된다. 제4b 트랜지스터(T4b)에 의해 제4 트랜지스터(T4)는 턴-오프 상태를 유지하여 QB 노드로 하이 전압이 공급되는 것을 차단한다. 제5i 트랜지스터(T5i)는 QB 노드에 저전위 구동 전압(VSS)를 공급함으로써 QB 노드가 로우 전압 상태를 유지하도록 한다. 한편, Q 노드는 S6 기간의 로우 전압 상태로 플로팅된다. Q 노드와 QB 노드가 모두 로우 전압 상태를 유지함에 따라 풀-업 및 풀-다운 트랜지스터가 모두 턴-오프되어 출력신호(Vg_outn+1)도 로우 전압 상태로 플로팅된다.In the S7 period, the second clock signal CLK2 is inverted to a high voltage to turn on the fourth and fifth i transistors T4b and T5i. The fourth transistor T4 is turned off by the fourth transistor T4b to block the high voltage from being supplied to the QB node. The fifth i transistor T5i supplies the low potential driving voltage VSS to the QB node so that the QB node maintains a low voltage state. On the other hand, the Q node is floated to the low voltage state of the S6 period. As both the Q node and the QB node maintain a low voltage state, both the pull-up and pull-down transistors are turned off and the output signal Vg_outn + 1 also floats to the low voltage state.

S8 기간에는 모든 트랜지스터가 턴-오프되어 Q 노드, QB 노드, 출력신호(Vg_outn+1)가 로우 상태를 유지한다. 더미 스테이지는 T8 기간 다음부터 해당 프레임이 종료되는 시점까지 T5 기간부터 T8 기간의 상태를 반복하여 유지한다.In the S8 period, all the transistors are turned off to keep the Q node, the QB node, and the output signal Vg_outn + 1 low. The dummy stage repeatedly maintains the state of the period T5 to the period T8 until the end of the frame after the period T8.

도 24은 본 발명에 따른 더미 스테이지의 제12 실시 예를 나타내는 도면이다.24 is a view illustrating a twelfth embodiment of a dummy stage according to the present invention.

도 24을 참조하면, 본 발명에 따른 더미 스테이지의 제12 실시 예는 도 23의 더미 스테이지에서 풀-다운 트랜지스터(T7)가 삭제되고 제1 내지 제5i_O 및 풀-업 트랜지스터(T1 내지 T5i_O, T6)의 구성이 동일하며, 도 23와 같은 구동 파형을 가진다.Referring to FIG. 24, according to the twelfth embodiment of the dummy stage according to the present invention, in the dummy stage of FIG. 23, the pull-down transistor T7 is deleted, and the first to fifth i_O and the pull-up transistors T1 to T5i_O and T6. ) Have the same configuration, and have a driving waveform as shown in FIG.

결과적으로, 본 발명에 따른 쉬프트 레지스터의 더미 스테이지는 리셋 트랜지스터의 게이트 단자를 더미 스테이지 자체의 QB 노드에 연결하는 것으로써, 회로 구성에 관계없이 모든 쉬프트 레지스터에 적용하여 불필요한 배선 공간 및 그에 따 른 기생 용량을 줄이면서 더미 스테이지의 출력을 리셋시킴과 아울러 더미 스테이지 출력을 안정화할 수 있다.As a result, the dummy stage of the shift register according to the present invention connects the gate terminal of the reset transistor to the QB node of the dummy stage itself, and is applied to all the shift registers regardless of the circuit configuration, so that unnecessary wiring space and corresponding parasitics are applied. While reducing the capacity, the dummy stage output can be reset and the dummy stage output can be stabilized.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 마지막 스테이지를 리셋하기 위한 더미 스테이지를 갖는 쉬프트 레지스터에 있어서, 더미 스테이지의 출력을 제어하기 위한 리셋 신호를 더미 스테이지 자체의 QB 노드로부터 공급받음으로써 불필요한 배선 공간과 그에 따른 기생 용량을 줄일 수 있다. 또한, 더미 스테이지 내에서 리셋 역할을 담당하는 트랜지스터의 크기를 크게 함으로써 열화를 방지하여 더미 스테이지의 출력신호를 안정화할 수 있다.As described above, the shift register according to the present invention and the liquid crystal display using the same in the shift register having a dummy stage for resetting the last stage, the reset signal for controlling the output of the dummy stage QB node of the dummy stage itself By supplying from the system, unnecessary wiring space and thus parasitic capacitance can be reduced. In addition, it is possible to stabilize the output signal of the dummy stage by preventing the deterioration by increasing the size of the transistor which plays a reset role in the dummy stage.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함으로 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (21)

각각 제1 노드의 전압에 응답하여 출력단자의 충전을 제어하고 제2 노드의 전압에 응답하여 출력단자의 방전을 제어하여 출력신호를 순차적으로 쉬프트 시키기 위한 다수의 스테이지와;A plurality of stages for sequentially controlling the charging of the output terminal in response to the voltage of the first node and sequentially shifting the output signal by controlling the discharge of the output terminal in response to the voltage of the second node; 상기 다수의 스테이지 중 마지막 출력신호를 발생하는 마지막 스테이지의 상기 제1 노드에 접속된 더미 출력단자의 출력을 제3 노드의 전압에 응답하여 제어하고 제4 노드의 전압에 응답하여 상기 제3 노드를 리셋시키는 더미 스테이지를 구비하는 것을 특징으로 하는 쉬프트 레지스터.The output of the dummy output terminal connected to the first node of the last stage generating the last output signal of the plurality of stages is controlled in response to the voltage of the third node and the third node in response to the voltage of the fourth node. And a dummy stage for resetting. 제1 항에 있어서,According to claim 1, 상기 더미 스테이지는,The dummy stage, 마지막 스테이지 출력신호, 고전위 구동 전압, 저전위 구동 전압 및 클럭신호를 공급받는 것을 특징으로 하는 쉬프트 레지스터.A shift register characterized by receiving a last stage output signal, a high potential driving voltage, a low potential driving voltage, and a clock signal. 제2 항에 있어서,The method of claim 2, 상기 더미 스테이지는,The dummy stage, 출력단자에 출력신호를 공급하는 출력 버퍼와;An output buffer for supplying an output signal to the output terminal; 상기 출력 버퍼를 제어하는 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a control unit for controlling the output buffer. 제3 항에 있어서,The method of claim 3, wherein 상기 출력 버퍼는,The output buffer, 상기 제3 노드에 의해 제어되어 클럭신호에 따라 상기 출력단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a pull-up transistor controlled by the third node to supply one of a high voltage and a low voltage to the output terminal according to a clock signal. 제4 항에 있어서,The method of claim 4, wherein 상기 제어부는,The control unit, 마지막 스테이지 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터와;A first transistor receiving the last stage output signal and being turned on to supply a high voltage to a third node to turn on the pull-up transistor to supply a first clock signal to the output terminal; 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제4 노드에 고전위 구동 전압을 공급하는 제4 트랜지스터와;A fourth transistor configured to receive the high voltage of the second clock signal and to be turned on to supply a high potential driving voltage to the fourth node; 상기 제2 노드의 하이 전압을 통해 턴-온됨으로써 상기 제3 노드를 방전시키는 제3 및 제3a 트랜지스터와;Third and third a transistors configured to discharge the third node by being turned on through a high voltage of the second node; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5 트랜지스터와;A fifth transistor configured to receive the output signal of the last stage to be turned on to discharge a fourth node; 상기 제1 노드의 하이 전압을 통해 턴-온됨으로써 상기 제4 노드를 방전시키는 제5a 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth a transistor configured to discharge the fourth node by being turned on through the high voltage of the first node. 제4 항에 있어서,The method of claim 4, wherein 상기 제어부는,The control unit, 마지막 스테이지의 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터와;A first transistor receiving the output signal of the last stage and being turned on to supply a high voltage to a third node to turn on the pull-up transistor to supply a first clock signal to the output terminal; 제4 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 고전위 구동 전압으로 충전시키는 제4a 트랜지스터와;A fourth a transistor configured to charge the fifth node with a high potential driving voltage by being turned on by receiving a high voltage of the fourth clock signal; 제5 노드의 하이 전압을 공급받아 턴-온됨으로써 제4 노드를 고전위 구동 전압으로 충전시키는 제4 트랜지스터와;A fourth transistor configured to charge the fourth node to the high potential driving voltage by being turned on by receiving the high voltage of the fifth node; 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b 트랜지스터와;A fourth b transistor configured to discharge the fifth node by turning on the high voltage of the second clock signal; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c 트랜지스터와;A fourth c transistor configured to discharge the fifth node by being turned on by receiving the output signal of the last stage; 상기 제4 노드의 하이 전압을 통해 턴-온됨으로써 상기 제3 노드를 방전시키는 제3 및 제3a 트랜지스터와;Third and third a transistors configured to discharge the third node by being turned on through a high voltage of the fourth node; 상기 제3 노드로부터 하이 전압을 공급받아 턴-온됨으로써 상기 제4 노드를 방전시키는 제5a 트랜지스터와;A fifth a transistor configured to discharge the fourth node by being turned on by receiving a high voltage from the third node; 상기 마지막 스테이지의 출력신호를 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5 트랜지스터와;A fifth transistor configured to receive the output signal of the last stage to be turned on to discharge a fourth node; 상기 제2 클럭신호의 하이 전압을 공급받아 턴-온됨으로써 제4 노드를 방전시키는 제5i 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i transistor configured to discharge the fourth node by being turned on by receiving the high voltage of the second clock signal. 제5 항 및 제6 항 중 어느 한 항에 있어서,The method according to any one of claims 5 and 6, 상기 출력 버퍼는,The output buffer, 제4 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 풀-다운 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a pull-down transistor controlled by a fourth node to supply a low potential driving voltage to the output terminal. 제4 항에 있어서,The method of claim 4, wherein 상기 제4 노드는,The fourth node, 오드 프레임 기간 동안 상기 제3 노드를 방전시키기 위한 제1 QB 노드와;A first QB node for discharging said third node during an odd frame period; 이븐 프레임 기간 동안 상기 제3 노드를 방전시키기 위한 제2 QB 노드를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a second QB node for discharging said third node during an even frame period. 제8 항에 있어서,The method of claim 8, 상기 더미 스테이지는,The dummy stage, 오드 프레임의 경우에는 오드 프레임 고전위 구동 전압이 공급되고,In the case of an odd frame, an odd frame high potential driving voltage is supplied, 이븐 프레임의 경우에는 이븐 프레임 고전위 구동 전압이 공급되는 것을 특징으로 하는 쉬프트 레지스터.In the case of an even frame, a shift register characterized in that an even frame high potential driving voltage is supplied. 제9 항에 있어서,The method of claim 9, 상기 제어부는,The control unit, 제3 노드를 충방전시키기 위한 제1 제어부와;A first control unit for charging and discharging the third node; 제1 QB 노드를 충방전시키기 위한 제2 제어부와;A second control unit for charging and discharging the first QB node; 제2 QB 노드를 충방전시키기 위한 제3 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a third controller for charging and discharging the second QB node. 제10 항에 있어서,The method of claim 10, 상기 제1 제어부는,The first control unit, 마지막 스테이지의 출력신호를 공급받아 턴-온되어 제3 노드에 하이 전압을 공급함으로써 상기 풀-업 트랜지스터를 턴-온시켜 제1 클럭신호를 상기 출력단자에 공급시키는 제1 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a first transistor receiving the output signal of the last stage and being turned on to supply a high voltage to a third node to turn on the pull-up transistor to supply a first clock signal to the output terminal. Shift register. 제11 항에 있어서,The method of claim 11, wherein 상기 제2 제어부는,The second control unit, 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와;A fourth O transistor which charges the first QB node with the odd frame high potential driving voltage by being turned on by receiving the odd frame high potential driving voltage; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_O 및 제3a_O 트랜지스터와;A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노 드를 방전시키는 제5_O 트랜지스터와;A fifth_O transistor configured to discharge the first QB node by turning on the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와;A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키기는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the second QB node. 제12 항에 있어서,The method of claim 12, 상기 제3 제어부는,The third control unit, 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와;A fourth_E transistor configured to receive the even frame high potential driving voltage and to be turned on to charge the second QB node to the even frame high potential driving voltage; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_E 및 제3a_E 트랜지스터와;Third_E and thirda_E transistors configured to discharge the third node by being turned on by being supplied with the high voltage of the second QB node; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와;A fifth_E transistor configured to receive the high voltage of the last stage output signal and to be turned on to discharge the second QB node; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와;A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키기는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_E transistor configured to receive the high voltage of the first QB node to turn on to discharge the second QB node. 제11 항에 있어서,The method of claim 11, wherein 상기 제2 제어부는,The second control unit, 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와;A fourth O transistor which charges the first QB node with the odd frame high potential driving voltage by being turned on by receiving the odd frame high potential driving voltage; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_O 및 제3a_O 트랜지스터와;A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와;A fifth_O transistor configured to discharge the first QB node by being turned on by receiving a high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와;A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키기는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_O transistor configured to discharge the first QB node by being supplied with an even frame high potential driving voltage and being turned on. 제14 항에 있어서,The method of claim 14, 상기 제3 제어부는,The third control unit, 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 이븐 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와;A fourth_E transistor configured to receive the even frame high potential driving voltage and to be turned on to charge the second QB node to the even frame high potential driving voltage; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키기는 제3_E 및 제3a_E 트랜지스터와;Third_E and thirda_E transistors configured to discharge the third node by being turned on by being supplied with the high voltage of the second QB node; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와;A fifth_E transistor configured to receive the high voltage of the last stage output signal and to be turned on to discharge the second QB node; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와;A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키기는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving an odd frame high potential driving voltage. 제11 항에 있어서,The method of claim 11, wherein 상기 제2 제어부는,The second control unit, 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동 전압을 제5 노드로 공급하는 제4a_O 트랜지스터와;A fourth a_O transistor configured to receive an odd frame high potential driving voltage and to be turned on to supply the odd frame high potential driving voltage to a fifth node; 상기 제5 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와;A fourth_O transistor configured to receive a high voltage from the fifth node and turn on to charge the first QB node to an odd frame high potential driving voltage; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b_O 트랜지스터와;A fourth b_O transistor configured to discharge the fifth node by turning on the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c_O 트랜지스터와;A fourth c_O transistor configured to discharge the fifth node by being turned on by receiving the high voltage of the third node; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_O 및 제3a_O 트랜지스터와;A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와;A fifth_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시 키는 제5a_O 트랜지스터와;A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the second QB node. 제16 항에 있어서,The method of claim 16, 상기 제3 제어부는,The third control unit, 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동 전압을 제6 노드로 공급하는 제4a_E 트랜지스터와;A fourth a_E transistor configured to receive the even frame high potential driving voltage and to be turned on to supply the even frame high potential driving voltage to the sixth node; 상기 제6 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와;A fourth_E transistor configured to receive a high voltage from the sixth node and turn on to charge the second QB node to an odd frame high potential driving voltage; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4b_E 트랜지스터와;A fourth b_E transistor configured to discharge the sixth node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4c_E 트랜지스터와;A fourth c_E transistor configured to discharge the sixth node by turning on the high voltage of the third node; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_E 및 제3a_E 트랜지스터와;Third_E and thirda_E transistors configured to discharge the third node by being turned on by receiving the high voltage of the second QB node; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와;A fifth_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와;A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the first QB node. 제11 항에 있어서,The method of claim 11, wherein 상기 제2 제어부는,The second control unit, 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동 전압을 제5 노드로 공급하는 제4a_O 트랜지스터와;A fourth a_O transistor configured to receive an odd frame high potential driving voltage and to be turned on to supply the odd frame high potential driving voltage to a fifth node; 상기 제5 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_O 트랜지스터와;A fourth_O transistor configured to receive a high voltage from the fifth node and turn on to charge the first QB node to an odd frame high potential driving voltage; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4b_O 트랜지스터와;A fourth b_O transistor configured to discharge the fifth node by turning on the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제5 노드를 방전시키는 제4c_O 트랜지스터와;A fourth c_O transistor configured to discharge the fifth node by being turned on by receiving the high voltage of the third node; 상기 제1 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_O 및 제3a_O 트랜지스터와;A third_O and third a_O transistor configured to discharge the third node by being turned on by receiving the high voltage of the first QB node; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5_O 트랜지스터와;A fifth_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방전시키는 제5a_O 트랜지스터와;A fifth a_O transistor configured to discharge the first QB node by being turned on by receiving the high voltage of the third node; 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제1 QB 노드를 방 전시키는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_O transistor configured to discharge the first QB node by being turned on by receiving an even frame high potential driving voltage. 제18 항에 있어서,The method of claim 18, 상기 제3 제어부는,The third control unit, 이븐 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동 전압을 제6 노드로 공급하는 제4a_E 트랜지스터와;A fourth a_E transistor configured to receive the even frame high potential driving voltage and to be turned on to supply the even frame high potential driving voltage to the sixth node; 상기 제6 노드로부터 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 오드 프레임 고전위 구동 전압으로 충전시키는 제4_E 트랜지스터와;A fourth_E transistor configured to receive a high voltage from the sixth node and turn on to charge the second QB node to an odd frame high potential driving voltage; 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4b_E 트랜지스터와;A fourth b_E transistor configured to discharge the sixth node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제6 노드를 방전시키는 제4c_E 트랜지스터와;A fourth c_E transistor configured to discharge the sixth node by turning on the high voltage of the third node; 상기 제2 QB 노드의 하이 전압을 공급받아 턴-온됨으로써 제3 노드를 방전시키는 제3_E 및 제3a_E 트랜지스터와;Third_E and thirda_E transistors configured to discharge the third node by being turned on by receiving the high voltage of the second QB node; 상기 마지막 스테이지 출력신호의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5_E 트랜지스터와;A fifth_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the last stage output signal; 상기 제3 노드의 하이 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5a_E 트랜지스터와;A 5a_E transistor configured to discharge the second QB node by being turned on by receiving the high voltage of the third node; 오드 프레임 고전위 구동 전압을 공급받아 턴-온됨으로써 제2 QB 노드를 방전시키는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a fifth i_E transistor configured to discharge the second QB node by being turned on by receiving an odd frame high potential driving voltage. 제13 항, 제15 항, 제17 항 및 제19 항 중 어느 한 항에 있어서,The method according to any one of claims 13, 15, 17 and 19, 상기 출력 버퍼는,The output buffer, 제1 QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 제1 풀-다운 트랜지스터와;A first pull-down transistor controlled by a first QB node to supply a low potential driving voltage to the output terminal; 제2 QB 노드에 의해 제어되어 상기 출력단자에 저전위 구동 전압을 공급하는 제2 풀-다운 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.And a second pull-down transistor controlled by a second QB node to supply a low potential driving voltage to the output terminal. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; A liquid crystal display panel in which a plurality of gate lines and a plurality of data lines intersect and a plurality of liquid crystal cells are disposed; 각각 제1 노드의 전압에 응답하여 출력단자의 충전을 제어하고 제2 노드의 전압에 응답하여 출력단자의 방전을 제어하여 출력신호를 순차적으로 쉬프트 시키기 위한 다수의 스테이지, 상기 다수의 스테이지 중 마지막 출력신호를 발생하는 마지막 스테이지의 상기 제1 노드에 접속된 더미 출력단자의 충전을 제3 노드의 전압에 응답하여 제어하고 제4 노드의 전압에 응답하여 상기 더미 출력단자의 방전을 제어하며 상기 제4 노드의 전압에 응답하여 상기 제3 노드를 리셋시키는 더미 스테이지를 포함하여 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와; A plurality of stages for sequentially shifting the output signal by controlling the charging of the output terminal in response to the voltage of the first node and controlling the discharge of the output terminal in response to the voltage of the second node, the last output of the plurality of stages The charging of the dummy output terminal connected to the first node of the last stage of generating a signal is controlled in response to the voltage of the third node and the discharge of the dummy output terminal is controlled in response to the voltage of the fourth node. A gate driver sequentially supplying gate pulses to the gate lines, including a dummy stage for resetting the third node in response to a voltage of a node; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.And a data driving circuit for supplying data voltages to the data lines.
KR1020050058454A 2005-06-30 2005-06-30 Shift register and liquid crystal display using the same KR101222948B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058454A KR101222948B1 (en) 2005-06-30 2005-06-30 Shift register and liquid crystal display using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058454A KR101222948B1 (en) 2005-06-30 2005-06-30 Shift register and liquid crystal display using the same

Publications (2)

Publication Number Publication Date
KR20070002784A true KR20070002784A (en) 2007-01-05
KR101222948B1 KR101222948B1 (en) 2013-01-17

Family

ID=37869724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058454A KR101222948B1 (en) 2005-06-30 2005-06-30 Shift register and liquid crystal display using the same

Country Status (1)

Country Link
KR (1) KR101222948B1 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723765B2 (en) 2011-06-30 2014-05-13 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
US8937489B2 (en) 2011-02-10 2015-01-20 Samsung Display Co., Ltd. Inverter and scan driver using the same
WO2016145780A1 (en) * 2015-03-17 2016-09-22 京东方科技集团股份有限公司 Shift register unit and drive method therefor, gate drive circuit and display apparatus
KR20180042205A (en) * 2009-01-22 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for driving display device
CN108766356A (en) * 2018-05-18 2018-11-06 北京大学深圳研究生院 Integrated gate drive circuitry and display equipment
CN113808517A (en) * 2018-10-18 2021-12-17 武汉天马微电子有限公司 Display panel and display device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745404B1 (en) * 2002-07-02 2007-08-02 삼성전자주식회사 Shift register and liquid crystal display with the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10896633B2 (en) 2009-01-22 2021-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US12062310B2 (en) 2009-01-22 2024-08-13 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
KR20180042205A (en) * 2009-01-22 2018-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for driving display device
KR20180113485A (en) * 2009-01-22 2018-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method for driving display device
US11551596B2 (en) 2009-01-22 2023-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US10878736B2 (en) 2009-01-22 2020-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device
US8937489B2 (en) 2011-02-10 2015-01-20 Samsung Display Co., Ltd. Inverter and scan driver using the same
US8723765B2 (en) 2011-06-30 2014-05-13 Samsung Display Co., Ltd. Stage circuit and scan driver using the same
US10546549B2 (en) 2015-03-17 2020-01-28 Boe Technology Group Co., Ltd. Shift register unit and its driving method, gate drive circuit and display device
WO2016145780A1 (en) * 2015-03-17 2016-09-22 京东方科技集团股份有限公司 Shift register unit and drive method therefor, gate drive circuit and display apparatus
CN108766356A (en) * 2018-05-18 2018-11-06 北京大学深圳研究生院 Integrated gate drive circuitry and display equipment
CN113808517A (en) * 2018-10-18 2021-12-17 武汉天马微电子有限公司 Display panel and display device
CN113808517B (en) * 2018-10-18 2023-08-08 武汉天马微电子有限公司 Display panel and display device

Also Published As

Publication number Publication date
KR101222948B1 (en) 2013-01-17

Similar Documents

Publication Publication Date Title
KR101137852B1 (en) Liquid Crystal Display Built-in Driving Circuit
KR101314088B1 (en) Shift Register and Liquid Crystal Display Using The Same
KR101057891B1 (en) Shift register
EP1360695B1 (en) Shift register and liquid crystal display using the same
KR101341010B1 (en) A Shift Register
KR101183431B1 (en) Gate driver
US8325126B2 (en) Liquid crystal display with reduced image flicker and driving method thereof
KR101030528B1 (en) The shift resistor and the liquid crystal display device using the same
KR20070119346A (en) Gate driving circuit and driving method thereof for lcd
US10748465B2 (en) Gate drive circuit, display device and method for driving gate drive circuit
KR101137847B1 (en) Shift register and liquid crystal display using the same
KR20180057975A (en) Shift resister, image display device containing the same and method of driving the same
KR101222948B1 (en) Shift register and liquid crystal display using the same
KR101485583B1 (en) Display apparatus and driving method thereof
KR101183293B1 (en) Shift register and liquid crystal display device using the same
KR100769970B1 (en) Shift register
KR101157955B1 (en) Liquid Crystal Display
KR101237199B1 (en) Shift register and liquid crystal display device using the same
KR101255312B1 (en) Shift register and liquid crystal display device using the same
KR101002331B1 (en) Liquid Crystal Display Device
KR20050118059A (en) Liquid crystal display built-in driving circuit
KR101352108B1 (en) Shift register, liquid crystal display device having the same, and method of driving the same
KR20070118443A (en) Shift register and liquid crystal display device using the same
KR101182321B1 (en) Shift Register and Liquid Crystal Display Using The Same
KR101073263B1 (en) Shift register and method for driving the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 7