KR101352108B1 - Shift register, liquid crystal display device having the same, and method of driving the same - Google Patents

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Abstract

본 발명은 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법을 제공하는 것이다.The present invention provides a shift register capable of reducing a resistance of a gate line, a liquid crystal display having the same, and a driving method thereof.

본 발명의 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.The shift register includes a pull-up transistor configured to output a high voltage of a clock signal to a gate line in response to a voltage of a first node; A first pull-down transistor that maintains the gate line at a low voltage in response to a voltage of a second node; And a second pull-down transistor connected in parallel with the first pull-down transistor to output a low voltage of the clock signal to the gate line.

Description

쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법{SHIFT REGISTER, LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME, AND METHOD OF DRIVING THE SAME} SHIFT REGISTER, LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME, AND METHOD OF DRIVING THE SAME

도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 도시한 평면도이다.1 is a plan view illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 화소 영역의 평면도이다.FIG. 2 is a plan view of the pixel area illustrated in FIG. 1.

도 3은 도 1에 도시된 게이트 구동부의 구성을 도시한 블록이다..FIG. 3 is a block diagram illustrating a configuration of the gate driver illustrated in FIG. 1.

도 4는 도 3에 도시된 스테이지의 상세 회로도이다..4 is a detailed circuit diagram of the stage shown in FIG.

도 5는 도 4에 도시된 스테이지의 구동 파형도이다.FIG. 5 is a driving waveform diagram of the stage shown in FIG. 4.

< 도면의 주요부분에 대한 설명>DESCRIPTION OF THE EMBODIMENTS

100 : 액정 표시 패널 110 : 데이터 구동부100: liquid crystal display panel 110: data driver

120 : 게이트 구동부 102 : 게이트 라인120: gate driver 102: gate line

104 : 데이터 라인 118 : 화소 전극104: data line 118: pixel electrode

본 발명은 액정 표시 장치에 관한 것으로, 특히 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a shift register capable of reducing a resistance of a gate line, a liquid crystal display having the same, and a driving method thereof.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시 장치는 화소 영역들이 매트릭스 형태로 배열된 액정 표시 패널과 액정 표시 패널을 구동하기 위한 구동회로를 구비한다. A liquid crystal display displays an image by adjusting the light transmittance of a liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.

액정 표시 패널은 다수개의 게이트 라인과 다수개의 데이터 라인이 서로 수직하게 교차 배열되어 화소 영역이 정의되고, 각 박막 트랜지스터와 접속되어 각 화소 영역에 형성된 액정 커패시터와, 액정 커패시터와 병렬 접속된 스토리지 커패시터를 구비한다. 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터는 게이트 라인의 스캔 신호에 따라 턴-온되어 데이터 라인의 데이터 신호를 각 화소 전극에 인가한다. In the liquid crystal display panel, a plurality of gate lines and a plurality of data lines are vertically intersected with each other to define a pixel region, a liquid crystal capacitor formed in each pixel region by being connected to each thin film transistor, and a storage capacitor connected in parallel with the liquid crystal capacitor. Equipped. The thin film transistor formed at the intersection of each gate line and the data line is turned on according to the scan signal of the gate line to apply the data signal of the data line to each pixel electrode.

화소 전극과 전단 게이트 라인 사이에 형성된 전단 게이트 방식의 스토리지 커패시터 또는 화소 전극과 공통 라인 사이에 형성된 컴 온 방식의 스토리지 커패시터를 통해 액정 커패시터에 충전된 데이터 전압이 일정하게 유지된다. 최근에는 화소 전극을 가로지르도록 형성된 공통 라인에 의해 개구율이 감소되는 컴 온 방식의 스토리지 커패시터보다 전단 게이트 라인을 사용한 전단 게이트 방식의 스토리지 커패시터를 이용하는 추세이다. 그러나, 전단 게이트 라인을 사용한 전단 게이트 방식의 스토리지 커패시터는 게이트 라인 저항으로 인해 화소 전압 충전시 게이트 라인에 부하가 걸릴 수 있다. The data voltage charged in the liquid crystal capacitor is maintained constant through the storage gate type capacitor formed between the pixel electrode and the front gate line or the storage capacitor type comb type formed between the pixel electrode and the common line. Recently, it is a trend to use a front gate type storage capacitor using a front gate line rather than a comon type storage capacitor whose aperture ratio is reduced by a common line formed to cross the pixel electrode. However, the front gate type storage capacitor using the front gate line may load the gate line when the pixel voltage is charged due to the gate line resistance.

따라서, 본 발명의 기술적 과제는 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a shift register capable of reducing the resistance of a gate line, a liquid crystal display having the same, and a driving method thereof.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a shift register according to an embodiment of the present invention includes a pull-up transistor for outputting a high voltage of the clock signal to the gate line in response to the voltage of the first node; A first pull-down transistor that maintains the gate line at a low voltage in response to a voltage of a second node; And a second pull-down transistor connected in parallel with the first pull-down transistor to output a low voltage of the clock signal to the gate line.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따라 게이트 라인 및 데이터 라인이 서로 교차하여 화소 영역을 정의하는 액정 표시 패널; 상기 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터; 상기 박막 트랜지스터에 접속되며, 상기 화소 영역에 형성된 화소 전극; 상기 화소 전극과 전단 게이트 라인에 형성되며 액정 커패시터에 충전된 데이터 전압을 일정하게 유지시키는 스토리지 커패시터; 및 상기 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 쉬프트 레지스터를 구비하며, 상기 쉬프트 레지스터에 제1 및 제2 풀-다운 트랜지스터를 이용해서 게이트 라인 저항을 감소시킬 수 있는 게이트 구동부를 포함하는 액정 표시 장치에 있어서, 상기 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display panel, in which a gate line and a data line, cross each other to define a pixel area; A thin film transistor formed at a portion where the gate line and the data line cross each other; A pixel electrode connected to the thin film transistor and formed in the pixel region; A storage capacitor formed on the pixel electrode and a front gate line to maintain a constant data voltage charged in the liquid crystal capacitor; And a shift driver for sequentially supplying scan pulses to the gate lines, and a gate driver capable of reducing gate line resistance by using first and second pull-down transistors in the shift registers. An apparatus, comprising: a pull-up transistor configured to output a high voltage of a clock signal to a gate line in response to a voltage of a first node; A first pull-down transistor that maintains the gate line at a low voltage in response to a voltage of a second node; And a second pull-down transistor connected in parallel with the first pull-down transistor to output a low voltage of the clock signal to the gate line.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터의 구동 방법은 제1 노드의 전압에 응답하여 턴-온된 풀-업 트랜지스터를 통해 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 단계; 및 제2 노드의 전압에 응답하여 턴-온된 제1 풀-다운 트랜지스터를 통해 상기 게이트 라인으로 로우 전압을 유지함과 동시에 상기 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터를 턴-온시켜 상기 클럭 신호의 로우 전압을 동시에 상기 게이트 라인으로 출력하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of driving a shift register according to an embodiment of the present invention outputs a high voltage of a clock signal to a gate line through a pull-up transistor turned on in response to a voltage of a first node. ; And a second pull-down transistor connected in parallel with the first pull-down transistor while maintaining a low voltage to the gate line through a first pull-down transistor turned on in response to a voltage of a second node. And turning on a low voltage of the clock signal to the gate line at the same time.

상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other technical problems and advantages of the present invention in addition to the above technical problem will be apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

도 1을 참조하면, 액정 표시 장치는 액정 표시 패널(100)과, 액정 표시 패널(100)의 데이터 라인(DL1 내지 DLm)을 구동하기 위한 데이터 구동부(110)와, 액정 표시 패널(100)의 게이트 라인(GL0 내지 GLn)을 구동하기 위한 게이트 구동부(120)를 포함한다. Referring to FIG. 1, the liquid crystal display includes a liquid crystal display panel 100, a data driver 110 for driving data lines DL1 to DLm of the liquid crystal display panel 100, and a liquid crystal display panel 100. And a gate driver 120 for driving the gate lines GL0 to GLn.

액정 표시 패널(150)은 서로 교차하여 화소 영역을 정의하는 게이트 라인(GL0 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과, 상기 각 게이트 라인(GL)과 데 이터 라인(DL)이 교차하는 부분에 형성되는 박막 트랜지스터(TFT)와, 각 박막 트랜지스터(TFT)와 접속되어 각 화소 영역에 형성된 액정 커패시터(Clc), 액정 커패시터(Clc)와 병렬 접속된 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)와 접속된 화소 전극과 공통 전극 사이에 위치하는 액정으로 구성된다. 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)으로부터의 게이트 온 전압(Von)에 의해 턴-온되어 데이터 라인(DL1 내지 DLm)으로부터의 데이터 전압을 화소 전극에 공급하여 데이터 전압과 공통 전압(Vcom)과 차전압이 액정 커패시터(Clc)에 충전되게 한다. 그리고 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)으로부터 게이트 오프 전압(Voff)에 의해 턴-오프되어 액정 커패시터(Clc)에 충전된 전압이 유지되게 한다. 이때, 스토리지 커패시터(Cst)는 도 2에 도시된 바와 같이 화소 전극(118)과 전단 게이트 라인(GLi-1) 사이에 형성되어 액정 커패시터(Clc)에 충전된 데이터 전압을 안정적으로 유지시킨다. The liquid crystal display panel 150 includes gate lines GL0 to GLn and data lines DL1 to DLm that cross each other to define pixel regions, and portions where the gate lines GL and data lines DL cross each other. And a liquid crystal capacitor Clc formed in each pixel region and connected to each thin film transistor TFT, and a storage capacitor Cst connected in parallel with the liquid crystal capacitor Clc. The liquid crystal capacitor Clc is composed of a liquid crystal located between the pixel electrode connected to the thin film transistor TFT and the common electrode. The thin film transistor TFT is turned on by the gate-on voltages Von from the gate lines GL1 to GLn to supply the data voltages from the data lines DL1 to DLm to the pixel electrodes, thereby providing a data voltage and a common voltage ( Vcom) and the difference voltage are charged in the liquid crystal capacitor Clc. The thin film transistor TFT is turned off by the gate-off voltage Voff from the gate lines GL1 to GLn to maintain the voltage charged in the liquid crystal capacitor Clc. In this case, as illustrated in FIG. 2, the storage capacitor Cst is formed between the pixel electrode 118 and the front gate line GLi-1 to stably maintain the data voltage charged in the liquid crystal capacitor Clc.

데이터 구동부(110)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다. The data driver 110 converts the input digital video data into an analog data voltage using a gamma voltage and supplies the digital video data to the data lines D1 to Dm.

게이트 구동부(120)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급한다. The gate driver 120 sequentially supplies scan pulses to the gate lines G1 to Gn.

구체적으로, 게이트 구동부(120)는 도 3에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지를 구비하는 쉬프트 레지스터를 포함한다. 도 3에 도시된 제1 내지 제n 스테이지에는 저전위 구동 전압(VSS)과 함 께 클럭 신호(CLK)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(CLK)에 응답하여 제1 게이트 라인(GL1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(GL2 내지 GLn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지는 동일한 회로 구성을 갖으며, 클럭 신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭 신호가 공급된다. Specifically, as shown in FIG. 3, the gate driver 120 may be connected to the start pulse Vst input line in order to sequentially supply scan pulses to the gate lines G1 to Gn. It includes a shift register having a stage. The clock signals CLK are commonly supplied to the first to nth stages shown in FIG. 3 together with the low potential driving voltage VSS, and an output signal of the start pulse Vst or the previous stage is supplied. The first stage outputs a scan pulse to the first gate line GL1 in response to the start pulse Vst and the clock signal CLK. The second to nth stages sequentially output scan pulses to the second to nth gate lines GL2 to GLn in response to the output signal and the clock signal CLK of the previous stage. In other words, the first to n-th stages have the same circuit configuration, and at least two clock signals having different phases are supplied to the clock signal CLK.

도 4는 도 3에 도시된 쉬프트 레지스터 중 제1 스테이지의 상세 회로 구성을 도시한 것이다.FIG. 4 illustrates a detailed circuit configuration of the first stage of the shift register shown in FIG. 3.

도 4에 도시된 제1 스테이지는 스타트 펄스(Vst)에 의해 제어되는 제1 트랜지스터(T1)와, 제1 노드(Q1)의 제어에 의해 제1 클럭 신호(CLK1)의 하이 전압을 출력 라인으로 출력하는 풀-업 트랜지스터(FU-T)와, 제2 노드(Q2)의 제어에 의해 제1 클럭 신호(CLK1)를 출력 라인으로 출력하는 제1 풀-다운 트랜지스터(FD-T1)와, 다음단 게이트 라인에 공급되는 출력 신호 즉, 게이트 온 전압(Von)의 제어에 의해 제1 클럭 신호(CLK1)를 출력하는 제2 풀-다운 트랜지스터(FD-T2)와, 다음단 게이트 라인에 공급되는 출력 신호의 제어에 의해 제1 노드(Q1)를 방전시키는 제2 트랜지스터(T2)를 포함한다. 이러한 제1 스테이지에는 저전압 전압(VSS)과 스타트 펄스(Vst)가 공급되고, 위상이 서로 다른 제1 내지 제3 클럭 신호(CLK1 내지 CLK3)가 공급된다. In FIG. 4, the first stage T1 controlled by the start pulse Vst and the high voltage of the first clock signal CLK1 under the control of the first node Q1 are output lines. A pull-up transistor FU-T for outputting, a first pull-down transistor FD-T1 for outputting the first clock signal CLK1 to the output line under the control of the second node Q2, and The second pull-down transistor FD-T2 outputs the first clock signal CLK1 under the control of the output signal supplied to the gate line, that is, the gate-on voltage Von, and the next gate line. The second transistor T2 discharges the first node Q1 under the control of the output signal. The low voltage voltage VSS and the start pulse Vst are supplied to the first stage, and the first to third clock signals CLK1 to CLK3 having different phases are supplied.

제1 트랜지스터(T1)는 이전단 출력 단자 또는 스타트 펄스(Vst)에 게이트 및 드레인 단자가 연결되고, 제1 노드(Q1)에 소스 단자가 연결된다. 제2 트랜지스터(T2)는 제1 노드(Q1)에 드레인 단자가 연결되고, 다음단 출력 단자 즉, 제2 게이트 라인(GL2)의 출력 단자에 게이트 단자가 연결되고, 저전압 구동 단자(VSS)에 소스 단자가 연결된다.In the first transistor T1, a gate and a drain terminal are connected to the previous output terminal or the start pulse Vst, and a source terminal is connected to the first node Q1. In the second transistor T2, a drain terminal is connected to the first node Q1, a gate terminal is connected to the next output terminal, that is, an output terminal of the second gate line GL2, and is connected to the low voltage driving terminal VSS. The source terminal is connected.

풀-업 트랜지스터(FU-T)는 제1 노드(Q1)에 게이트 단자가 연결되고, 클럭 단자에 드레인 단자가 연결되고, 제2 노드(Q2)에 소스 단자가 연결된다.In the pull-up transistor FU-T, a gate terminal is connected to a first node Q1, a drain terminal is connected to a clock terminal, and a source terminal is connected to a second node Q2.

제1 풀-다운 트랜지스터(FD-T1)는 제2 노드(Q2)에 게이트 및 드레인 단자가 연결되고, 클럭 단자에 소스 단자가 연결된다. In the first pull-down transistor FD-T1, a gate and a drain terminal are connected to the second node Q2, and a source terminal is connected to the clock terminal.

제2 풀-다운 트랜지스터(FD-T2)는 다음단 게이트 라인 즉, 제2 게이트 라인(GL2)에 게이트 단자가 연결되고, 제2 노드(Q2)에 드레인 단자가 연결되고, 클럭 단자에 소스 단자가 연결된다. 제2 풀-다운 트랜지스터(FD-T2)의 게이트 단자는 다음단 게이트 라인 이외에도 다음단 클럭 단자에도 연결될 수 있다. 다음단 클럭 단자에 연결될 경우, 제2 풀-다운 트랜지스터(FD-T2)의 문턱 전압이 쉬프트되는 현상이 발생될 수 있으므로 클럭 단자보다는 다음단 게이트 라인에 연결되는 것이 바람직하다. 제2 풀-다운 트랜지스터(FD-T2)는 제1 풀-다운 트랜지스터(FD-T1)와 병렬로 연결되며, 다음단 화소 전압 충전시 현재단 게이트 라인 저항이 작아야 할 시점에만 동작하면 된다.In the second pull-down transistor FD-T2, a gate terminal is connected to a next gate line, that is, a second gate line GL2, a drain terminal is connected to a second node Q2, and a source terminal is connected to a clock terminal. Is connected. The gate terminal of the second pull-down transistor FD-T2 may be connected to the next clock terminal in addition to the next gate line. When connected to the next clock terminal, a phenomenon in which the threshold voltage of the second pull-down transistor FD-T2 is shifted may occur. The second pull-down transistor FD-T2 is connected in parallel with the first pull-down transistor FD-T1 and may be operated only when the current gate line resistance is small when the next pixel voltage is charged.

이러한 제1 스테이지의 구동 방법을 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다. The driving method of the first stage will be described with reference to the driving waveform shown in FIG. 5.

A기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴- 온되어 스타트 펄스(Vst)의 하이 전압은 제1 노드(Q1)에 프리-차지된다. 제1 노드(Q1)에 프리-차지된 하이 전압에 의해 풀-업 NMOS 트랜지스터(FU-T)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 라인, 즉 제1 게이트 라인(GL1)으로 공급된다. 이와 동시에, 턴-온된 풀-업 트랜지스터(FU-T)에 의해 제2 노드(Q2)가 로우 상태가 되어 제1 풀-다운 트랜지스터(FD-T1)는 턴-오프된다. 따라서, A기간에서 게이트 오프 전압(Voff)이 제1 게이트 라인(GL1)으로 공급된다. In the period A, the first transistor T1 is turned on by the high voltage of the start pulse Vst, and the high voltage of the start pulse Vst is pre-charged to the first node Q1. The pull-up NMOS transistor FU-T is turned on by the high voltage pre-charged at the first node Q1 so that the low voltage of the first clock signal CLK1 is output to the output line, that is, the first gate line. GL1). At the same time, the second pull-down transistor FD-T1 is turned off because the second node Q2 is turned low by the turned-on pull-up transistor FU-T. Therefore, in the period A, the gate off voltage Voff is supplied to the first gate line GL1.

B기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 제1 노드(Q1)는 하이 상태로 플로팅되고, 풀-업 NMOS 트랜지스터(FU-T)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제1 노드(Q1)는 풀-업 NMOS 트랜지스터(FU-T)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 커패시터의 영향으로 부트스트래핑(Bootstapping)된다. 이에 따라, 제1 노드(Q1) 전압이 더욱 상승하여 풀-업 NMOS 트랜지스터(FU-T)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 제1 게이트 라인(GL1)으로 빠르게 공급된다. 이와 동시에, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제2 노드(Q1)는 하이 상태가 된다. 하이 상태의 제2 노드(Q2)에 의해 제1 풀-다운 트랜지스터(FD-T1)의 소스 단자와 드레인 단자 간에는 전압차가 없으므로 제1 풀-다운 트랜지스터(FD-T1)는 턴-오프된다. 따라서, B기간에서 게이트 온 전압(Von)이 제1 게이트 라인(GL1)으로 공급된다.In the period B, since the first transistor T1 is turned off by the low voltage of the start pulse Vst, the first node Q1 is floated to a high state, and the pull-up NMOS transistor FU-T is turned off. Keep on. At this time, the bootstrapping is performed by the parasitic capacitor formed by overlapping the gate electrode and the drain electrode of the pull-up NMOS transistor FU-T due to the high voltage of the first clock signal CLK1. )do. Accordingly, the voltage of the first node Q1 is further increased to ensure that the pull-up NMOS transistor FU-T is turned on, so that the high voltage of the first clock signal CLK1 is transferred to the first gate line GL1. Supplied quickly. At the same time, the second node Q1 becomes high due to the high voltage of the first clock signal CLK1. Since there is no voltage difference between the source terminal and the drain terminal of the first pull-down transistor FD-T1 by the second node Q2 in the high state, the first pull-down transistor FD-T1 is turned off. Therefore, in the period B, the gate-on voltage Von is supplied to the first gate line GL1.

C기간에서 제2 게이트 라인(GL2)에 게이트 온 전압(Von)이 공급됨과 동시에 그 게이트 온 전압(Von)에 의해 제2 트랜지스터(T2)가 턴-온됨에 따라 제1 노 드(Q1)는 저전위 구동 전압(VSS)으로 신속하게 방전될 수 있다. 저전위 구동 전압(VSS)의 제2 노드(Q2)에 의해 풀-업 트랜지스터(FU-T)는 턴-오프되므로 제2 노드(Q2)는 하이 상태를 유지하게 된다. 하이 상태의 제2 노드(Q2)에 의해 제1 풀-다운 트랜지스터(FD-T1)가 턴-온 되고, 제2 풀-다운 트랜지스터(FD-T2)도 제2 게이트 라인(GL2)에 공급된 게이트 온 전압(Von)에 의해 턴-온됨으로써 제1 클럭 신호(CLK1)의 로우 전압은 제1 게이트 라인(GL1)으로 공급하게 된다. 따라서, C기간에서 게이트 오프 전압(Voff)이 제1 게이트 라인(GL1)으로 공급된다.As the gate-on voltage Von is supplied to the second gate line GL2 in the period C and the second transistor T2 is turned on by the gate-on voltage Von, the first node Q1 is turned on. It can be quickly discharged to the low potential driving voltage (VSS). Since the pull-up transistor FU-T is turned off by the second node Q2 of the low potential driving voltage VSS, the second node Q2 is maintained at a high state. The first pull-down transistor FD-T1 is turned on by the second node Q2 in the high state, and the second pull-down transistor FD-T2 is also supplied to the second gate line GL2. The low voltage of the first clock signal CLK1 is supplied to the first gate line GL1 by being turned on by the gate-on voltage Von. Therefore, the gate off voltage Voff is supplied to the first gate line GL1 in the C period.

이와 같이, 현재단 게이트 라인 즉, 제2 게이트 라인(GL2)에 게이트 온 전압(Von)이 공급되는 C 기간에는 현재단 액정 커패시터(Clc)의 스토리지 커패시터(Cst)로 이용되는 이전단 게이트 라인, 제1 게이트 라인(GL1)의 저항을 병렬로 연결된 제1 및 제2 풀-다운 트랜지스터(FD-T1,FD-T2)를 이용하여 감소시킨다. 이때, 이전단 게이트 라인 저항은 제2 풀-다운 트랜지스터(FD-T2)의 채널 폭을 풀-업 트랜지스터(FU-T)의 채널 폭보다 넓게 형성됨에 따라 더욱 감소시킬 수 있다. 이와 같이 이전단 게이트 라인에 부하가 걸리지 않으므로 현재단 화소 전극의 화소 전압 충전시에도 지연 현상을 방지할 수 있다. As described above, in the C period in which the gate-on voltage Von is supplied to the current gate line, that is, the second gate line GL2, the previous gate line used as the storage capacitor Cst of the current stage liquid crystal capacitor Clc, The resistance of the first gate line GL1 is reduced by using the first and second pull-down transistors FD-T1 and FD-T2 connected in parallel. In this case, the previous gate line resistance may be further reduced as the channel width of the second pull-down transistor FD-T2 is wider than the channel width of the pull-up transistor FU-T. As such, since the load is not applied to the previous gate line, a delay phenomenon may be prevented even when the pixel voltage of the current pixel electrode is charged.

제2 내지 제n 스테이지는 제1 스테이지와 동일한 구조를 가지며, 제1 스테이지의 구동 방법과 동일하다.The second to nth stages have the same structure as the first stage and are the same as the driving method of the first stage.

상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법은 게이트 라인에 순차적으로 스캔 펄스를 공급하는 스테 이지에 제1 및 제2 풀-다운 트랜지스터를 구비한다. 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터는 다음단 게이트 라인의 출력 신호에 따라 게이트 라인으로 게이트 오프 전압을 출력함으로써 게이트 라인 저항을 감소시킬 수 있다.As described above, the shift register according to the present invention, the liquid crystal display having the same, and a driving method thereof include first and second pull-down transistors in a stage for sequentially supplying scan pulses to a gate line. The second pull-down transistor connected in parallel with the first pull-down transistor may reduce the gate line resistance by outputting a gate-off voltage to the gate line according to the output signal of the next stage gate line.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

Claims (14)

제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터;A pull-up transistor configured to output a high voltage of the clock signal to the gate line in response to a voltage of the first node; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및A first pull-down transistor that maintains the gate line at a low voltage in response to a voltage of a second node; And 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.And a second pull-down transistor connected in parallel with the first pull-down transistor to output a low voltage of the clock signal to the gate line. 제1항에 있어서,The method of claim 1, 상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터.And the second pull-down transistor is turned on in response to an output signal of a next gate line adjacent to the gate line. 제1항에 있어서,The method of claim 1, 상기 제2 풀-다운 트랜지스터는 다음단 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터.And the second pull-down transistor is turned on in response to a next clock signal. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 제1 노드의 전압을 제어하도록 스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 턴 온되는 제1 트랜지스터; 및A first transistor turned on by a start pulse or an output signal of a previous gate line to control the voltage of the first node; And 상기 다음단 게이트 라인의 출력 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.And a second transistor configured to discharge the voltage of the first node in response to an output signal of the next gate line. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 제2 풀-다운 트랜지스터의 채널 폭은 상기 풀-업 트랜지스터의 채널폭보다 넓은 것을 특징으로 하는 쉬프트 레지스터.And the channel width of the second pull-down transistor is wider than the channel width of the pull-up transistor. 게이트 라인 및 데이터 라인이 서로 교차하여 화소 영역을 정의하는 액정 표시 패널;A liquid crystal display panel in which a gate line and a data line cross each other to define a pixel area; 상기 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터;A thin film transistor formed at a portion where the gate line and the data line cross each other; 상기 박막 트랜지스터에 접속되며, 상기 화소 영역에 형성된 화소 전극;A pixel electrode connected to the thin film transistor and formed in the pixel region; 상기 화소 전극과 전단 게이트 라인에 형성되며 액정 커패시터에 충전된 데이터 전압을 일정하게 유지시키는 스토리지 커패시터; 및A storage capacitor formed on the pixel electrode and a front gate line to maintain a constant data voltage charged in the liquid crystal capacitor; And 상기 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 쉬프트 레지스터를 구비하며, 상기 쉬프트 레지스터에 제1 및 제2 풀-다운 트랜지스터를 이용해서 게이트 라인 저항을 감소시킬 수 있는 게이트 구동부를 포함하는 액정 표시 장치에 있어서,A liquid crystal display device comprising a shift register for sequentially supplying scan pulses to the gate line, and a gate driver configured to reduce gate line resistance by using first and second pull-down transistors. To 상기 쉬프트 레지스터는 The shift register 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터;A pull-up transistor configured to output a high voltage of the clock signal to the gate line in response to a voltage of the first node; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및A first pull-down transistor that maintains the gate line at a low voltage in response to a voltage of a second node; And 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.And a second pull-down transistor connected in parallel with the first pull-down transistor to output a low voltage of the clock signal to the gate line. 제6항에 있어서,The method according to claim 6, 상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 액정 표시 장치.And the second pull-down transistor is turned on in response to an output signal of a next gate line adjacent to the gate line. 제6항에 있어서,The method according to claim 6, 상기 제2 풀-다운 트랜지스터는 다음단 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 액정 표시 장치.And the second pull-down transistor is turned on in response to a next clock signal. 제7항 또는 제8항에 있어서,9. The method according to claim 7 or 8, 상기 제1 노드의 전압을 제어하도록 스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 턴 온되는 제1 트랜지스터; 및A first transistor turned on by a start pulse or an output signal of a previous gate line to control the voltage of the first node; And 상기 다음단 게이트 라인의 출력 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 액정 표시 장치.And a second transistor configured to discharge the voltage of the first node in response to the output signal of the next gate line. 제7항 또는 제8항에 있어서,9. The method according to claim 7 or 8, 상기 제2 풀다운 트랜지스터의 채널 폭은 상기 풀-업 트랜지스터의 채널폭보다 넓은 것을 특징으로 하는 액정 표시 장치.The channel width of the second pull-down transistor is wider than the channel width of the pull-up transistor. 제1 노드의 전압에 응답하여 턴-온된 풀-업 트랜지스터를 통해 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 단계; 및Outputting a high voltage of the clock signal to the gate line through the pull-up transistor turned on in response to the voltage of the first node; And 제2 노드의 전압에 응답하여 턴-온된 제1 풀-다운 트랜지스터를 통해 상기 게이트 라인을 로우 전압으로 유지함과 동시에 상기 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터를 턴-온시켜 상기 클럭 신호의 로우 전압을 동시에 상기 게이트 라인으로 출력하는 단계를 포함하는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.A second pull-down transistor connected in parallel with the first pull-down transistor is turned on while maintaining the gate line at a low voltage through a first pull-down transistor turned on in response to a voltage of a second node. And outputting the low voltage of the clock signal to the gate line at the same time. 제11항에 있어서,12. The method of claim 11, 상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.And the second pull-down transistor is turned on in response to an output signal of a next gate line adjacent to the gate line. 제11항에 있어서,12. The method of claim 11, 상기 제2 풀-다운 트랜지스터는 다음단 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.And the second pull-down transistor is turned on in response to a next clock signal. 제12항 또는 제13항에 있어서,The method according to claim 12 or 13, 스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 제1 트랜지스터를 턴-온시켜 상기 제1 노드의 전압을 제어하는 단계; 및Controlling the voltage of the first node by turning on a first transistor by an output signal of a start pulse or a previous gate line; And 상기 다음단 게이트 라인의 출력 신호에 응답하여 제2 트랜지스터를 턴-온시켜 상기 제1 노드의 전압을 방전시키는 단계를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.And discharging the voltage of the first node by turning on a second transistor in response to the output signal of the next gate line.
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