KR20070002547A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR20070002547A
KR20070002547A KR1020050058132A KR20050058132A KR20070002547A KR 20070002547 A KR20070002547 A KR 20070002547A KR 1020050058132 A KR1020050058132 A KR 1020050058132A KR 20050058132 A KR20050058132 A KR 20050058132A KR 20070002547 A KR20070002547 A KR 20070002547A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
cell region
photoresist pattern
cmp
Prior art date
Application number
KR1020050058132A
Other languages
Korean (ko)
Inventor
황응림
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058132A priority Critical patent/KR20070002547A/en
Publication of KR20070002547A publication Critical patent/KR20070002547A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

A method for manufacturing a semiconductor device is provided to simplify processes and to shorten process time by performing CMP on an interlayer dielectric using an auto-stop slurry. A substrate(21) with a cell region(C) and a peripheral region(P) is prepared. A cylindrical capacitor(23) is formed on the cell region. An interlayer dielectric(24) is formed to cover the cylindrical capacitor. A photoresist pattern(30) is formed to expose the cell region. The exposed interlayer dielectric of the cell region is etched using the photoresist pattern as a mask to have the same height with the interlayer dielectric of the peripheral region. After the photoresist pattern is removed, the interlayer dielectric is planarized by CMP using an auto-stop slurry.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2C are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

21 : 반도체기판 22 : 하지층 21 semiconductor substrate 22 base layer

a : 스토리지전극 b : 유전막a: storage electrode b: dielectric film

c : 플레이트전극 23 : 실린더형 캐패시터c: plate electrode 23: cylindrical capacitor

24 : 층간절연막 30 : 감광막패턴24 interlayer insulating film 30 photosensitive film pattern

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실린더형 캐패시터를 포함하는 반도체기판 상에 형성된 층간절연막을 화학적기계연마 공정을 이용해서 평탄화시키는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of planarizing an interlayer insulating film formed on a semiconductor substrate including a cylindrical capacitor using a chemical mechanical polishing process.

주지된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정은 슬러리(slurry)에 의한 화학 반응과 연마 패드(polishing pad)에 의한 기계적 가공이 동시에 수행되는 평탄화 공정으로서, 평탄화를 위해 기존에 이용되어져 왔던 리플로우(reflow) 공정 또는 에치-백(etch-back) 공정 등과 비교해서 넓은 영역을 평탄화 할 수 있고, 아울러, 저온에서 수행될 수 있다는 잇점을 갖는다.As is well known, the Chemical Mechanical Polishing (CMP) process is a planarization process in which a chemical reaction by a slurry and a mechanical processing by a polishing pad are simultaneously performed. Compared to the reflow process or the etch-back process, which has been used in the present invention, a wide area can be planarized, and at the same time, it can be performed at a low temperature.

한편, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터는 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조를 갖는데, 반도체 소자의 고집적화가 진행됨에 따라, 고용량의 캐패시터를 제조하기 위한 연구가 활발히 이루어지고 있고, 그 일환으로, 캐패시터 전극의 표면적을 넓혀 줄 수 있는 실린더(cylinder) 구조의 캐패시터가 제안되었다. Meanwhile, a capacitor functioning as a storage place for storing data in a memory device such as a DRAM has a structure in which a dielectric film is interposed between the lower electrode and the upper electrode. As the integration of semiconductor devices proceeds, a capacitor for manufacturing a high capacity capacitor is used. Research has been actively conducted, and as part of this, a capacitor of a cylinder structure that can increase the surface area of a capacitor electrode has been proposed.

상기 실린더 구조를 갖는 캐패시터 형성방법은 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 실린더 구조로 제작되고 있다. Since the method of forming a capacitor having a cylinder structure has an advantage of ensuring a large electrode area in a relatively simple process, most capacitors are currently manufactured in a cylinder structure.

그런데, 상기 실린더 구조로 캐패시터를 형성한 후, 후속공정으로, 상기 실린더형 캐패시터를 포함하는 기판 전면 상에 층간절연막을 증착하게 되면, 캐패시터가 존재하는 셀영역과 캐패시터가 없는 주변영역에서 층간절연막의 높이 차이가 매우 크게 발생하게 된다. 후속되는 매탈 콘택공정을 진행하기 위해서는 상기 층간절연막의 단차를 없애주어야 하고, 이를 위해, 전술한 CMP를 이용한 평탄화 공정이 이용되고 있다. However, after the capacitor is formed in the cylinder structure, and in the subsequent process, when the interlayer insulating film is deposited on the entire surface of the substrate including the cylindrical capacitor, the interlayer insulating film is formed in the cell region in which the capacitor exists and in the peripheral region without the capacitor. The height difference is very large. In order to proceed with the subsequent metal contact process, the step of the interlayer insulating film needs to be eliminated. For this purpose, the above-described planarization process using CMP is used.

도 1a 내지 도 1d는 상기 CMP 공정을 이용한 층간절연막의 평탄화 공정을 포함하는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도 로서, 이를 설명하면 다음과 같다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art, including a planarization process of an interlayer insulating layer using the CMP process.

도 1a를 참조하면, 셀영역(C)과 주변영역(P)으로 구획되고, 하지층(2)이 구비된 반도체기판(1) 상에 스토리지전극(a), 유전막(b) 및 플레이트전극(c)으로 이루어진 실린더형 캐패시터(3)를 형성한 후, 이어서, 상기 실린더형 캐패시터(3)를 덮도록 기판(1) 전면 상에 산화막 재질의 층간절연막(4)을 형성한다. 이때, 상기 층간절연막(4)은 셀영역(C)과 주변영역(P)에서 매우 큰 단차를 갖고 형성된다.Referring to FIG. 1A, a storage electrode a, a dielectric film b, and a plate electrode are formed on a semiconductor substrate 1 having a cell layer C and a peripheral region P, and having a base layer 2. After forming the cylindrical capacitor 3 made of c), an interlayer insulating film 4 made of an oxide film is formed on the entire surface of the substrate 1 so as to cover the cylindrical capacitor 3. In this case, the interlayer insulating film 4 is formed with a very large step in the cell region C and the peripheral region P.

그런다음, 상기 셀영역(C) 상에 형성된 층간절연막(4)만 노출시키는 감광막패턴(10)을 형성한다. Thereafter, the photoresist pattern 10 exposing only the interlayer insulating film 4 formed on the cell region C is formed.

도 1b를 참조하면, 상기 셀영역(C) 상에 형성된 층간절연막(4)의 일부를 건식식각 방식으로 제거한다. 여기서, 상기 건식식각은 비등방성 식각이므로, 셀영역과 주변영역의 경계지역(A)에 층간절연막(4)의 국부적인 단차가 잔존하게 된다.Referring to FIG. 1B, a portion of the interlayer insulating film 4 formed on the cell region C is removed by dry etching. Here, since the dry etching is anisotropic etching, a local step of the interlayer insulating film 4 remains in the boundary region A between the cell region and the peripheral region.

도 1c를 참조하면, 상기 층간절연막(4)의 국부적인 단차(A지역)를 제거하기 위해, 상기 결과물에 대해 습식식각을 수행한다. 여기서, 상기 습식식각은 등방성 식각이므로, 셀영역(C) 상에 형성된 층간절연막(4)뿐 아니라 A지역의 층간절연막(4)까지 제거시킨다. 그러나 상기 건식식각과 습식식각 만으로는 원하는 수준의 평탄화를 이룰 수 없으므로, 최종적으로 층간절연막(4)을 평탄화시키는 CMP 공정이 요구된다. Referring to FIG. 1C, a wet etching is performed on the resultant to remove a local step (area A) of the interlayer insulating film 4. Here, since the wet etching is isotropic etching, not only the interlayer insulating film 4 formed on the cell region C but also the interlayer insulating film 4 in the region A are removed. However, since the dry etching and the wet etching alone cannot achieve a desired level of planarization, a CMP process for finally planarizing the interlayer insulating film 4 is required.

도 1d는 상기 감광막패턴(10)을 제거한 후, 이어서, 상기 결과물을 CMP하여 최종적으로 층간절연막(4)을 평탄화시킨 모습을 보여주는 단면도이다. FIG. 1D is a cross-sectional view illustrating the planarization of the interlayer insulating film 4 by removing the photoresist pattern 10 and then CMP of the resultant product.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반 도체 소자를 제조한다. Subsequently, although not shown, a semiconductor device is manufactured by sequentially performing a subsequent series of known processes.

그러나, 전술한 바와 같이 종래의 층간절연막 평탄화 공정은 건식식각, 습식식각 및 CMP 단계를 거치는 3단계 식각 공정으로 진행되는데, 여기서, 상기 습식식각 방식은 식각 두께 제어가 용이하지 않다는 단점이 있다. 특히, 실린더형 캐패시터를 포함하는 반도체기판 상에 형성된 층간절연막의 평탄화시에는 상기 습식식각 방식으로 제거해야 하는 층간절연막의 두께가 수천 Å에 달하는데, 이러한 두께의 층간절연막을 습식식각 방식으로 식각하는 것은 시간이 매우 오래 걸릴 뿐 아니라, 그 두께를 정확하게 제어하는 것이 매우 어렵다. However, as described above, the conventional interlayer insulating film planarization process proceeds to a three-step etching process through dry etching, wet etching, and CMP, in which the wet etching method is not easy to control the etching thickness. In particular, when the interlayer insulating film formed on the semiconductor substrate including the cylindrical capacitor is planarized, the thickness of the interlayer insulating film to be removed by the wet etching method reaches several thousand micrometers, and the etching of the interlayer insulating film having the thickness by the wet etching method is performed. Not only does it take very long, but it is very difficult to control its thickness accurately.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 실린더형 캐패시터를 포함하는 반도체기판 상에 형성된 층간절연막을 평탄화할 때 종래기술에서의 습식식각을 실시하지 않고 단순한 공정으로 소망하는 층간절연막의 평탄도를 얻을 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Therefore, the present invention has been made to solve the above-mentioned conventional problems, and when the interlayer insulating film formed on the semiconductor substrate including the cylindrical capacitor is planarized, it is desirable to perform a simple process without performing wet etching in the prior art. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of obtaining flatness of an interlayer insulating film.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 주변영역으로 구획되고 상기 셀영역에 실린더형 캐패시터가 형성된 반도체기판을 제공하는 단계; 상기 실린더형 캐패시터를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 실린더형 캐패시터 형성시 사용된 노광마스크를 이용한 노광 및 현상 공정을 통해 셀영역의 일부를 노출시키는 감광 막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 이용해서 노출된 셀영역의 층간절연막 부분을 주변영역의 층간절연막 부분과 유사한 높이가 되도록 식각하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 층간절연막을, 연마패드와 접하는 기판의 연마면에 가해지는 압력이 임계압력 이하가 되면 자동적으로 연마를 정지시키는 오토-스탑(Auto-stop) 슬러리를 이용해서 CMP하여 평탄화시키는 단계를 포함한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of: providing a semiconductor substrate partitioned into a cell region and a peripheral region and a cylindrical capacitor formed in the cell region; Forming an interlayer insulating film on an entire surface of the substrate to cover the cylindrical capacitor; Forming a photosensitive film pattern exposing a portion of the cell region on the interlayer insulating film through an exposure and development process using an exposure mask used to form the cylindrical capacitor; Using the photoresist pattern as an etch barrier to etch the exposed interlayer insulating film portion of the exposed cell region to have a height similar to that of the interlayer insulating film portion of the peripheral region; Removing the photoresist pattern; And CMP planarizing the interlayer insulating film by using an auto-stop slurry that automatically stops polishing when the pressure applied to the polishing surface of the substrate in contact with the polishing pad is below the threshold pressure. .

여기서, 상기 셀영역의 일부를 노출시키는 감광막패턴은 셀영역 표면적의 50% 이상의 면적을 노출시키는 감광막패턴으로 형성한다.The photoresist pattern exposing a part of the cell region is formed of a photoresist pattern exposing at least 50% of the surface area of the cell region.

상기 오토-스탑(Auto-stop) 슬러리는 실리콘산화물 또는 세리아산화물과 같은 연마입자를 함유한 슬러리이다. The auto-stop slurry is a slurry containing abrasive particles such as silicon oxide or ceria oxide.

상기 층간절연막의 CMP는 기판에 2∼10psi의 압력을 인가하면서 수행한다. The CMP of the interlayer insulating film is performed while applying a pressure of 2 to 10 psi to the substrate.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 평면도로서, 이를 설명하면 다음과 같다. 2A to 2C are plan views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 셀영역(C)과 주변영역(P)으로 구획되고, 하지층(22)이 구비된 반도체기판(21) 상에 스토리지전극(a), 유전막(b) 및 플레이트전극(c)으로 이루어진 실린더형 캐패시터(23)를 형성한 후, 이어서, 상기 실린더형 캐패시터(23)를 덮도록 기판(21) 전면 상에 산화막 재질의 층간절연막(24)을 형성한다. 이때, 상기 층간절연막(24)은 셀영역(C)과 주변영역(P)에서 매우 큰 단차를 갖고 형성된다.Referring to FIG. 2A, a storage electrode a, a dielectric film b, and a plate electrode are partitioned into a cell region C and a peripheral region P, and are disposed on a semiconductor substrate 21 having a base layer 22. After forming the cylindrical capacitor 23 made of c), an interlayer insulating film 24 made of an oxide film is formed on the entire surface of the substrate 21 so as to cover the cylindrical capacitor 23. In this case, the interlayer insulating film 24 is formed with a very large step in the cell region C and the peripheral region P.

다음으로, 상기 층간절연막(24) 상에 셀영역(C)의 일부를 노출시키는 감광막패턴(30)을 형성한다. 여기서, 상기 감광막패턴(30)은 상기 실린더형 캐패시터(23)의 스토리지노드 형성시 사용된 노광마스크를 이용하여 형성한다. 곧, 상기 감광막패턴(30)은 실린더형 캐패시터의 스토리지노드 영역 수직 상방에 증착된 층간절연막 부분을 선택적으로 노출시키는 감광막패턴이다. Next, a photosensitive film pattern 30 exposing a part of the cell region C is formed on the interlayer insulating film 24. Here, the photoresist layer pattern 30 is formed using an exposure mask used when forming the storage node of the cylindrical capacitor 23. In other words, the photoresist pattern 30 is a photoresist pattern that selectively exposes a portion of the interlayer insulating layer deposited above the storage node region of the cylindrical capacitor.

본 발명은 상기 셀영역의 일부를 노출시키는 감광막패턴(30)이 셀영역(C) 표면적의 50% 이상의 면적을 노출시키는 감광막패턴인 것을 특징으로 한다. The present invention is characterized in that the photoresist pattern 30 exposing a part of the cell region is a photoresist pattern exposing at least 50% of the surface area of the cell region (C).

도 2b를 참조하면, 상기 감광막패턴(30)을 식각장벽으로 이용해서 노출된 셀영역(C)의 층간절연막(24) 부분을 건식식각한다. 이때, 상기 건식식각은 노출된 셀영역(C)의 층간절연막(24) 높이가 주변영역(P)의 층간절연막(24) 부분과 유사한 높이가 될때까지, 바람직하게는, 같은 높이가 될때까지 수행한다. Referring to FIG. 2B, a portion of the interlayer insulating layer 24 of the exposed cell region C is dry-etched using the photoresist pattern 30 as an etch barrier. In this case, the dry etching is performed until the height of the interlayer insulating film 24 of the exposed cell region C becomes similar to that of the portion of the interlayer insulating layer 24 of the peripheral region P, preferably, until the height is the same. do.

그런다음, 감광막패턴(30)을 제거한 후, 셀영역(C)의 일부가 식각된 층간절연막(24)을, 연마면에 가해지는 압력이 임계압력 이하가 되면 자동적으로 연마를 정지시키는 오토-스탑(Auto-stop) 슬러리를 이용하여 CMP한다. 이로써, 도 2c에 도시된 바와 같이, 본 발명의 방법을 통한 층간절연막(24)의 평탄화 공정이 완료된다. Then, after removing the photosensitive film pattern 30, the inter-layer insulating film 24 in which a part of the cell region C is etched, and the auto-stop which automatically stops polishing when the pressure applied to the polishing surface is below the critical pressure. CMP using a (auto-stop) slurry. As a result, as shown in FIG. 2C, the planarization process of the interlayer insulating film 24 through the method of the present invention is completed.

상기 오토-스탑(Auto-stop) 슬러리를 이용한 CMP란, 연마차단제(blocking additive) 역할을 하는 첨가제를 함유하는 슬러리를 이용한 CMP로서, 상기 연마차 단제의 특별한 작용으로 인하여 일정 시점에서 연마를 자동으로 정지시킬 수 있다. 그 원리는 다음과 같다.The CMP using the auto-stop slurry is a CMP using a slurry containing an additive that serves as a blocking additive, and automatically polishes at a certain time due to the special action of the abrasive blocking agent. You can stop it. The principle is as follows.

CMP 공정에서는 연마패드와 접하는 기판의 연마면이 좁으면 그 부분에 압력이 집중되지만, 연마가 진행되어 평탄화가 이루어지면서 연마패드와 접하는 기판의 연마면이 넓어지면 좁은 연마면에 집중되던 압력이 기판 전 영역에 골고루 분산된다. 전술한 오토-스탑(Auto-stop) 슬러리는 연마면에 가해지는 압력이 낮아지면 연마를 자동적으로 차단시키는 화학적 작용을 하는 첨가제로서, 이를 이용하여 오토-스탑(Auto-stop) CMP가 가능해진다. In the CMP process, when the polishing surface of the substrate in contact with the polishing pad is narrow, the pressure is concentrated on the portion. However, when the polishing surface is flattened as the polishing proceeds, the pressure concentrated on the narrow polishing surface is increased when the polishing surface of the substrate in contact with the polishing pad is widened. Evenly distributed throughout the area. The above-described auto-stop slurry is an additive that acts as a chemical agent that automatically blocks the polishing when the pressure applied to the polishing surface is lowered, thereby enabling auto-stop CMP.

곧, 오토-스탑(Auto-stop) 슬러리에 첨가되는 연마차단제는, 연마면에 임계압력 이상의 압력이 가해지면 차단제 역할을 수행하지 못하지만, 연마면에 가해지는 압력이 임계압력 이하가 되면 차단제로서 작용하여 더 이상 연마가 진행되지 않도록 연마패드와 연마면 사이를 차단시키는 것이다. In other words, the abrasive blocker added to the auto-stop slurry does not act as a blocker when a pressure above the critical pressure is applied to the polishing surface, but acts as a blocker when the pressure applied to the polishing surface is below the critical pressure. It is to block the polishing pad and the polishing surface so that no further polishing.

본 발명에서 사용한 오토-스탑(Auto-stop) 슬러리는 실리콘산화물 또는 세리아산화물과 같은 연마입자를 함유한다. The auto-stop slurry used in the present invention contains abrasive particles such as silicon oxide or ceria oxide.

한편, 상기 오토-스탑(Auto-stop) 슬러리를 이용한 CMP 공정은 기판에 2∼10psi의 압력을 인가하면서 수행한다. On the other hand, the CMP process using the auto-stop slurry is performed while applying a pressure of 2 ~ 10psi to the substrate.

그리고, 본 발명에서는, 상기 오토-스탑(Auto-stop) CMP 공정의 효율성을 높이기 위하여, 셀영역(C) 상에 형성된 층간절연막(24)의 일부를 식각해서 CMP시 연마면의 면적을 감소시켰다. In the present invention, in order to increase the efficiency of the auto-stop CMP process, a part of the interlayer insulating film 24 formed on the cell region C is etched to reduce the area of the polishing surface during CMP. .

만약, 층간절연막(24)의 일부를 미리 식각하여 CMP시 연마될 연마면의 면적 을 줄여주지 않고 오토-스탑(Auto-stop) CMP를 진행하면, CMP시 매우 높고 압력이 요구되며, 연마시간이 10분 이상 장시간 소요되기 때문에, 종래의 건식식각/습식식각/CMP 단계를 거치는 평탄화 공정과 비교하여 공정단순화 및 공정시간 단축 효과를 얻을 수 없다. If a portion of the interlayer insulating film 24 is etched in advance and the auto-stop CMP is carried out without reducing the area of the polishing surface to be polished during CMP, very high pressure is required during CMP, and the polishing time is long. Since it takes a long time more than 10 minutes, compared to the conventional planarization process through the dry etching / wet etching / CMP step it is not possible to obtain a process simplification and process time shortening effect.

그러므로, 본 발명에서는 셀영역(C) 상에 형성된 층간절연막(24) 일부를 미리 식각하여 CMP되는 연마면의 면적을 감소시킨 후 상기 오토-스탑(Auto-stop) CMP를 진행한다. 이에 따라, 본 발명에서는 공정시간이 단축된 저압의 CMP 공정이 가능해진다. 예컨대, 만약 연마되는 층간절연막(24)의 면적을 1/2로 감소시키면, CMP시 연마면에 가해지는 압력은 2배로 커지고, 연마속도는 1/2 정도로 단축된다. Therefore, in the present invention, a portion of the interlayer insulating film 24 formed on the cell region C is etched in advance to reduce the area of the polished surface to be CMP, and then the auto-stop CMP is performed. Accordingly, in the present invention, a low pressure CMP process can be shortened in the process time. For example, if the area of the interlayer insulating film 24 to be polished is reduced to 1/2, the pressure applied to the polishing surface during CMP is doubled, and the polishing rate is reduced to about 1/2.

한편, 종래 기술에서는 건식식각으로 수천 Å에 달하는 층간절연막을 제거해야 하였으나, 본 발명에서는 건식식각 방식으로 셀영역(C) 상에 형성된 일부의 층간절연막(30)만을 제거하면 되므로, 종래에 비해 건식식각에 대한 부담이 적고 공정 소요 시간도 단축된다. On the other hand, in the prior art, it was necessary to remove the interlayer insulating film of several thousand kW by dry etching, but in the present invention, only a part of the interlayer insulating film 30 formed on the cell region C by the dry etching method needs to be removed. Less burden on etching and shorter process time.

또한, 종래에는 실린더형 캐패시터를 포함하는 반도체기판 상에 형성된 층간절연막을 평탄화하기 위해 습식식각 단계가 추가적으로 요구되었으나, 본 발명에서는, 오토-스탑(Auto-stop) 슬러리를 이용한 CMP공정을 이용하므로, 종래의 습식식각 공정 단계를 수행할 필요가 없다. 종래 습식식각 공정은, 습식식각 방식으로 제거해야 하는 층간절연막의 두께가 수천 Å에 달하므로 공정 시간이 매우 오래 걸릴 뿐 아니라, 습식식각 방식의 특성상 두께를 정확하게 제어하는 것이 매우 어려웠다. 그러나, 본 발명에서는 상기와 같은 습식식각 공정을 실시하지 아니하므로, 공 정이 단순화되고, 공정 제어가 용이해진다는 장점이 있다. In addition, although a wet etching step was additionally required to planarize an interlayer insulating film formed on a semiconductor substrate including a cylindrical capacitor, in the present invention, since a CMP process using an auto-stop slurry is used, There is no need to perform conventional wet etching process steps. In the conventional wet etching process, since the thickness of the interlayer insulating film to be removed by the wet etching method reaches several thousand micrometers, the process time is very long and it is very difficult to accurately control the thickness due to the characteristics of the wet etching method. However, in the present invention, since the wet etching process is not performed as described above, the process is simplified and the process control is easy.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.Thereafter, although not shown, the semiconductor device of the present invention is completed by performing a known subsequent process.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 셀영역의 실린더형 캐패시터를 덮도록 기판 전면 상에 증착시킨 층간절연막을 평탄화하기 위하여, 먼저 셀영역의 층간절연막 일부를 식각하여 연마될 면적을 감소시킨 후, 오토-스탑(Auto-stop) 슬러리를 이용하여 층간절연막을 CMP함으로써, 건식식각-습식식각-CMP 3단계로 진행되었던 종래의 기술에 비해 공정이 단순화되고, 공정시간이 단축된다. 이에 따라, 본 발명의 방법을 적용할 경우 공정제어가 용이할 뿐 아니라 제품의 쓰루-풋(Through-put)이 향상되는 효과를 얻을 수 있다. As described above, in order to planarize the interlayer insulating film deposited on the entire surface of the substrate so as to cover the cylindrical capacitor of the cell region, the area to be polished by etching part of the interlayer insulating film of the cell region is first reduced. By CMP of the interlayer insulating film using an auto-stop slurry, the process is simplified and the processing time is shortened compared to the conventional technique which has been performed in three steps of dry etching, wet etching, and CMP. Accordingly, when the method of the present invention is applied, the process control is easy and the through-put of the product can be improved.

부가적으로, 본 발명에서는, 셀영역의 층간절연막 일부를 식각하기 위한 감광막패턴 형성시, 실린더형 캐패시터 형성 공정에서 사용된 스토리지노드를 위한 노광마스크를 그대로 이용하기 때문에, 노광마스크 제작을 위한 추가 비용이 발생하지 않는다는 장점이 있다. In addition, in the present invention, when the photosensitive film pattern for etching part of the interlayer insulating film of the cell region is used, the exposure mask for the storage node used in the cylindrical capacitor forming process is used as it is, so that an additional cost for manufacturing the exposure mask is required. This has the advantage that it does not occur.

Claims (4)

셀영역과 주변영역으로 구획되고 상기 셀영역에 실린더형 캐패시터가 형성된 반도체기판을 제공하는 단계; Providing a semiconductor substrate partitioned into a cell region and a peripheral region and having a cylindrical capacitor formed in the cell region; 상기 실린더형 캐패시터를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on an entire surface of the substrate to cover the cylindrical capacitor; 상기 층간절연막 상에 상기 실린더형 캐패시터 형성시 사용된 노광마스크를 이용한 노광 및 현상 공정을 통해 셀영역의 일부를 노출시키는 감광막패턴을 형성하는 단계; Forming a photoresist pattern on the interlayer insulating film to expose a portion of the cell region through an exposure and development process using an exposure mask used to form the cylindrical capacitor; 상기 감광막패턴을 식각장벽으로 이용해서 노출된 셀영역의 층간절연막 부분을 주변영역의 층간절연막 부분과 유사한 높이가 되도록 식각하는 단계; Using the photoresist pattern as an etch barrier to etch the exposed interlayer insulating film portion of the exposed cell region to have a height similar to that of the interlayer insulating film portion of the peripheral region; 상기 감광막패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 층간절연막을, 연마패드와 접하는 기판의 연마면에 가해지는 압력이 임계압력 이하가 되면 자동적으로 연마를 정지시키는 오토-스탑(Auto-stop) 슬러리를 이용해서 CMP하여 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. CMP planarizing the interlayer insulating film by using an auto-stop slurry that automatically stops polishing when the pressure applied to the polishing surface of the substrate in contact with the polishing pad is below the critical pressure. A method of manufacturing a semiconductor device, characterized in that. 제 1 항에 있어서, 상기 셀영역의 일부를 노출시키는 감광막패턴은 셀영역 표면적의 50% 이상의 면적을 노출시키는 감광막패턴인 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the photoresist pattern that exposes a portion of the cell region is a photoresist pattern that exposes an area of 50% or more of the surface area of the cell region. 제 1 항에 있어서, 상기 오토-스탑(Auto-stop) 슬러리는 실리콘산화물 또는 세리아산화물과 같은 연마입자를 함유하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the auto-stop slurry contains abrasive particles such as silicon oxide or ceria oxide. 제 1 항에 있어서, 상기 층간절연막의 CMP는 기판에 2∼10psi의 압력을 인가하면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the CMP of the interlayer insulating film is performed while applying a pressure of 2 to 10 psi to the substrate.
KR1020050058132A 2005-06-30 2005-06-30 Method of manufacturing semiconductor device KR20070002547A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058132A KR20070002547A (en) 2005-06-30 2005-06-30 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058132A KR20070002547A (en) 2005-06-30 2005-06-30 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20070002547A true KR20070002547A (en) 2007-01-05

Family

ID=37869520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058132A KR20070002547A (en) 2005-06-30 2005-06-30 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20070002547A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950164B1 (en) * 2009-05-06 2010-03-29 동국대학교 경주캠퍼스 산학협력단 Healthy functional food and pharmaceutical composition for prevention and treatment of stroke and neurodegenerative diseases including dementia
US9761591B2 (en) 2015-09-08 2017-09-12 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950164B1 (en) * 2009-05-06 2010-03-29 동국대학교 경주캠퍼스 산학협력단 Healthy functional food and pharmaceutical composition for prevention and treatment of stroke and neurodegenerative diseases including dementia
US9761591B2 (en) 2015-09-08 2017-09-12 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device
US9935111B2 (en) 2015-09-08 2018-04-03 Samsung Electronics Co., Ltd. Method of forming semiconductor device including edge chip and related device

Similar Documents

Publication Publication Date Title
KR100319560B1 (en) Method of forming a capacitor storage node using a cmp stopping layer
US20070032083A1 (en) Planarization method for manufacturing semiconductor device
KR100532427B1 (en) Method for manufacturing ferroelectric memory device
US6716732B2 (en) Method for fabricating a contact pad of semiconductor device
US6191039B1 (en) Method of CMP of polysilicon
US20050009346A1 (en) Method of manufacturing semiconductor device
WO2000002235A1 (en) Method of planarizing integrated circuits
KR19990074360A (en) Manufacturing Method of Widely Flattened Semiconductor Device
KR20070002547A (en) Method of manufacturing semiconductor device
TW200828502A (en) Method for fabricating landing plug contact in semiconductor device
KR100256055B1 (en) Method of manufacturing semiconductor device for improving planarization
KR100414731B1 (en) A method for forming a contact plug of a semiconductor device
US20080102595A1 (en) Etching method for manufacturing semiconductor device
KR100390838B1 (en) Method for forming landing plug contact in semiconductor device
US7670902B2 (en) Method and structure for landing polysilicon contact
KR20070001587A (en) Method of manufacturing semiconductor device
US7025661B2 (en) Chemical mechanical polishing process
KR20070060347A (en) Method of manufacturing semiconductor device
KR20070056672A (en) Method of fabricating inter layer dielectrics in semiconductor device
KR20080062019A (en) Method of manufacturing semiconductor device
KR20080001387A (en) Method of manufacturing semiconductor device
KR20060030432A (en) Method for planarization of semiconductor device
KR20070069719A (en) Method of manufacturing semiconductor device
KR100709440B1 (en) A method for forming a capacitor of a semiconductor device
KR100207457B1 (en) Capacitor fabrication method of semiconductor memory

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid