KR20070002525A - Method of forming a metal line in semiconductor device - Google Patents

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KR20070002525A
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김은수
김태경
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주식회사 하이닉스반도체
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Abstract

A method for forming a metal line in a semiconductor device is provided to reduce electro-migration and stress-migration fail by using a Au film as a metal capping layer, and to reduce RC delay by using BCB(Benzo CycloButene) layer as an interlayer dielectric. A first interlayer dielectric(12), an etch stop layer, a second interlayer dielectric(24), and a hard mask(30) are sequentially stacked on a substrate(10) having a lower metal line(18). A via hole and a trench are formed by patterning the stacked structure. A metal contact plug and an upper metal line(34) are formed in the via hole and the trench. A metal capping layer(36) made of a Au film is then formed on the upper metal line. A BCB layer is used as the first or the second interlayer dielectrics.

Description

반도체 소자의 금속배선 형성방법{method of forming a metal line in semiconductor device}Method of forming a metal line in semiconductor device

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다. 1 to 4 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *

18, 34: 금속배선 20, 36: 금속캡핑막18, 34: metal wiring 20, 36: metal capping film

16, 32: 확산방지막 12, 24, 28: 층간 절연막16, 32: diffusion barrier 12, 24, 28: interlayer insulating film

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device.

일반적으로 다마신(damascene)공정을 통해 형성하는 금속배선에는 텅스텐막을 주로 사용하였는데, 소자가 점차적으로 고집적화 및 고밀도화됨에 따라 층간 절 연막으로 저유전막질을 사용하고, 저항이 작은 구리를 사용한다. In general, a tungsten film is mainly used for metal wiring formed through a damascene process. As the device is gradually integrated and densified, a low dielectric film is used as an interlayer insulation film, and copper having low resistance is used.

상기 금속배선으로 구리물질을 사용하게 되면, 구리의 산화, 오염 및 확산되는 문제가 발생한다. When the copper material is used as the metal wiring, problems of oxidation, contamination and diffusion of copper occur.

따라서 구리배선의 상기 현상들이 발생하게 되면, 금속배선 저항의 증가를 가져오고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 증가시킬 수 있게 되는 문제점이 있다. Therefore, when the above phenomenon of copper wiring occurs, it causes an increase in the resistance of metal wiring and increases the electro-migration and stress-migration fail caused by the above phenomenon. There is this.

상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선으로 구리물질을 사용함으로써 발생되는 구리의 산화, 오염 및 확산등의 문제를 해결할 수 있도록 하여, 금속배선 저항의 감소를 가져오고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다. An object of the present invention for solving the above problems is to solve the problems of oxidation, contamination and diffusion of copper generated by using a copper material as a metal wiring, resulting in a reduction in metal wiring resistance, the phenomenon The present invention provides a method for forming a metal wiring of a semiconductor device to reduce the electro-migration and stress-migration fail caused by.

상술한 목적을 달성하기 위한 본 발명의 사상은 하부금속배선이 형성된 반도체 기판 상에 제1 층간 절연막, 식각 정지막, 제2 층간절연막 및 하드마스크를 순차적으로 형성하고, 상기 하부금속배선이 노출되도록 하기 위해 상기 하드마스크, 제2 층간절연막, 식각 정지막, 제1 층간절연막을 패터닝하여, 비아홀 및 금속배선 트렌치를 형성하는 단계, 상기 비아홀 및 금속배선 트렌치 내부에만 구리막이 형성 되도록 하여, 금속콘택플러그 및 상부금속배선을 형성하는 단계 및 상기 상부금속배선 상에 금속캡핑막을 형성하는 단계를 포함한다.According to an aspect of the present invention, a first interlayer insulating film, an etch stop film, a second interlayer insulating film, and a hard mask are sequentially formed on a semiconductor substrate on which a lower metal wiring is formed, and the lower metal wiring is exposed. Patterning the hard mask, the second interlayer insulating film, the etch stop layer, and the first interlayer insulating film to form a via hole and a metal wiring trench, so that a copper film is formed only in the via hole and the metal wiring trench, thereby forming a metal contact plug. And forming an upper metal wiring and forming a metal capping film on the upper metal wiring.

상기 제1 또는 제2 층간절연막은 저유전막인 BCB(benzo cyclobutene)막으로 형성된다.The first or second interlayer insulating film is formed of a BCB (benzo cyclobutene) film which is a low dielectric film.

상기 식각 정지막 또는 하드마스크는 SiCN막으로 형성된다. The etch stop layer or hard mask is formed of a SiCN layer.

상기 상부금속배선 트렌치 및 비아홀은 듀얼 다마신 공정으로 형성된다. The upper metal wiring trench and the via hole are formed by a dual damascene process.

상기 비아홀 및 금속배선 트렌치가 형성된 후, 상기 비아홀 및 금속배선 트렌치의 측벽에 이온층 및 장벽금속층을 형성하는 단계를 더 포함한다.And forming an ion layer and a barrier metal layer on sidewalls of the via hole and the metal wiring trench after the via hole and the metal wiring trench are formed.

상기 이온층은 Pd이온을 가지고 스퍼터링 방식을 통해 형성된다. The ion layer is formed by sputtering with Pd ions.

상기 하부금속배선상에 금속캡핑막을 형성하는 단계가 더 포함된다.Forming a metal capping film on the lower metal wiring further comprises.

상기 금속캡핑막은 Au막으로 형성된다.The metal capping film is formed of an Au film.

상기 구리막은 전기 도금법으로 형성된다. The copper film is formed by an electroplating method.

상기 장벽 금속층은 Ta/TaN막으로 형성된다.The barrier metal layer is formed of a Ta / TaN film.

상기 상부금속배선은 중심부가 디싱(dishing)되어 형성된다. The upper metal wiring is formed by dishing a central portion.

상기 금속캡핑막은 중심부가 디싱(dishing)된 상기 상부금속배선 상에 형성된다.The metal capping layer is formed on the upper metal wiring having a central portion dished.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다. 1 to 4 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 1을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막인 저유전막(12) 및 제1 하드마스크인 SiCN막(14)을 순차적으로 형성한다. 이어서, 상기 하드마스크(14)상의 소정영역에 하부 금속배선을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 패턴을 식각 마스크로 하드마스크 및 제1 층간 절연막(12)에 식각공정을 수행하여 트렌치를 형성한다. 이어서, 상기 패턴(미도시)을 제거한다. Referring to FIG. 1, a low dielectric film 12, which is a first interlayer insulating film, and a SiCN film 14, which is a first hard mask, are sequentially formed on a semiconductor substrate 10. Subsequently, a photoresist pattern (not shown) defining lower metal interconnections is formed in a predetermined region on the hard mask 14, and an etching process is performed on the hard mask and the first interlayer insulating layer 12 using the pattern as an etching mask. To form a trench. Subsequently, the pattern (not shown) is removed.

이어서, 상기 결과물의 트렌치 측벽에 Pd이온을 스퍼터링 방식으로 얇게 증착하고, 제1 장벽금속막인 Ta/TaN막(16)을 형성한다. Subsequently, Pd ions are thinly deposited on the resulting trench sidewalls by sputtering to form a Ta / TaN film 16 serving as a first barrier metal film.

이어서, 상기 장벽금속막(16)이 형성된 트렌치에 구리 시드막(미도시)을 형성하고, 전기 도금(electro plating)법으로 구리막을 형성한다. 이어서, 상기 하드마스크(14)가 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 상기 형성된 트렌치 내부에만 구리막이 형성됨으로써, 하부금속배선(18)을 형성한다. Subsequently, a copper seed film (not shown) is formed in the trench in which the barrier metal film 16 is formed, and a copper film is formed by an electroplating method. Subsequently, a planarization process such as a CMP process is performed until the hard mask 14 is exposed, thereby forming a lower metal wiring 18 by forming a copper film only in the formed trench.

상기 CMP 공정시 상기 하드마스크(14)가 소정 두께 제거된다. The hard mask 14 is removed by a predetermined thickness during the CMP process.

이때, 상기 구리막에 CMP 공정을 수행하게 되면, 구리막의 중심부가 디싱(dishing)되는 현상이 발생한다. In this case, when the CMP process is performed on the copper film, a phenomenon occurs in which a central portion of the copper film is dished.

도 2를 참조하면, 상기 결과물 상에 제1 금속캡핑막인 Au막(20)을 형성하고, 상기 구리막의 디싱된 부분에만 Au막(20)이 남겨지도록 식각공정을 수행한다. Referring to FIG. 2, an Au film 20, which is a first metal capping film, is formed on the resultant, and an etching process is performed such that the Au film 20 remains only in the dished portion of the copper film.

상기 제1 금속 캡핑막을 Au막으로 형성함으로써, 상부금속배선과 하부 금속배선의 절연하게 되고, 금속배선의 형성물질인 구리물질의 확산을 방지하게 된다. By forming the first metal capping layer as an Au film, the upper metal wiring and the lower metal wiring are insulated from each other, and diffusion of a copper material as a material for forming the metal wiring is prevented.

상기 식각 공정시 상기 하드마스크(14)가 소정 두께 제거된다. The hard mask 14 is removed by a predetermined thickness during the etching process.

도 3을 참조하면, 상기 결과물 전면에 제1 식각정지막인 SiCN막(22), 제2 층간절연막인 저유전막(24), 제2 식각정지막인 SiCN막(26), 제3 층간절연막인 저유전막(28) 및 하드마스크인 SiCN막(30)을 순차적으로 형성한다. Referring to FIG. 3, a SiCN film 22 as a first etch stop film, a low dielectric film 24 as a second interlayer insulating film, a SiCN film 26 as a second etch stop film and a third interlayer insulating film are formed on the entire surface of the resultant product. The low dielectric film 28 and the SiCN film 30 as a hard mask are sequentially formed.

상기 제2 및 제3 층간절연막으로 저유전막인 BCB(benzo cyclobutene)막을 형성하는 데, 상기 BCB막을 층간절연막으로 형성하게 되면, 금속배선 커패시터값을 감소시킬 수 있게 된다. The BCB (benzo cyclobutene) film, which is a low dielectric film, is formed as the second and third interlayer insulating films. When the BCB film is formed as the interlayer insulating film, the metal wiring capacitor value can be reduced.

이어서, 상기 하드마스크(30)상의 소정영역에 상부금속배선을 정의하는 포토레지스트 패턴을 형성하고, 상기 패턴을 식각마스크로 식각공정을 수행하여, 상부금속배선 트렌치 및 비아홀을 형성한다. Subsequently, a photoresist pattern defining an upper metal wiring is formed in a predetermined region on the hard mask 30, and an etching process is performed using the pattern as an etching mask to form upper metal wiring trenches and via holes.

상기 상부금속배선 트렌치 및 비아홀은 듀얼 다마신 공정을 통해 형성한다. The upper metallization trench and via hole are formed through a dual damascene process.

이어서, 상기 패턴을 제거하고, 상기 결과물의 트렌치 및 비아홀 측벽에 스퍼터링 방식으로 Pd 이온층을 얇게 형성하고, 제2 장벽금속막인 Ta/TaN막(32)을 형성한다. Subsequently, the pattern is removed, a thin Pd ion layer is formed on the sidewalls of the trench and via holes by sputtering, and a Ta / TaN film 32, which is a second barrier metal film, is formed.

상기 Pd 이온층(미도시)은 상부에 증착되는 장벽 금속층(30)과의 증착력을 향상시켜 후속 식각공정 중 발생하는 로스를 최소화시킬 수 있도록 하여, 원하는 측벽 두께를 확보하게 할 수 있게 한다. The Pd ion layer (not shown) may improve the deposition power with the barrier metal layer 30 deposited on the top to minimize the loss generated during the subsequent etching process, thereby ensuring the desired sidewall thickness.

이어서, 상기 장벽금속막(32)이 형성된 트렌치 및 비아홀에 구리 시드막(미도시)을 형성하고, 전기도금법으로 구리막을 형성한다. 이어서, 상기 하드마스크(30)가 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 상기 형성된 트렌치 및 비아홀 내부에만 구리막이 형성됨으로써, 금속콘택플러그 및 상부금속배선(34)을 형성한다. Subsequently, a copper seed film (not shown) is formed in the trench and via hole in which the barrier metal film 32 is formed, and a copper film is formed by an electroplating method. Subsequently, a planarization process such as a CMP process is performed until the hard mask 30 is exposed, so that a copper film is formed only inside the formed trench and via hole, thereby forming the metal contact plug and the upper metal wiring 34.

상기 CMP 공정시 상기 하드마스크(30)가 소정 두께 제거된다. In the CMP process, the hard mask 30 is removed by a predetermined thickness.

이때, 상기 구리막에 CMP 공정을 수행하게 되면, 구리막의 중심부가 디싱(dishing)되는 현상이 발생한다. In this case, when the CMP process is performed on the copper film, a phenomenon occurs in which a central portion of the copper film is dished.

도 4를 참조하면, 상기 결과물 상에 제2 금속캡핑막인 Au막(36)을 형성하고, 상기 구리막의 디싱된 부분에만 Au막(36)이 남겨지도록 식각공정을 수행한다. Referring to FIG. 4, an Au film 36, which is a second metal capping film, is formed on the resultant, and an etching process is performed such that the Au film 36 remains only on the dished portion of the copper film.

상기 제2 금속 캡핑막을 Au막으로 형성함으로써, 상부금속배선과 하부 금속배선의 절연하게 되고, 금속배선의 형성물질인 구리물질의 확산을 방지하게 된다. By forming the second metal capping layer as an Au film, the upper metal wiring and the lower metal wiring are insulated from each other, and diffusion of a copper material as a material for forming the metal wiring is prevented.

이어서, 상기 결과물 전면에 패시베이션막(미도시)을 형성함으로써 본 공정을 완료한다. Subsequently, this process is completed by forming a passivation film (not shown) on the entire surface of the resultant.

본 발명에 의하면, 상기 금속캡핑막을 Au막으로 형성함으로써, 상부금속배선과 하부 금속배선의 절연하게 되고, 금속배선의 형성물질인 구리물질의 확산을 방지하게 된다. According to the present invention, the metal capping layer is formed of an Au film to insulate the upper metal wiring from the lower metal wiring and prevent diffusion of a copper material, which is a material for forming the metal wiring.

따라서 구리배선의 상기 현상들이 방지됨으로써, 금속배선 저항의 증가를 줄이고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있게 된다. 이로써, 소자의 우수한 TDDB 특성을 얻게 됨으로써, 누설전류와 같은 비정상적 특성을 줄일 수 있게 되고, RC 딜레이를 줄이는 효과와 함께 고속동작 소자 구현 및 후속 패키지등의 공정 진행에 있어 신뢰성 확보가 용이하게 된다. Therefore, the above phenomenon of the copper wiring is prevented, thereby reducing the increase in the metal wiring resistance and reducing the electro-migration and stress-migration fail caused by the above phenomenon. As a result, by obtaining excellent TDDB characteristics of the device, it is possible to reduce abnormal characteristics such as leakage current, and to reduce the RC delay, and to secure reliability in the process of implementing high-speed operation devices and subsequent packages and the like.

또한, 본 발명에 의하면, 상기 층간절연막으로 저유전막인 BCB (benzo cyclobutene)막을 형성함으로써, 금속배선 커패시터값을 감소시킬 수 있게 되어 RC 딜레이를 줄여 전력소비를 줄일 수 있게 된다. In addition, according to the present invention, by forming a low dielectric film BCB (benzo cyclobutene) film as the interlayer insulating film, it is possible to reduce the value of the metal wiring capacitor can reduce the RC delay to reduce the power consumption.

이상에서 살펴본 바와 같이 본 발명에 의하면, 본 발명에 의하면, 상기 금속캡핑막을 Au막으로 형성함으로써, 상부금속배선과 하부 금속배선의 절연하게 되고, 금속배선의 형성물질인 구리물질의 확산을 방지하게 된다. As described above, according to the present invention, according to the present invention, the metal capping film is formed of Au to insulate the upper metal wiring from the lower metal wiring, and to prevent diffusion of a copper material, which is a forming material of the metal wiring. do.

따라서 구리배선의 상기 현상들이 방지됨으로써, 금속배선 저항의 증가를 줄이고, 상기 현상들로 인해 발생되는 전자이동(electro- migration) 및 스트레스 이동(stress-migration) 페일을 감소시킬 수 있게 된다. 이로써, 소자의 우수한 TDDB 특성을 얻게 됨으로써, 누설전류와 같은 비정상적 특성을 줄일 수 있게 되고, RC 딜레이를 줄이는 효과와 함께 고속동작 소자 구현 및 후속 패키지등의 공정 진행에 있어 신뢰성 확보가 용이하게 되는 효과가 있다. Therefore, the above phenomenon of the copper wiring is prevented, thereby reducing the increase in the metal wiring resistance and reducing the electro-migration and stress-migration fail caused by the above phenomenon. As a result, by obtaining excellent TDDB characteristics of the device, it is possible to reduce abnormal characteristics such as leakage current, and to reduce the RC delay, and to secure reliability in the process of implementing high-speed operation devices and subsequent packages, etc. There is.

또한, 본 발명에 의하면, 상기 층간절연막으로 저유전막인 BCB (benzo cyclobutene)막을 형성함으로써, 금속배선 커패시터값을 감소시킬 수 있게 되어 RC 딜레이를 줄여 전력소비를 줄일 수 있는 효과가 있다. In addition, according to the present invention, by forming a low dielectric film BCB (benzo cyclobutene) film as the interlayer insulating film, it is possible to reduce the metal wiring capacitor value has the effect of reducing the RC delay to reduce the power consumption.

또한, 본 발명에 의하면, 상기 층간절연막으로 저유전막인 BCB (benzo cyclobutene)막을 형성함으로써, 금속배선 커패시터값을 감소시킬 수 있게 되어 RC 딜레이를 줄여 전력소비를 줄일 수 있게 되는 효과가 있다. In addition, according to the present invention, by forming a low dielectric film BCB (benzo cyclobutene) film as the interlayer insulating film, it is possible to reduce the metal wiring capacitor value has the effect of reducing the RC delay to reduce the power consumption.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (12)

하부금속배선이 형성된 반도체 기판 상에 제1 층간 절연막, 식각 정지막, 제2 층간절연막 및 하드마스크를 순차적으로 형성하고, 상기 하부금속배선이 노출되도록 하기 위해 상기 하드마스크, 제2 층간절연막, 식각 정지막, 제1 층간절연막을 패터닝하여, 비아홀 및 금속배선 트렌치를 형성하는 단계;The first interlayer insulating film, the etch stop film, the second interlayer insulating film, and the hard mask are sequentially formed on the semiconductor substrate on which the lower metal wiring is formed, and the hard mask, the second interlayer insulating film, and the etching are performed so that the lower metal wiring is exposed. Patterning a stop film and a first interlayer insulating film to form a via hole and a metal wiring trench; 상기 비아홀 및 금속배선 트렌치 내부에만 구리막이 형성되도록 하여, 금속콘택플러그 및 상부금속배선을 형성하는 단계; 및 Forming a metal contact plug and an upper metal wiring by forming a copper film only in the via hole and the metal wiring trench; And 상기 상부금속배선 상에 금속캡핑막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.  And forming a metal capping layer on the upper metal wiring. 제1 항에 있어서, 상기 제1 또는 제2 층간절연막은The method of claim 1, wherein the first or second interlayer insulating film 저유전막인 BCB(benzo cyclobutene)막으로 형성되는 반도체 소자의 금속배선 형성방법.  Metal wiring formation method of a semiconductor device formed of a low dielectric film BCB (benzo cyclobutene) film. 제1 항에 있어서, 상기 식각 정지막 또는 하드마스크는 The method of claim 1, wherein the etch stop layer or hard mask is SiCN막으로 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring formation method for a semiconductor device formed of a SiCN film. 제1 항에 있어서, 상기 상부금속배선 트렌치 및 비아홀은 The method of claim 1, wherein the upper metal wiring trench and via hole 듀얼 다마신 공정으로 형성되는 반도체 소자의 금속배선 형성방법. Metal wiring forming method of a semiconductor device formed by a dual damascene process. 제1 항에 있어서, 상기 비아홀 및 금속배선 트렌치가 형성된 후, The method of claim 1, wherein the via hole and the metallization trench are formed. 상기 비아홀 및 금속배선 트렌치의 측벽에 이온층 및 장벽금속층을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법. And forming an ion layer and a barrier metal layer on sidewalls of the via hole and the metal wiring trench. 제 5항에 있어서, 상기 이온층은 The method of claim 5, wherein the ion layer is Pd이온을 가지고 스퍼터링 방식을 통해 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring forming method of a semiconductor device formed by sputtering with Pd ions. 제1 항에 있어서, 상기 하부금속배선상에According to claim 1, wherein on the lower metal wiring 금속캡핑막을 형성하는 단계가 더 포함되는 반도체 소자의 금속배선 형성방법. Forming a metal capping film, the method of forming a metal wiring of the semiconductor device further comprises. 제1 항 또는 제7 항에 있어서, 상기 금속캡핑막은The method of claim 1 or 7, wherein the metal capping film is Au막으로 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring forming method of a semiconductor device formed of an Au film. 제1 항에 있어서, 상기 구리막은The method of claim 1, wherein the copper film 전기 도금법으로 형성되는 반도체 소자의 금속배선 형성방법. Metal wiring formation method of a semiconductor element formed by the electroplating method. 제5 항에 있어서, 상기 장벽 금속층은 The method of claim 5, wherein the barrier metal layer is Ta/TaN막으로 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring formation method for a semiconductor device formed of a Ta / TaN film. 제1 항에 있어서, 상기 상부금속배선은 The method of claim 1, wherein the upper metal wiring 중심부가 디싱(dishing)되어 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring forming method of a semiconductor device formed by dishing a central portion. 제1 항 또는 제11항에 있어서, 상기 금속캡핑막은 The method of claim 1, wherein the metal capping film is 중심부가 디싱(dishing)된 상기 상부금속배선 상에 형성되는 반도체 소자의 금속배선 형성방법. A metal wiring formation method for a semiconductor device formed on the upper metal wiring with a center dished.
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