KR20060134296A - 표시 장치 - Google Patents

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KR20060134296A
KR20060134296A KR1020050053872A KR20050053872A KR20060134296A KR 20060134296 A KR20060134296 A KR 20060134296A KR 1020050053872 A KR1020050053872 A KR 1020050053872A KR 20050053872 A KR20050053872 A KR 20050053872A KR 20060134296 A KR20060134296 A KR 20060134296A
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Abstract

구동 주파수 및 소비 전력을 줄이기 위한 표시 장치가 개시된다. 표시 장치는 표시 패널, 소스 구동부, 제1 게이트 회로부, 제2 게이트 회로부 및 제어부를 포함한다. 표시 패널은 소스 배선들과 게이트 배선들에 의해 복수의 화소부가 형성된 표시 영역과 표시 영역을 둘러싸는 주변영역으로 이루어진다. 소스 구동부는 소스 배선들에 데이터 신호를 출력한다. 제1 게이트 회로부는 제1 내지 제4 클럭신호에 기초하여 홀수번째 게이트 배선들에 게이트 신호를 출력한다. 제2 게이트 회로부는 제5 내지 제8 클럭신호에 기초하여 짝수번째 게이트 배선들에 게이트 신호를 출력한다. 제어부는 제1 내지 제8 클럭신호를 제1 및 제2 게이트 회로부에 출력한다. 이에 따라, 게이트 클럭신호의 개수를 증가시킴으로써 게이트 구동회로의 구동 주파수 및 소비 전력을 줄일 수 있다.
클럭신호, 쉬프트 레지스터, 게이트 회로

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.
도 3은 도 1에 도시된 제1 게이트 회로부에 대한 상세한 블록도이다.
도 4는 도 1에 도시된 제2 게이트 회로부에 대한 상세한 블록도이다.
도 5는 도 1에 도시된 표시 장치의 구동방법을 설명하기 위한 입출력신호들의 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200 : 구동회로부
210 : 구동부 220 : 제1 게이트 회로부
230 : 제2 게이트 회로부 212 : 제어부
213 : 메모리 214 : 전압발생부
215 : 제1 게이트제어부 216 : 제2 게이트제어부
217 : 소스 구동부
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 구동 주파수 및 소비 전력을 줄이기 위한 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 액정표시패널과 상기 액정표시패널에 구동신호를 인가하는 구동회로부를 포함한다. 상기 액정표시패널은 게이트 배선들과 소스 배선들에 의해 정의된 복수의 화소부들이 구성되어 실질적으로 영상이 표시되는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진다.
상기 구동회로부는 게이트 배선에 게이트 신호를 출력하는 게이트 구동회로와, 소스 배선에 데이터 신호를 출력하는 소스 구동회로를 포함하며, 상기 게이트 구동회로는 상기 액정표시패널의 주변 영역에 실장된다.
최근 액정표시패널이 점차 대형화됨에 따라 길어진 게이트 배선에 의해 게이트 신호가 지연되는 문제를 해결하기 위해 상기 표시 영역의 양측 주변 영역에 게이트 구동회로를 각각 실장하는 일명, 더블 게이트 구동회로가 개발되고 있다.
이에 본 발명의 기술적 과제는 이러한 점에 착안된 것으로, 본 발명의 목적은 구동 주파수 및 소비 전력을 감소하기 위한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 소스 구동부, 제1 게이트 회로부, 제2 게이트 회로부 및 제어부를 포함한다.
상기 표시 패널은 소스 배선들과 게이트 배선들에 의해 복수의 화소부가 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진다. 상기 소스 구동부는 상기 소스 배선들에 데이터 신호를 출력한다. 상기 제1 게이트 회로부는 제1 내지 제4 클럭신호에 기초하여 홀수번째 게이트 배선들에 게이트 신호를 출력한다. 상기 제2 게이트 회로부는 제5 내지 제8 클럭신호에 기초하여 짝수번째 게이트 배선들에 게이트 신호를 출력한다. 상기 제어부는 제1 내지 제8 클럭신호를 상기 제1 및 제2 게이트 회로부에 출력한다.
상기 제1 내지 제8 클럭신호는 4H 구간에 대응하는 펄스 폭과 8H 구간에 대응하는 주기를 갖는다. 이에, 상호 인접한 게이트 배선들에 출력되는 게이트 신호들은 3H 구간이 중첩된다.
상기 제어부는 상기 제1 및 제2 게이트 회로부의 구동을 각각 개시하는 제1 수직개시신호와 상기 제2 수직개시신호를 각각 출력하며, 상기 제2 수직개시신호는 상기 제2 수직개시신호에 대해 1H 구간 지연된다.
상기 제어부는 상기 제1 수직개시신호에 대응하여 상기 제1 클럭신호를 출력하고, 상기 제2 클럭신호는 상기 제1 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제3 클럭신호는 상기 제2 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제4 클럭신호는 상기 제3 클럭신호에 대해 2H 지연시켜 출력한다.
상기 제1 게이트 회로부는 상기 제1 클럭신호에 응답하여 4K-3번째 홀수 게이트신호를 출력하고, 제2 클럭신호에 응답하여 4K-2번째 홀수 게이트신호를 출력하고, 제3 클럭신호에 응답하여 4K-1번째 홀수 게이트신호를 출력하고, 제4 클럭신호에 응답하여 4K번째 홀수 게이트신호를 출력한다.
상기 제어부는 상기 제2 수직개시신호에 대응하여 상기 제5 클럭신호를 출력 하고, 상기 제6 클럭신호는 상기 제5 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제7 클럭신호는 상기 제6 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제8 클럭신호는 상기 제7 클럭신호에 대해 2H 지연시켜 출력한다.
상기 제2 게이트 회로부는 상기 제5 클럭신호에 응답하여 4K-3번째 짝수 게이트신호를 출력하고, 제6 클럭신호에 응답하여 4K-2번째 짝수 게이트신호를 출력하고, 제7 클럭신호에 응답하여 4K-1번째 짝수 게이트신호를 출력하고, 제8 클럭신호에 응답하여 중 4K번째 짝수 게이트신호를 출력한다.
이러한 표시 장치에 의하면, 게이트 클럭신호의 개수를 증가시킴으로써 게이트 구동회로의 구동 주파수 및 소비 전력을 줄일 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 구동회로부(200) 및 연성인쇄회로기판(300)을 포함한다. 상기 연성인쇄회로기판(Flexible Printed Circuit Board; 이하, FPC)(300)은 외부장치(미도시)와 상기 구동회로부(200)를 전기적으로 연결한다.
상기 표시 패널(100)은 하부기판(110)과 상부기판(120) 및 상기 하부 및 상부기판 사이에 개재된 액정층(미도시)을 포함한다. 상기 하부기판(110)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA1,PA2,PA3)으로 이루어진다.
상기 표시 영역(DA)에는 복수의 소스 배선들(DL1,..DLm)과 상기 소스 배선들(DL1,..DLm)과 교차하는 복수의 게이트 배선(GL1,GL2,..,GL2n-1,GL2n)이 형성된다. 상기 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 정의되고, 각각의 화소부에는 스위칭 소자(TFT)와 상기 스위칭 소자(TFT)에 전기적으로 연결된 화소 전극(미도시)이 형성된다.
상기 주변 영역(PA1,PA2,PA3)에는 상기 구동회로부(200)가 형성된다.
상기 상부기판(120)에는 상기 하부기판(110)의 화소부들에 대응하여 칼라필터패턴들이 형성되고, 상기 화소 전극에 대향하는 공통 전극(미도시)이 형성된다. 즉, 상기 화소 전극과 공통 전극 및 액정층에 의해 화소부에는 액정 캐패시터(CLC)가 형성된다.
상기 구동 회로부(200)는 구동부(210), 제1 게이트 회로부(220) 및 제2 게이트 회로부(230)를 포함한다.
상기 구동부(210)는 제3 주변영역(PA3)에 실장되는 단일 칩으로, 상기 연성인쇄회로기판(300)을 통해 외부기기로부터 데이터신호와 제어신호가 각각 입력된다.
도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.
도 1 및 도 2를 참조하면, 상기 구동부(210)는 제어부(212), 메모리(213), 전압발생부(214), 제1 게이트 제어부(215), 제2 게이트 제어부(216) 및 소스 구동부(217)를 포함한다.
상기 제어부(212)는 외부로부터 데이터신호(210a)와 제어신호(210b)를 입력받는다. 상기 제어신호(210b)는 수평동기신호, 수평동기신호, 메인클럭신호, 데이터인에이블신호 등을 포함한다.
상기 제어부(212)는 상기 제어신호(210b)에 기초하여 상기 데이터신호(DATA)를 상기 메모리(213)에 저장한다. 상기 제어부(212)는 상기 제1 및 제2 게이트 제어부(215, 216)에 제1 및 제2 게이트 제어신호들(212b, 212c)을 출력한다. 상기 제1 게이트 제어신호들(212b)은 제1 수직개시신호(STV_O), 제1 클럭신호(CK1_0), 제2 클럭신호(CK2_O), 제3 클럭신호(CK3_O) 및 제4 클럭신호(CK4_O)를 포함한다. 상기 제2 게이트 제어신호들(212c)은 제2 수직개시신호(STV_E), 제1 클럭신호(CK1_E), 제2 클럭신호(CK2_E), 제3 클럭신호(CK3_E) 및 제4 클럭신호(CK4_E)를 포함한다.
상기 제어부(212)는 상기 소스 구동부(217)에 소스 제어신호들(212a)을 출력하고, 상기 메모리(213)에 저장된 데이터신호를 읽어서 상기 소스 구동부(217)에 출력한다. 상기 소스 제어신호들(212c)은 수평시작신호, 로드신호, 반전신호를 포함한다. 상기 제어부(212)는 상기 전압발생부(214)에 메인클럭신호, 반전신호 등의 제어신호(212e)를 출력한다.
상기 전압발생부(214)는 외부로부터 인가된 외부전원을 이용하여 구동전압들을 생성한다. 상기 구동전압들은 상기 제1 및 제2 게이트 제어부(215, 216)에 제공되는 게이트 전압들(VSS, VDD)과, 상기 소스 구동부(217)에 제공하는 기준감마전압들(VREF)과, 상기 상부기판(120)의 공통 전극에 인가하는 공통전압(VCOM)을 각각 생성하여 출력한다.
상기 제1 게이트 제어부(215)는 상기 제1 게이트 제어신호들(212b)과 게이트 전압들(VSS,VDD)을 포함하는 제1 게이트 구동신호(210c)를 상기 하부기판(110)의 제1 주변영역(PA1)에 형성된 제1 게이트 회로부(220)에 출력한다.
상기 제2 게이트 제어부(216)는 상기 제2 게이트 제어신호들(212c)과 게이트 전압들(VSS, VDD)을 포함하는 제2 게이트 구동신호(210d)를 상기 하부기판(110)의 제2 주변영역(PA2)에 형성된 제2 게이트 회로부(230)에 출력한다.
상기 소스 구동부(217)는 상기 감마기준전압(VREF)에 기초하여 상기 메모리(213)로부터 독출된 데이터신호들을 아날로그의 데이터 전압들(D1,..Dm)로 변환하여 소스 배선들(DL1,..DLm)에 출력한다.
계속해서 도 1을 참조하면, 상기 제1 게이트 회로부(220)는 상기 제1 주변영역(PA1)에 집적되는 집적회로이며, 상기 구동부(210)로부터 제공되는 제1 게이트 구동신호(210c)에 기초하여 홀수번째 게이트 배선들(GL1,..,GL2n-1)에 게이트 신호들을 출력한다. 상기 제1 게이트 회로부(220)는 상기 제1 수직개시신호(STV_O)와, 상기 제1 내지 제4 클럭신호(CK1_O ~ CK4_0) 및 게이트 전압들(VSS, VDD)을 이용하여 홀수번째 게이트 신호들을 순차적으로 출력한다.
상기 제2 게이트 회로부(230)는 상기 제2 주변영역(PA2)에 집적되는 집적회로이며, 상기 구동부(210)로부터 제공되는 제2 게이트 구동신호(210d)에 기초하여 짝수번째 게이트 배선들(GL2,..,GL2n)에 게이트 신호들을 출력한다. 상기 제1 게이트 회로부(230)는 상기 제2 수직개시신호(STV_E)와, 상기 제1 내지 제4 클럭신호(CK1_E ~ CK4_E) 및 게이트 전압들(VSS, VDD)을 이용하여 짝수번째 게이트 신호들을 순차적으로 출력한다.
도 3은 도 1에 도시된 제1 게이트 회로부에 대한 상세한 블록도이고, 도 4는 도 1에 도시된 제2 게이트 회로부에 대한 상세한 블록도이다.
도 1 및 도 3을 참조하면, 상기 제1 게이트 회로부(220)는 서로 종속적으로 연결된 n+1개의 오드(Odd) 스테이지(SRC_O1 ~ SRC_On+1)로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다. 상기 복수의 오드 스테이지(SRC_O1 ~ SRC_On+1)는 n 개의 구동 스테이지(SRC_O1 ~ SRC_On)와 1 개의 더미 스테이지(SRC_On+1)로 이루어진다.
상기 각 오드 스테이지(SRC_O1 ~ SRC_On+1)는 입력단자(IN), 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.
상기 클럭단자(CK)에는 제1 내지 제4 클럭신호(CK1_O 내지 CK4_O)가 제공된다. 즉, 상기 제1 클럭신호(CK1_O)는 4K-3번째 오드 스테이지(SRC_O1)에 제공되고, 상기 제2 클럭신호(CK2_O)는 4K-2번째 오드 스테이지(SRC_O2)에 제공되고, 제3 클럭신호(CK3_O)는 4K-1번째 오드 스테이지(SRC_O3)에 제공되고, 제4 클럭신호(차4_O)는 4K번째 오드 스테이지(SRC_04)에 제공된다.
4K-3번째 오드 스테이지(SRC_O1)의 제1 출력단자(GOUT)는 상기 제1 클럭신호(CK1_O)에 동기된 게이트 신호를 출력하고, 4K-2번째 오드 스테이지(SRC_O2)의 제1 출력단자(GOUT)는 상기 제2 클럭신호(CK2_O)에 동기된 게이트 신호를 출력한다.
4K-1번째 오드 스테이지(SRC_O3)의 제1 출력단자(GOUT)는 상기 제3 클럭신호(CK3_O)에 동기된 게이트 신호를 출력하고, 4K번째 오드 스테이지(SRC_04)의 제1 출력단자(GOUT)는 상기 제4 클럭신호(CK4_O)에 동기된 게이트 신호를 출력한다.
상기 n 개의 오드 스테이지(SRC_O1 ~ SRC_On)의 제1 출력단자(GOUT)는 상기 표시영역(DA)에 구비된 n 개의 홀수번째 게이트 배선(GL1, GL3, ... GL2n-1)에 일 대일 대응하도록 연결된다.
따라서, 상기 n 개의 오드 스테이지(SRC_O1 ~ SRC_On)의 제1 출력단자(GOUT)로부터 출력된 게이트 신호는 홀수번째 게이트 배선(GL1, GL3, ... GL2n-1)에 순차적으로 인가된다. 여기서, 상기 더미 스테이지(SRC_On+1)의 제1 출력단자(GOUT)는 대응하는 게이트 배선이 존재하지 않기 때문에 플로팅 상태로 유지된다.
4K-3번째 오드 스테이지(SRC_O1)의 제2 출력단자(SOUT)는 상기 제1 클럭신호(CK1_O)를 스테이지 구동신호로 출력하고, 4K-2번째 오드 스테이지(SRC_O2)의 제2 출력단자(SOUT)는 상기 제2 클럭신호(CK2_O)를 스테이지 구동신호로 출력한다.
4K-1번째 오드 스테이지(SRC_O3)의 제2 출력단자(SOUT)는 상기 제3 클럭신호(CK3_O)를 스테이지 구동신호로 출력하고, 4K번째 오드 스테이지(SRC_04)의 제2 출력단자(SOUT)는 상기 제4 클럭신호(CK4_O)를 스테이지 구동신호로 출력한다.
각각의 오드 스테이지(SRC_O1 ~ SRC_On)의 입력단자(IN)는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신하고, 상기 제어단자(CT)는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신한다.
여기서, 상기 첫 번째 오드 스테이지(SRC_O1)의 이전 스테이지가 존재하지 않기 때문에, 상기 첫 번째 오드 스테이지(SRC_O1)의 입력단자(IN)에는 제1 수직개시신호(STV_O)가 제공된다. 또한, 상기 더미 스테이지(SRC_On+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRC_On+1)의 제어단자(CT)에는 상기 제1 수직개시신호(STV_O)가 제공된다.
한편, 각각 오드 스테이지(SRC_O1 ~ SRC_On+1)는 게이트 오프전압(VSS)이 제공되는 제1 전압단자 및 게이트 온전압(VDD)이 제공되는 제2 전압단자를 더 포함한다.
도 1 및 도 4를 참조하면, 상기 제2 게이트 회로부(230)는 서로 종속적으로 연결된 n+1개의 이븐(EVEN) 스테이지(SRC_E1 ~ SRC_En+1)로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다. 상기 복수의 이븐 스테이지(SRC_E1 ~ SRC_En+1)는 n 개의 구동 스테이지(SRC_E1 ~ SRC_En)와 1 개의 더미 스테이지(SRC_En+1)로 이루어진다.
상기 각 이븐 스테이지(SRC_E1 ~ SRC_En+1)는 입력단자(IN), 클럭단자(CK), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.
상기 클럭단자(CK)에는 제1 내지 제4 클럭신호(CK1_E 내지 CK4_E)가 제공된다. 즉, 상기 제1 클럭신호(CK1_E)는 4K-3번째 이븐 스테이지(SRC_E1)에 제공되고, 상기 제2 클럭신호(CK2_E)는 4K-2번째 이븐 스테이지(SRC_E2)에 제공되고, 제3 클럭신호(CK3_E)는 4K-1번째 이븐 스테이지(SRC_E3)에 제공되고, 제4 클럭신호(차4_E)는 4K번째 이븐 스테이지(SRC_E4)에 제공된다.
4K-3번째 이븐 스테이지(SRC_E1)의 제1 출력단자(GOUT)는 상기 제1 클럭신호(CK1_E)에 동기된 게이트 신호를 출력하고, 4K-2번째 이븐 스테이지(SRC_E2)의 제1 출력단자(GOUT)는 상기 제2 클럭신호(CK2_E)에 동기된 게이트 신호를 출력한다.
4K-1번째 이븐 스테이지(SRC_E3)의 제1 출력단자(GOUT)는 상기 제3 클럭신호(CK3_E)에 동기된 게이트 신호를 출력하고, 4K번째 이븐 스테이지(SRC_E4)의 제1 출력단자(GOUT)는 상기 제4 클럭신호(CK4_E)에 동기된 게이트 신호를 출력한다.
상기 n 개의 이븐 스테이지(SRC_E1 ~ SRC_En)의 제1 출력단자(GOUT)는 상기 표시영역(DA)에 구비된 n 개의 짝수번째 게이트 배선(GL2, GL4, ... GL2n)에 일대일 대응하도록 연결된다.
따라서, 상기 n 개의 이븐 스테이지(SRC_E1 ~ SRC_En)의 제1 출력단자(GOUT)로부터 출력된 게이트 신호는 짝수번째 게이트 배선(GL2, GL4, ... GL2n)에 순차적으로 인가된다. 여기서, 상기 더미 스테이지(SRC_En+1)의 제1 출력단자(GOUT)는 대응하는 게이트 배선이 존재하지 않기 때문에 플로팅 상태로 유지된다.
4K-3번째 이븐 스테이지(SRC_E1)의 제2 출력단자(SOUT)는 상기 제1 클럭신호(CK1_E)를 스테이지 구동신호로 출력하고, 4K-2번째 이븐 스테이지(SRC_E2)의 제2 출력단자(SOUT)는 상기 제2 클럭신호(CK2_E)를 스테이지 구동신호로 출력한다.
4K-1번째 이븐 스테이지(SRC_E3)의 제2 출력단자(SOUT)는 상기 제3 클럭신호(CK3_E)를 스테이지 구동신호로 출력하고, 4K번째 이븐 스테이지(SRC_E4)의 제2 출력단자(SOUT)는 상기 제4 클럭신호(CK4_E)를 스테이지 구동신호로 출력한다.
각각의 이븐 스테이지(SRC_E1 ~ SRC_En)의 입력단자(IN)는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신하고, 상기 제어단자(CT)는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호를 수신한다.
여기서, 상기 첫 번째 이븐 스테이지(SRC_E1)의 이전 스테이지가 존재하지 않기 때문에, 상기 첫 번째 이븐 스테이지(SRC_E1)의 입력단자(IN)에는 제2 수직개 시신호(STV_E)가 제공된다. 또한, 상기 더미 스테이지(SRC_En+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRC_En+1)의 제어단자(CT)에는 상기 제2 수직개시신호(STV_E)가 제공된다.
한편, 각각 이븐 스테이지(SRC_E1 ~ SRC_En+1)는 게이트 오프전압(VSS)이 제공되는 제1 전압단자 및 게이트 온전압(VDD)이 제공되는 제2 전압단자를 더 포함한다.
도 5는 도 1에 도시된 표시 장치의 구동방법을 설명하기 위한 입출력신호들의 파형도이다.
도 1 내지 도 5를 참조하면, 제1 게이트 회로부(220)에 인가되는 제1 내지 제4 클럭신호(CK1_O 내지 CK4_O)와 제2 게이트 회로부(230)에 인가되는 제1 내지 제4 클럭신호(CK1_E 내지 CK4_E)는 4H 구간에 대응하는 펄스 폭을 갖으며, 8H 구간에 대응하는 주기를 갖는다.
구체적으로 오드 스테이지들(SRC_O1 ~ SRC_On+1)에는 제1 내지 제4 클럭신호(CK1_O 내지 CK4_O)가 인가된다. 상기 제1 클럭신호(CK1_O)는 제1 수직개시신호(STV_O)가 인가됨에 따라 인가되고, 상기 제2 클럭신호(CK2_O)는 상기 제1 클럭신호(CK1_O) 보다 2H 만큼 지연되어 인가된다.
상기 제3 클럭신호(CK3_O)는 상기 제2 클럭신호(CK2_O) 보다 2H 만큼 지연되어 인가되고, 제4 클럭신호(CK4_O)는 상기 제3 클럭신호(CK3_O) 보다 2H 만큼 지연되어 인가된다.
또한, 상기 이븐 스테이지들(SRC_E1 ~ SRC_En+1)에는 제1 내지 제4 클럭신호 (CK1_E 내지 CK4_E)가 인가된다. 상기 제1 클럭신호(CK1_)는 제2 수직개시신호(STV_E)가 인가됨에 따라 인가되고, 상기 제2 클럭신호(CK2_E)는 상기 제1 클럭신호(CK1_E) 보다 2H 만큼 지연되어 인가된다.
상기 제3 클럭신호(CK3_E)는 상기 제2 클럭신호(CK2_E) 보다 2H 만큼 지연되어 인가되고, 제4 클럭신호(CK4_E)는 상기 제3 클럭신호(CK3_E) 보다 2H 만큼 지연되어 인가된다.
한편, 상기 제2 수직개시신호(STV_E)는 상기 제1 수직개시신호(STV_O) 보다 1H 만큼 지연되어 인가됨에 따라서, 상기 제1 내지 제4 클럭신호들(CK1_E 내지 CK4_E) 각각은 상기 제1 내지 제4 클럭신호들(CK1_O 내지 CK4_O) 각각에 대해 2H 만큼 지연되어 인가된다.
상기 클럭신호들이 상기 제1 및 제2 게이트 회로부(220, 230)에 인가됨에 따라서, 상기 제1 및 제2 게이트 회로부(220, 230)는 홀수번째 게이트 신호(G1, G3, G5, G7) 및 짝수번째 게이트 신호(G2, G4, G6, G8)를 각각 출력한다.
상기 게이트신호들은 상기 클럭신호들의 펄스 폭(4H)에 대응하는 펄스 폭을 갖고서, 인접한 이전 게이트 신호와 3H 구간이 중첩된다.
구체적으로, 첫 번째 게이트 신호(G1)는 제1 클럭신호(CK1_O)에 응답하여 4H 구간에 대응하는 펄스 폭을 갖는 신호로 출력되고, 두 번째 게에트 신호(G2)는 상기 제1 클럭신호(CK1_O) 보다 1H 만큼 지연된 제1 클럭신호(CK1_E)에 응답하여 4H 구간에 대응하는 펄스 폭을 갖는 신호로 출력된다.
상기 첫 번째 게이트 신호(G1)와 두 번째 게이트 신호(G2)는 3H 만큼 중첩된 다. 결과적으로 서로 인접하는 게이트 신호들은 3H 구간이 중첩된다.
상기 게이트 신호들에 대응하여 상기 소스 구동부(217)에는 수평 구간에 대응하는 라인데이터(DATA_OUT)를 소스 배선들(DL1,..DLm)에 출력한다.
구체적으로, 첫 번째 게이트 신호(G1)의 후기 1H 구간 동안 첫 번째 수평 라인에 충전되는 첫 번째 라인데이터(DO1)가 출력된다. 한편, 상기 첫 번째 게이트 신호(G1)의 후기 3H 구간과 중첩된 초기 3H 구간을 갖는 두 번째 게이트 신호(G2)에 의해 두 번째 수평 라인은 상기 첫 번째 데이터전압(D01)에 의해 미리 충전됨으로 충전율을 향상시키는 효과를 갖는다.
같은 방식으로, 임의의 게이트 배선에 출력되는 게이트 신호의 후기 1H 구간 동안 상기 소스 구동부(217)는 임의의 게이트 배선에 대응하는 라인데이터를 소스 배선들(DL1,..DLm)에 출력한다.
이하에서는 본 발명의 실시예에 따른 제1 및 제2 게이트 회로부에 의해 소비전력이 감소하는 효과를 설명한다.
예를 들어, 게이트 배선의 수가 320인 표시 장치에서 첫째, 하나의 게이트 회로부에 의해 구동할 경우 소비 전력(P1)은 다음의 수학식 1과 같이 정의된다.
Figure 112005033098653-PAT00001
여기서, Cunit은 각각의 게이트 배선들의 캐패시턴스이고, f는 클럭신호의 주 파수이고, V2 은 소비전력이고, '2'는 클럭신호의 개수이다.
둘째, 두 개의 게이트 회로부에 의한 구동할 경우 소비 전력(P2)은 다음의 수학식 2와 같이 정의된다.
Figure 112005033098653-PAT00002
여기서, Cunit은 각각의 게이트 배선들의 캐패시턴스이고, f/2는 클럭신호의 주파수이고, V2 은 소비전력이고, '4'는 클럭신호의 개수이다.
셋째, 본 발명의 실시예에 따라 두 개의 게이트 회로부로 구동하되, 클럭신호가 8개할 경우의 소비 전력(P3)은 다음의 수학식 3과 같이 정의된다.
Figure 112005033098653-PAT00003
여기서, Cunit은 각각의 게이트 배선들의 캐패시턴스이고, f/4는 클럭신호의 주파수이고, V2 은 소비전력이고, '8'은 클럭신호의 개수이다.
상기와 수학식 1 내지 3을 참조할 때, 본 발명의 실시예에 따라 제1 및 제2 게이트 회로에 각각 4개의 클럭신호를 인가하여 구동할 경우, 소비 전력이 다른 구동 방식에 비해 감소하는 것을 확인할 수 있다.
즉, 본 발명의 실시예에 따라 구동할 경우의 소비 전력(P3)은 하나의 게이트 회로로 구동할 경우의 소비 전력(P1)에 비해 1/4로 감소하고, 두 개의 게이트 회로로 구동할 경우의 소비 전력(P2)에 비해 1/2로 감소한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 홀수번째 게이트 신호들을 출력하는 제1 게이트 회로부와, 짝수번째 게이트 신호들을 출력하는 제2 게이트 회로부에 각각 4개의 클럭신호를 인가함으로써 구동 주파수를 줄이고, 더불어 소비 전력을 줄일 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진 표시 패널;
    상기 소스 배선들에 데이터 신호를 출력하는 소스 구동부;
    제1 내지 제4 클럭신호에 기초하여 홀수번째 게이트 배선들에 게이트 신호를 출력하는 제1 게이트 회로부;
    제5 내지 제8 클럭신호에 기초하여 짝수번째 게이트 배선들에 게이트 신호를 출력하는 제2 게이트 회로부; 및
    상기 제1 내지 제8 클럭신호를 상기 제1 및 제2 게이트 회로부에 출력하는 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트 회로부는 상기 주변 영역에 집적되는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 내지 제8 클럭신호는 4H 구간에 대응하는 펄스 폭과 8H 구간에 대응하는 주기를 갖는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상호 인접한 게이트 배선들에 출력되는 게이트 신호들은 3H 구간이 중첩되는 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 제어부는 상기 제1 및 제2 게이트 회로부의 구동을 각각 개시하는 제1 수직개시신호와 상기 제2 수직개시신호를 각각 출력하며,
    상기 제2 수직개시신호는 상기 제2 수직개시신호에 대해 1H 구간 지연된 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제어부는
    상기 제1 수직개시신호에 대응하여 상기 제1 클럭신호를 출력하고, 상기 제2 클럭신호는 상기 제1 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제3 클럭신호는 상기 제2 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제4 클럭신호는 상기 제3 클럭신호에 대해 2H 지연시켜 출력하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 게이트 회로부는
    상기 제1 클럭신호에 응답하여 4K-3번째 홀수 게이트신호를 출력하고, 제2 클럭신호에 응답하여 4K-2번째 홀수 게이트신호를 출력하고, 제3 클럭신호에 응답하여 4K-1번째 홀수 게이트신호를 출력하고, 제4 클럭신호에 응답하여 4K번째 홀수 게이트신호를 출력하는 것을 특징으로 하는 표시 장치.
  8. 제5항에 있어서, 상기 제어부는
    상기 제2 수직개시신호에 대응하여 상기 제5 클럭신호를 출력하고, 상기 제6 클럭신호는 상기 제5 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제7 클럭신호는 상기 제6 클럭신호에 대해 2H 지연시켜 출력하고, 상기 제8 클럭신호는 상기 제7 클럭신호에 대해 2H 지연시켜 출력하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제2 게이트 회로부는
    상기 제5 클럭신호에 응답하여 4K-3번째 짝수 게이트신호를 출력하고, 제6 클럭신호에 응답하여 4K-2번째 짝수 게이트신호를 출력하고, 제7 클럭신호에 응답하여 4K-1번째 짝수 게이트신호를 출력하고, 제8 클럭신호에 응답하여 중 4K번째 짝수 게이트신호를 출력하는 것을 특징으로 하는 표시 장치.
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