KR20060124858A - Method of forming gate electrode in flash memory devices - Google Patents

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KR20060124858A
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전광석
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Abstract

A method for forming a gate electrode of a flash memory device is provided to make a protrusion of an isolation layer have a slope by removing a hard mask pattern by first and second etch processes. A hard mask pattern is formed on a semiconductor substrate(100), having a stack structure composed of a first nitride layer, a first oxide layer, a second nitride layer and a second oxide layer. The semiconductor substrate is etched to form a trench. An isolation layer(109) is formed in the trench, having a protrusion protruding from the semiconductor substrate. While the hard mask pattern is eliminated by an etch process, the upper part of the protrusion of the isolation layer becomes narrower than the lower part of the protrusion. A tunnel oxide layer and a polysilicon layer for a floating gate are formed on the resultant structure including the isolation layer.

Description

플래시 메모리 소자의 게이트 전극 형성 방법{Method of forming gate electrode in flash memory devices}Method of forming gate electrode in flash memory devices

도 1a 및 도 1b는 종래의 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.1A and 1B are cross-sectional views of a device for explaining a gate electrode forming method of a conventional flash memory device.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for describing a method of forming a gate electrode of a flash memory device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.3A to 3D are cross-sectional views of devices for describing a method of forming a gate electrode of a flash memory device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

10, 100: 반도체 기판 11, 101 : 스크린 산화막10, 100: semiconductor substrate 11, 101: screen oxide film

12 : 하드 마스크 패턴 102 : 제 1 질화막12: hard mask pattern 102: the first nitride film

103 : 제 1 산화막 104 : 제 2 질화막103: first oxide film 104: second nitride film

105 : 제 2 산화막 106 : 폴리 실리콘막105: second oxide film 106: polysilicon film

107 : 포토레지스트 패턴 13, 108 : 라이너막107: photoresist pattern 13, 108: liner film

14, 109: 소자 분리막 201 : 스페이서14 and 109: device isolation layer 201: spacer

15, 110, 202: 터널 산화막 16, 111, 203 : 플로팅 게이트15, 110, 202: tunnel oxide film 16, 111, 203: floating gate

17 : 보이드 18 : 심17: void 18: the sim

본 발명은 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 플로팅 게이트 전극 내에 보이드 또는 심이 발생하는 것을 방지하는 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate electrode of a flash memory device, and more particularly, to a method of forming a gate electrode of a flash memory device to prevent voids or seams from occurring in a floating gate electrode.

일반적으로 모든 반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxiation)공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한 후, 트렌티에 절연 물질을 매립하는 공정으로 소자 분리막을 형성한다. 이러한 소자 분리막을 트렌치형 소자 분리막이라 한다. 그 후 소자 분리막 사이에 전극 물질을 매립하여 게이트 전극을 형성한다.In general, in the manufacturing process of all semiconductor devices, an element isolation film is formed in an element isolation region in order to electrically isolate each element formed on a semiconductor substrate. Conventionally, a device isolation film is formed by a local oxiation (LOCOS) process, but as the degree of integration of devices increases, a device isolation film is recently formed by etching a semiconductor substrate to a predetermined depth to form a trench and then embedding an insulating material in the trench. To form. Such an isolation layer is called a trench isolation layer. Thereafter, an electrode material is embedded between the device isolation layers to form a gate electrode.

도 1a 및 도 1b는 종래 기술의 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다. 도 1a 및 도 1b를 참조하여 종래의 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하면 다음과 같다.1A and 1B are cross-sectional views of a device for explaining a gate electrode forming method of a flash memory device of the prior art. A method of forming a gate electrode of a conventional flash memory device will be described with reference to FIGS. 1A and 1B as follows.

도 1a를 참조하면, 반도체 기판(10) 상에 스크린 산화막(11)과 하드 마스크 막을 형성한다. 그 후 노광 및 식각 공정을 진행하여 하드 마스크 패턴(12)을 형성한다. 이때 후속 소자 분리막(14) 형성 공정 시 갭필 특성을 향상 시키기 위하여 하드 마스크 패턴(12)을 소정의 기울기를 갖도록 즉, 하드 마스크 패턴(12)의 상단부가 하단부보다 좁은 사다리꼴 모양으로 형성한다. 그 후, 하드 마스크 패턴(12)을 식각 마스크로 사용하는 식각 공정으로 반도체 기판(10)을 식각하여 트렌치를 형성한다. 그 후, 식각 손상을 완화하기 위하여 트렌치를 포함한 반도체 기판(10) 전체 구조 상에 라이너막(13)을 형성한다. 그 후, 트렌치를 산화막으로 갭필하여 소자 분리막(14)을 형성한다.Referring to FIG. 1A, a screen oxide film 11 and a hard mask film are formed on a semiconductor substrate 10. Thereafter, an exposure and etching process is performed to form the hard mask pattern 12. At this time, the hard mask pattern 12 is formed to have a predetermined slope, that is, the upper end portion of the hard mask pattern 12 is formed in a trapezoidal shape narrower than the lower end portion in order to improve the gap fill characteristic in the subsequent device isolation layer 14 forming process. Thereafter, the semiconductor substrate 10 is etched by an etching process using the hard mask pattern 12 as an etching mask to form trenches. Thereafter, the liner layer 13 is formed on the entire structure of the semiconductor substrate 10 including the trench in order to alleviate the etching damage. Thereafter, the trench is gap-filled with an oxide film to form the device isolation film 14.

도 1b를 참조하면, 노출된 하드 마스크 패턴(12)을 제거하여 소자 분리막(14)의 상부층을 돌출시킨다. 이 때, 하드 마스크 패턴(12)의 기울기로 인하여 소자 분리막(14)의 돌출부는 상단부의 폭이 하단부의 폭보다 넓게 즉, 역사다리꼴 모양으로 돌출된다. 그 후, 반도체 기판(10)의 액티브 영역에 터널 산화막(15)을 형성한다. 그 후, 소자 분리막(14) 사이를 폴리실리콘막으로 매립하여 플로팅 게이트(16)를 형성한다. 이 때, 역사다리꼴 모양의 소자 분리막(14) 돌출부에 의하여 갭필 특성이 저하되어 플로팅 게이트(16) 내에 심(17) 또는 보이드(18)이 발생된다.Referring to FIG. 1B, the exposed hard mask pattern 12 is removed to protrude the upper layer of the device isolation layer 14. At this time, due to the inclination of the hard mask pattern 12, the protrusion of the device isolation layer 14 protrudes in an inverted trapezoidal shape, which is wider than the width of the lower end. Thereafter, the tunnel oxide film 15 is formed in the active region of the semiconductor substrate 10. Thereafter, the floating gate 16 is formed by filling the polysilicon film between the device isolation films 14. At this time, the gap fill characteristic is deteriorated by the inverted trapezoidal element isolation film 14, and the shim 17 or the void 18 is generated in the floating gate 16.

이에 대하여, 본 발명의 일 실시예는 트렌치를 형성하기 위하여 식각 마스크로 사용된 하드 마스크 패턴 제거 시 소자 분리막의 돌출부를 함께 식각하여 소자 분리막 돌출부의 상단부가 하단부보다 좁게 형성함으로써, 소자 분리막의 돌출부 사이에 플로팅 게이트용 폴리 실리콘층 형성시 보이드나 심이 발생되는 것을 방지할 수 있다.On the other hand, in one embodiment of the present invention, when removing the hard mask pattern used as an etching mask to form a trench, the protrusions of the device isolation layer are etched together to form an upper end portion of the device isolation layer narrower than the lower end portion, thereby forming a gap between the protrusions of the device isolation layer. It is possible to prevent the generation of voids or seams when forming the polysilicon layer for the floating gate.

또한 본 발명의 다른 실시예는 하드 마스크 패턴을 제거하여 소자 분리막을 돌출시킨 후 돌출된 소자 분리막의 측벽에 식각 경사면을 갖는 스페이서를 형성함으로써, 소자 분리막의 돌출부 사이에 플로팅 게이트용 폴리 실리콘층 형성시 보이드나 심이 발생되는 것을 방지할 수 있다.In addition, another embodiment of the present invention by removing the hard mask pattern to protrude the device isolation layer to form a spacer having an etched slope on the side wall of the protruding device isolation layer, when forming a polysilicon layer for the floating gate between the protrusions of the device isolation layer Voids or seams can be prevented from occurring.

본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법은 반도체 기판 상에 하드 마스크 패턴을 형성하는 단계와, 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 상기 반도체 기판 보다 높게 돌출된 돌출부를 갖는 소자 분리막을 형성하는 단계와, 식각 공정으로 상기 하드 마스크 패턴을 제거하는 동시에 상기 소자 분리막의 돌출부 상단부가 하단부 보다 좁도록 갖도록 식각하는 단계, 및 상기 소자 분리막을 포함한 반도체 기판 전체 구조 상에 터널 산화막 및 플로팅 게이트용 폴리 실리콘층을 형성하는 단계를 포함한다.A method of forming a gate electrode of a flash memory device according to an embodiment of the present invention includes forming a hard mask pattern on a semiconductor substrate, etching the semiconductor substrate to form a trench, and forming a trench in the trench than the semiconductor substrate. Forming a device isolation film having a highly protruding protrusion, removing the hard mask pattern by an etching process, and etching the upper end of the device separation film to be narrower than a lower end thereof, and an entire semiconductor substrate including the device isolation film And forming a polysilicon layer for the tunnel oxide film and the floating gate on the structure.

본 발명의 다른 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법은 반도체 기판 상에 하드 마스크 패턴을 형성하는 단계와, 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 소자 분리막을 형성하는 단계와, 식각 공정으로 상기 하드 마스크 패턴의 일부를 제거하여 상기 소자 분리막 상부의 표면을 상기 하드 마스크 패턴의 상부 표면 보다 높게 돌출시키는 단계와, 돌 출된 상기 소자 분리막의 측벽에 식각 경사면을 갖는 스페이서를 형성하는 단계, 및 상기 스페이서를 포함한 반도체 기판 전체 구조 상에 플로팅 게이트용 폴리 실리콘층을 형성하는 단계를 포함한다.In another embodiment, a method of forming a gate electrode of a flash memory device may include forming a hard mask pattern on a semiconductor substrate, forming a trench by etching the semiconductor substrate, and forming an isolation layer in the trench. And removing a portion of the hard mask pattern by an etching process to protrude a surface of the device isolation layer higher than an upper surface of the hard mask pattern, and to form a spacer having an etched slope on a sidewall of the device isolation layer. Forming a polysilicon layer for a floating gate on the entire structure of the semiconductor substrate including the spacers;

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2f를 참조하여 본 발명의 일 실시예를 설명하면 다음과 같다.2A to 2F are cross-sectional views of devices for describing a method of forming a gate electrode of a flash memory device according to an embodiment of the present invention. Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 2A through 2F.

도 2a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(101), 제 1 질화막(102), 제 1 산화막(103), 제 2 질화막(104), 제 2 산화막(105), 폴리 실리콘막(106)을 순차적으로 형성한다. 제 1 질화막(102)은 30Å~1000Å의 두께로 형성하고, 제 1 산화막(103)은 30Å~1000Å의 두께로 형성하고, 제 2 질화막(104)은 50Å~2000Å의 두께로 형성하고, 제 2 산화막(105)은 50Å~2000Å의 두께로 형성하는 것이 바람직하다. 폴리 실리콘막(106)은 1000Å~4000Å으로 형성하는 것이 바람직하다. 그 후, 폴리 실리콘막(106)을 포함한 반도체 기판(100) 상에 포토레지스트 패턴(107)을 형성한다.Referring to FIG. 2A, a screen oxide film 101, a first nitride film 102, a first oxide film 103, a second nitride film 104, a second oxide film 105, and a polysilicon film are formed on a semiconductor substrate 100. 106 are formed sequentially. The first nitride film 102 is formed to a thickness of 30 kPa to 1000 kPa, the first oxide film 103 is formed to a thickness of 30 kPa to 1000 kPa, the second nitride film 104 is formed to a thickness of 50 kPa to 2000 kPa, and the second The oxide film 105 is preferably formed to a thickness of 50 kPa to 2000 kPa. It is preferable to form the polysilicon film 106 at 1000 kPa-4000 kPa. Thereafter, the photoresist pattern 107 is formed on the semiconductor substrate 100 including the polysilicon film 106.

도 2b를 참조하면, 포토레지스트 패턴(107)을 이용하여 폴리 실리콘막(106) 을 패턴닝하고, 패터닝된 폴리 실리콘막(106)을 식각 마스크로 사용하여 제 2 산화막, 제 2 질화막, 제 1 산화막, 및 제 1 질화막을 순차적으로 식각하여 하드 마스크 패턴(102,103,104,105)을 형성한다. 그 후, 하드 마스크 패턴(102,103,104,105)을 식각 마스크로 하여 반도체 기판을 일정 깊이 만큼 식각하여 트렌치(107)를 형성한다. 그 후, 폴리 실리콘막(106)을 제거하고, 식각 공정 시 발생된 데미지를 완화시켜 주기 위하여 트렌치(107)를 포함한 반도체 기판(100) 전체 구조 상에 라이너막(108)을 형성한다. 라이너막(108)은 질화막, 또는 산화막, 또는 질화막과 산화막을 혼합하여 형성하는 것이 바람직하다. 그 후, 트렌치(107)를 포함한 반도체 기판(100) 전체 구조 상에 절연막(109)을 형성한다. 절연막(109)은 갭필 특성이 좋은 HDP 또는 HARP 물질로 형성하는 것이 바람직하다. 그 후, 열공정 및 습/건식 산화 공정을 실시하여 절연막(109)의 밀도를 높여줄 수도 있다.Referring to FIG. 2B, the polysilicon layer 106 is patterned using the photoresist pattern 107, and the second oxide layer, the second nitride layer, and the first layer are formed using the patterned polysilicon layer 106 as an etching mask. The oxide film and the first nitride film are sequentially etched to form hard mask patterns 102, 103, 104, and 105. Thereafter, the trench 107 is formed by etching the semiconductor substrate by a predetermined depth using the hard mask patterns 102, 103, 104, and 105 as an etching mask. Thereafter, the polysilicon layer 106 is removed and a liner layer 108 is formed on the entire structure of the semiconductor substrate 100 including the trench 107 in order to mitigate damage generated during the etching process. The liner film 108 is preferably formed by mixing a nitride film, an oxide film, or a nitride film and an oxide film. Thereafter, an insulating film 109 is formed over the entire structure of the semiconductor substrate 100 including the trench 107. The insulating film 109 is preferably formed of an HDP or HARP material having good gap fill characteristics. Thereafter, a thermal process and a wet / dry oxidation process may be performed to increase the density of the insulating film 109.

도 2c를 참조하면, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 칭함) 공정으로 제 2 질화막(104)이 노출되도록 제 2 산화막과 절연막을 연마하여 소자 분리막(109)를 형성한다. Referring to FIG. 2C, the device isolation layer 109 is formed by polishing the second oxide layer and the insulating layer to expose the second nitride layer 104 by a chemical mechanical polishing (CMP) process.

도 2d를 참조하면, 제 1 식각 공정으로 제 2 질화막(104)과, 제 1 산화막(103)을 제거한다. 이와 동시에 제 2 질화막(104)과, 제 1 산화막(103)이 제거되어 돌출되는 소자 분리막(109)의 측벽이 소정 두께 만큼 식각된다. 제 1 식각 공정은 제 1 질화막(102)의 잔류 두께가 30Å~1000Å가 되도록 실시하는 것이 바람직하다. 제 1 식각 공정은 HF 용액을 이용한 습식 식각 방식으로 실시하는 것이 바람직하다.Referring to FIG. 2D, the second nitride film 104 and the first oxide film 103 are removed in the first etching process. At the same time, the sidewalls of the second nitride film 104 and the device isolation film 109 protruding from the first oxide film 103 are removed by a predetermined thickness. It is preferable to perform a 1st etching process so that the residual thickness of the 1st nitride film 102 may be 30 micrometers-1000 micrometers. It is preferable to perform a 1st etching process by the wet etching method using HF solution.

도 2e를 참조하면, 제 2 식각 공정으로 제 1 질화막(102)과 스크린 산화막(101)을 제거한다. 이와 동시에 제 1 식각 공정으로 돌출된 소자 분리막(109)의 측벽과, 제 1 질화막(102)과 스크린 산화막(101)이 제거되어 돌출되는 소자 분리막(109)의 측벽이 소정 두께 만큼 식각된다. 이때 제 2 식각 공정은 소자 분리막(109)의 측벽 손실량이 10Å~200Å이 되도록 실시하는 것이 바람직하다. 하드 마스크 패턴의 제거 공정은 제 1 식각 공정과 제 2 식각 공정으로 나누어 실시함으로써, 소자 분리막(109)의 돌출부는 상단부가 하단부보다 더 많이 식각 되어 상단부의 폭이 하단부의 폭보다 좁게 된다.Referring to FIG. 2E, the first nitride film 102 and the screen oxide film 101 are removed in a second etching process. At the same time, the sidewalls of the device isolation film 109 protruding by the first etching process and the sidewalls of the device isolation film 109 protruding by removing the first nitride film 102 and the screen oxide film 101 are removed by a predetermined thickness. In this case, the second etching process may be performed such that the sidewall loss of the device isolation layer 109 is 10 kPa to 200 kPa. The removal process of the hard mask pattern is performed by dividing the first etching process and the second etching process, so that the protrusion of the device isolation layer 109 is etched more than the lower end, so that the width of the upper end is narrower than the width of the lower end.

도 2f를 참조하면, 반도체 기판(100)의 액티브 영역에 터널 산화막(110)을 형성한다. 그 후, 터널 산화막(110)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 폴리 실리콘막(111)을 형성한다. 이 때, 소자 분리막(109)의 돌출부 상단부의 폭이 하단부의 폭 보다 좁기 때문에 갭필 특성이 좋아진다. 이로 인해 폴리 실리콘막 갭필 공정시 보이드 나 심이 발생되지 않는다. 그 후, CMP 공정으로 소자 분리막(109)의 상단부가 노출되도록 폴리 실리콘막을 연마하여 플로팅 게이트(111)를 형성한다.Referring to FIG. 2F, a tunnel oxide film 110 is formed in an active region of the semiconductor substrate 100. Thereafter, the floating silicon polysilicon film 111 is formed on the entire structure of the semiconductor substrate 100 including the tunnel oxide film 110. At this time, since the width of the upper end of the protruding portion of the device isolation film 109 is smaller than the width of the lower portion, the gap fill characteristic is improved. As a result, no voids or seams are generated in the polysilicon gap fill process. Thereafter, the polysilicon film is polished to expose the upper end of the device isolation film 109 by the CMP process to form the floating gate 111.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다. 도 3a 내지 도 3d를 참조하여 본 발명의 다른 실시예를 설명하면 다음과 같다.3A to 3D are cross-sectional views of devices for describing a method of forming a gate electrode of a flash memory device according to another embodiment of the present invention. Referring to Figures 3a to 3d another embodiment of the present invention will be described.

본 발명의 다른 실시예는 상술한 본 발명의 일 실시예의 도 2c 공정 단계까지 같으므로, 다른 실시예에서는 도 2c 공정 단계 이후부터 상세히 설명하기로 한 다.Since another embodiment of the present invention is the same as the process step of FIG. 2C of the above-described embodiment of the present invention, another embodiment will be described in detail after the process step of FIG. 2C.

도 3a를 참조하면, 식각 공정으로 제 2 질화막, 제 1 산화막을 제거하여 소자 분리막(109)의 상단부 일부를 돌출시킨다. 이때 식각 공정은 HF 용액을 이용한 습식 식각 방식으로 실시하는 것이 바람직하다.Referring to FIG. 3A, a portion of the upper end of the device isolation layer 109 may be protruded by removing the second nitride layer and the first oxide layer by an etching process. At this time, the etching process is preferably performed by a wet etching method using HF solution.

도 3b를 참조하면, 돌출된 소자 분리막(109)을 포함한 반도체 기판 전체 구조 상에 절연막(201)을 형성한다. 절연막(109)은 산화막 또는 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 3B, an insulating film 201 is formed on the entire structure of the semiconductor substrate including the protruding device isolation layer 109. The insulating film 109 is preferably formed of an oxide film or a nitride film.

도 3c를 참조하면, 건식 식각 공정으로 돌출된 소자 분리막(109)의 측벽에만 절연막을 잔류시켜 스페이서(201)를 형성한다. 스페이서(201)의 노출된 측벽은 92°~ 102°의 식각 경사면을 갖도록 형성하는 것이 바람직하다. 그 후, 식각 공정으로 제 1 질화막(102) 및 스크린 산화막(101)을 제거한다.Referring to FIG. 3C, spacers 201 are formed by remaining an insulating film only on sidewalls of the device isolation layer 109 protruding by a dry etching process. The exposed sidewall of the spacer 201 may be formed to have an etched slope of 92 ° to 102 °. Thereafter, the first nitride film 102 and the screen oxide film 101 are removed by an etching process.

도 3d를 참조하면, 반도체 기판(100)의 액티브 영역에 터널 산화막(202)을 형성한다. 그 후, 터널 산화막(202)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 폴리 실리콘막(203)을 형성한다. 이 때, 스페이서(201)의 기울기에 의해 폴리 실리콘막(203)의 갭필 특성이 좋아진다. 이로 인해 폴리 실리콘막(203) 갭필 공정시 보이드 나 심이 발생되지 않는다. 그 후, CMP 공정으로 소자 분리막(109)의 상단부가 노출되도록 폴리 실리콘막을 연마하여 플로팅 게이트(203)를 형성한다.Referring to FIG. 3D, a tunnel oxide film 202 is formed in an active region of the semiconductor substrate 100. Thereafter, the floating silicon polysilicon film 203 is formed on the entire structure of the semiconductor substrate 100 including the tunnel oxide film 202. At this time, the gap fill characteristic of the polysilicon film 203 is improved by the inclination of the spacer 201. As a result, no voids or seams are generated during the gap fill process of the polysilicon layer 203. Thereafter, the polysilicon film is polished to expose the upper end of the device isolation film 109 by the CMP process to form the floating gate 203.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

따라서 본 발명의 일 실시예에 따르면, 하드마스크 패턴을 제 1 식각 공정과 제 2 식각 공정으로 나누에 제거 함으로써, 소자 분리막의 돌출부가 기울기를 갖도록 하여 후속 플로팅 게이트 형성 공정 시 보이드나 심이 발생하는 것을 방지한다. Therefore, according to an embodiment of the present invention, by removing the hard mask pattern by dividing the first etching process and the second etching process, the protrusion of the device isolation layer has an inclination so that voids or seams are generated during the subsequent floating gate forming process. prevent.

또한 본 발명의 다른 실시예에 따르면, 하드 마스크 패턴 제거 후, 소자 분리막의 돌출부 측벽에 기울기를 갖는 스페이서를 형성하여, 후속 플로팅 게이트 전극 형성 공정 시 보이드나 심이 발생하는 것을 방지한다.In addition, according to another embodiment of the present invention, after removing the hard mask pattern, a spacer having an inclination is formed on the sidewall of the protrusion of the device isolation layer, thereby preventing voids or seams from occurring in the subsequent floating gate electrode forming process.

Claims (20)

반도체 기판 상에 하드 마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the semiconductor substrate; 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate to form a trench; 상기 트렌치에 상기 반도체 기판 보다 높게 돌출된 돌출부를 갖는 소자 분리막을 형성하는 단계;Forming a device isolation layer having a protrusion protruding higher than the semiconductor substrate in the trench; 식각 공정으로 상기 하드 마스크 패턴을 제거하는 동시에 상기 소자 분리막의 돌출부 상단부가 하단부 보다 좁도록 식각하는 단계; 및Removing the hard mask pattern by an etching process and simultaneously etching an upper end portion of the protrusion of the device isolation layer to be narrower than a lower end portion; And 상기 소자 분리막을 포함한 반도체 기판 전체 구조 상에 터널 산화막 및 플로팅 게이트용 폴리 실리콘층을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming a polysilicon layer for a tunnel oxide film and a floating gate on the entire structure of the semiconductor substrate including the device isolation layer. 반도체 기판 상에 하드 마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the semiconductor substrate; 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate to form a trench; 상기 트렌치 내에 소자 분리막을 형성하는 단계;Forming an isolation layer in the trench; 식각 공정으로 상기 하드 마스크 패턴의 일부를 제거하여 상기 소자 분리막 상부의 표면을 상기 하드 마스크 패턴의 상부 표면 보다 높게 돌출시키는 단계;Removing a portion of the hard mask pattern by an etching process to protrude a surface of the device isolation layer higher than an upper surface of the hard mask pattern; 돌출된 상기 소자 분리막의 측벽에 식각 경사면을 갖는 스페이서를 형성하는 단계; 및Forming a spacer having an etched inclined surface on a sidewall of the protruding device isolation layer; And 상기 스페이서를 포함한 반도체 기판 전체 구조 상에 플로팅 게이트용 폴리 실리콘층을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.Forming a polysilicon layer for a floating gate on the entire structure of the semiconductor substrate including the spacers. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크 패턴은 제 1 질화막, 제 1 산화막, 제 2 질화막, 및 제 2 산화막의 적층 구조로 구성되는 플래시 메모리 소자의 게이트 전극 형성 방법.And the hard mask pattern comprises a stacked structure of a first nitride film, a first oxide film, a second nitride film, and a second oxide film. 제 2 항에 있어서,The method of claim 2, 상기 하드 마스크 패턴은 제 1 질화막, 제 1 산화막, 제 2 질화막, 및 제 2 산화막의 적층 구조로 구성되는 플래시 메모리 소자의 게이트 전극 형성 방법.And the hard mask pattern comprises a stacked structure of a first nitride film, a first oxide film, a second nitride film, and a second oxide film. 제 3 항 또는 제 4 항에 있어서,The method according to claim 3 or 4, 상기 제 1 질화막은 30Å~1000Å의 두께로 형성하고, 상기 제 1 산화막은 30Å~1000Å의 두께로 형성하고, 상기 제 2 질화막은 50Å~2000Å의 두께로 형성하고, 상기 제 2 산화막은 50Å~2000Å의 두께로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.The first nitride film is formed to a thickness of 30 Å ~ 1000 Å, the first oxide film is formed to a thickness of 30 Å ~ 1000 ,, the second nitride film is formed to a thickness of 50 Å ~ 2000 Å, the second oxide film is 50 Å ~ 2000 Å A method of forming a gate electrode of a flash memory device to form a thickness of. 제 3 항 또는 제 4 항에 있어서,The method according to claim 3 or 4, 상기 하드 마스크 패턴은 폴리 실리콘막을 마스크로 사용하는 식각 공정으로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.The hard mask pattern may be formed by an etching process using a polysilicon layer as a mask. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 트렌치 형성 후, 상기 소자 분리막 형성 전에 상기 트렌치를 포함한 반도체 기판 전체 구조 상에 라이너막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming a liner film on the entire semiconductor substrate structure including the trench after forming the trench and before forming the device isolation layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 라이너막은 질화막 또는 산화막 또는 질화막과 산화막을 혼합하여 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.And the liner film is formed by mixing a nitride film, an oxide film, or a nitride film with an oxide film. 제 1 항 또는 제 2 항에 있어서, 상기 소자 분리막을 형성하는 단계는,The method of claim 1, wherein the forming of the device isolation layer is performed. 상기 트렌치를 포함한 반도체 기판 전체 구조 상에 절연막을 형성하는 단계; 및Forming an insulating film on the entire structure of the semiconductor substrate including the trench; And CMP 공정으로 상기 트랜치 내에만 상기 절연막을 잔류시켜 상기 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming the device isolation layer by remaining the insulating layer only in the trench by a CMP process. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 소자 분리막 형성 후, 상기 하드 마스크 패턴 제거 전에 열공정 및 산화 공정을 실시하는 것을 더 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming a thermal process and an oxidation process after the device isolation layer is formed and before removing the hard mask pattern. 제 3 항에 있어서,The method of claim 3, wherein 상기 식각 공정은 상기 소자 분리막의 측벽이 노출되는 동시에 상기 노출된 측벽이 식각되어 상기 소자 분리막의 돌출부의 상단부가 하단부보다 좁게 형성되도록 상기 제 2 질화막, 상기 제 1 산화막, 및 상기 제 1 질화막을 순차적으로 식각하여 상기 하드 마스크 패턴을 제거하는 플래시 메모리 소자의 게이트 전극 형성 방법.In the etching process, the second nitride film, the first oxide film, and the first nitride film are sequentially formed such that a sidewall of the device isolation layer is exposed and the exposed sidewall is etched so that an upper end portion of the protrusion of the device isolation layer is narrower than a lower end portion. Removing the hard mask pattern by etching the gate electrode. 제 3 항에 있어서, 상기 식각 공정은,The method of claim 3, wherein the etching process, 상기 상기 제 2 질화막, 및 상기 제 1 산화막을 제거하는 제 1 식각 공정; 및A first etching process of removing the second nitride film and the first oxide film; And 상기 제 1 질화막을 제거하는 제 2 식각 공정을 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming a second etching process of removing the first nitride layer. 제 12 항에 있어서,The method of claim 12, 상기 제 1 식각 공정은 HF 용액을 이용하는 습식 식각 방식을 사용하는 플래시 메모리 소자의 게이트 전극 형성 방법.The first etching process is a gate electrode forming method of a flash memory device using a wet etching method using a HF solution. 제 12 항에 있어서,The method of claim 12, 상기 제 1 식각 공정은 상기 제 1 질화막의 두께가 30Å~1000Å가 되도록 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.And the first etching process is performed such that the thickness of the first nitride film is 30 kPa to 1000 kPa. 제 12 항에 있어서,The method of claim 12, 상기 제 2 식각 공정은 노출된 상기 소자 분리막의 측벽 손실량이 10Å~200Å인 플래시 메모리 소자의 게이트 전극 형성 방법.The second etching process is a gate electrode forming method of the flash memory device of the sidewall loss amount of the exposed isolation layer 10 ~ 200Å. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 상기 소자 분리막의 상부 표면이 잔류하는 상기 하드 마스크 패턴의 상부 표면 보다 높게 돌출되도록 상기 상기 제 2 질화막, 및 상기 제 1 산화막을 순차적으로 식각하는 플래시 메모리 소자의 게이트 전극 형성 방법.In the etching process, the second nitride film and the first oxide film are sequentially etched such that an upper surface of the device isolation layer protrudes higher than an upper surface of the remaining hard mask pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 상기 제 1 질화막의 두께가 30Å~1000Å가 되도록 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.The etching process is a gate electrode forming method of the flash memory device to be performed so that the thickness of the first nitride film is 30 ~ 1000Å. 제 2 항에 있어서, 상기 스페이서를 형성하는 단계는,The method of claim 2, wherein the forming of the spacers comprises: 상기 소자 분리막을 포함한 반도체 기판 전체 구조 상에 절연막을 형성하는 단계; 및Forming an insulating film on the entire structure of the semiconductor substrate including the device isolation film; And 건식 식각 공정으로 돌출된 상기 소자 분리막의 측벽에만 상기 절연막을 잔류시켜 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.And forming a spacer by remaining the insulating layer only on sidewalls of the device isolation layer protruding by a dry etching process. 제 18 항에 있어서,The method of claim 18, 상기 절연막은 산화막 또는 질화막으로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.And the insulating film is formed of an oxide film or a nitride film. 제 2 항에 있어서,The method of claim 2, 상기 식각 경사면은 92°~102°의 기울기를 갖는 플래시 메모리 소자의 게이트 전극 형성 방법.The etching slope is a gate electrode forming method of the flash memory device having a slope of 92 ° ~ 102 °.
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KR100784083B1 (en) * 2005-06-13 2007-12-10 주식회사 하이닉스반도체 Method for manufacturing floating gate of flash memory device
KR100790255B1 (en) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 Flash memory and the fabricating method thereof
KR101035584B1 (en) * 2008-12-02 2011-05-19 매그나칩 반도체 유한회사 Semiconductor device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784083B1 (en) * 2005-06-13 2007-12-10 주식회사 하이닉스반도체 Method for manufacturing floating gate of flash memory device
KR100790255B1 (en) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 Flash memory and the fabricating method thereof
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