KR20060122132A - Semiconductor device - Google Patents

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KR20060122132A KR1020050044140A KR20050044140A KR20060122132A KR 20060122132 A KR20060122132 A KR 20060122132A KR 1020050044140 A KR1020050044140 A KR 1020050044140A KR 20050044140 A KR20050044140 A KR 20050044140A KR 20060122132 A KR20060122132 A KR 20060122132A
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Abstract

A semiconductor device is provided to improve photo and etch margins and to prevent voids in an isolation layer by forming a dummy active line at edges of a cell array region. A semiconductor device includes a cell array region(MC). The cell array region is provided with a plurality of main active lines(A). The semiconductor device further includes a dummy active line(B) formed at edge portions of the cell array region. The dummy active line has a relatively wide line and space width compared to the main active lines.

Description

반도체 소자{Semiconductor device}Semiconductor device

도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 레이아웃(layout)도1 is a layout diagram illustrating a semiconductor device in accordance with a first embodiment of the present invention;

도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 레이아웃(layout)도2 is a layout diagram illustrating a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 20 : 소자분리막10 semiconductor substrate 20 device isolation film

A : 메인 액티브 라인 B : 더미 액티브 라인A: main active line B: dummy active line

MC : 셀 어레이 영역 DC : 더미 셀 영역MC: cell array area DC: dummy cell area

본 발명은 반도체 소자에 관한 것으로, 특히 소자분리막내의 보이드(void) 발생률을 줄이어 수율(yield) 및 소자 신뢰성(reliability)을 향상시키기 위한 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device for improving yield and device reliability by reducing a void generation rate in a device isolation film.

일반적으로, 반도체 소자는 개개의 회로 패턴을 전기적으로 분리하기 위한 소자분리영역을 포함한다. 특히, 반도체 소자가 고집적화되고 미세화되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자분리영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자분리영역의 형성은 모든 반도체 소자의 제조 초기 단계로서, 액티브 영역의 크기 및 후공정 단계의 공정 마진을 좌우하기 때문이다. Generally, semiconductor devices include device isolation regions for electrically separating individual circuit patterns. In particular, as semiconductor devices are highly integrated and miniaturized, research on not only the size of each individual device but also the size of the device isolation region has been actively conducted. The reason for this is that the formation of the isolation region is an initial stage of fabrication of all semiconductor devices, and depends on the size of the active region and the process margin of the post-process stage.

최근까지 반도체 소자의 제조에 널리 이용되는 로코스(LOCOS) 소자분리방법은 비교적 넓은 면적의 소자분리영역을 형성하므로 반도체 소자가 고집적화되어감에 따라 그 한계점에 이르렀다. 이에 따라, 고집적화된 반도체 소자의 소자분리에 적합한 기술로 소자분리영역에 트렌치(trench)를 형성하고, 상기 트렌치를 갭필(gap fill)한 다음 CMP(Chemical Mechanical Polishing) 방법을 이용하여 상부면을 평탄화시키어 소자를 분리하는 STI(Shallow Trench Isolation) 소자분리 방법이 제안되었다.Until recently, the LOCOS device isolation method, which is widely used in the manufacture of semiconductor devices, forms a device isolation region having a relatively large area, and thus has reached its limit as semiconductor devices are highly integrated. Accordingly, trenches are formed in device isolation regions using a technique suitable for device isolation of highly integrated semiconductor devices, gap fills are formed in the trenches, and then planarization of the top surface using a chemical mechanical polishing (CMP) method. Shallow Trench Isolation (STI) device isolation method has been proposed.

고집적화로 소자분리영역과 액티브 영역의 사이즈가 축소되고 트렌치의 종횡비(aspect ratio)가 감소됨에 따라서 갭필(gap fill) 마진이 줄어들게 되어 소자분리막내에 보이드(void)가 유발되게 된다. 특히, 셀 어레이 영역의 에지(edge) 부분에서는 다량의 보이드가 발생되게 된다. Higher integration reduces the size of the device isolation region and the active region and decreases the aspect ratio of the trench, thereby reducing the gap fill margin and causing voids in the device isolation layer. In particular, a large amount of voids are generated in the edge portion of the cell array region.

워드라인(world line)으로 사용되는 폴리실리콘이 보이드에 증착될 경우, 폴리 스트링거(stringer) 등에 의해 워드라인 브릿지(world line bridge)를 유발하거나, 보이드 속의 폴리실리콘 혹은 나이트라이드(nitride)와 같은 물질들이 디펙트(defect)로 작용하여 수율 저하의 원인이 되고 있다.When polysilicon used as a word line is deposited on a void, a poly stringer or the like causes a world line bridge, or a material such as polysilicon or nitride in the void These act as defects and cause a decrease in yield.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써 공정 마진을 향상시키어 보이드 발생률을 줄일 수 있는 반도체 소자를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of reducing the void generation rate by improving the process margin by devising to solve the above problems of the prior art.

본 발명의 다른 목적은 보이드 발생률을 줄이어 수율 향상 및 소자 신뢰성 개선에 기여할 수 있는 반도체 소자를 제공하는데 있다.Another object of the present invention is to provide a semiconductor device that can contribute to yield improvement and device reliability improvement by reducing the void generation rate.

본 발명에 따른 반도체 소자는 다수개의 메인 액티브 라인들이 형성되는 셀 어레이 영역을 갖는 반도체 소자에 있어서, 상기 메인 액티브 라인들보다 넓은 라인 및 스페이스 패턴폭을 갖는 더미 액티브 라인을 상기 셀 어레이 영역의 에지 부분에 적어도 1개 이상 구비하는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a semiconductor device includes a cell array region in which a plurality of main active lines are formed, and includes a dummy active line having a wider line and a space pattern width than the main active lines, and an edge portion of the cell array region. It is characterized by comprising at least one or more.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

고집적화로 소자분리영역과 액티브 영역의 사이즈가 축소되고 트렌치의 종횡 비(aspect ratio)가 감소됨에 따라서 갭필(gap fill) 마진이 줄어들게 되어 소자분리막내에 보이드(void)가 유발되게 되며, 특히 셀 어레이 영역의 에지 부분에서는 다량의 보이드가 발생되게 된다. Higher integration reduces the size of the device isolation region and the active region and decreases the trench ratio aspect ratio, thereby reducing the gap fill margin, causing voids in the device isolation layer. In the edge portion of the region, a large amount of voids are generated.

이처럼, 셀 어레이 영역의 에지 부분에서 보이드 발생이 많은 이유는 셀 어레이 영역의 에지 부분은 포토 리소그래피(photo lithography) 및 트렌치 식각 공정에서 로딩(loading)이 작용하여 트렌치가 원하는 사이즈로 정의가 안 되기 때문이다. 상기 포토 리소그래피 공정에 의한 문제는 OPC(Optical Proximity Correction)을 이용하여 어느 정도 보정하지만, 트렌치 식각 공정에 의한 문제는 해결하기 어렵다.As such, the reason for the high void generation at the edge portion of the cell array region is that the edge portion of the cell array region is loaded in photolithography and trench etching processes, so that the trench is not defined to the desired size. to be. Although the problem caused by the photolithography process is corrected to some extent using optical proximity correction (OPC), the problem caused by the trench etching process is difficult to solve.

이에, 본 발명에서는 일정한 라인(line) 및 스페이스(space) 패턴폭을 갖는 메인 액티브 라인들이 형성된 셀 어레이 영역의 에지 부분에 상기 메인 액티브 라인보다 넓은 라인 및 스페이스 패턴폭을 갖는 더미 액티브 라인을 구성함으로써, 셀 어레이 영역의 에지 부분에서 포토 및 식각 마진을 확보할 수 있도록 하고자 한다.Accordingly, in the present invention, a dummy active line having a wider line and a space pattern width than the main active line is formed at an edge portion of the cell array region in which main active lines having a constant line and space pattern width are formed. In order to secure photo and etch margins at the edge of the cell array region, the photo-etching margin is secured.

도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 나타낸 레이아웃(layout)도로써, 반도체 기판(10)에 형성된 소자분리막(20)에 의하여 분리되는 다수개의 메인 액티브 라인(A)들과 더미 액티브 라인(B)이 형성되어 있다.FIG. 1 is a layout diagram illustrating a semiconductor device in accordance with a first embodiment of the present invention, wherein a plurality of main active lines A and a dummy are separated by an isolation layer 20 formed on a semiconductor substrate 10. The active line B is formed.

상기 메인 액티브 라인(A)들은 실제 동작하는 소자가 형성되는 셀 어레이 영역(MC) 내에 위치되고, 상기 더미 액티브 라인(B)은 상기 셀 어레이 영역(MC) 에지 부분의 더미 셀 영역(DC) 내에 위치된다.The main active lines A are located in the cell array region MC in which the devices which are actually operating are formed, and the dummy active lines B are in the dummy cell region DC of the edge portion of the cell array region MC. Is located.

상기 더미 액티브 라인(B)의 라인(line) 패턴폭(Wa)은 상기 메인 액티브 라인(A)들의 라인 패턴폭(W1=W2= ....=Wn)보다 넓으며, 상기 더미 액티브 라인(B)의 스페이스 패턴폭(d1)은 상기 메인 액티브 라인(A)들의 스페이스(space) 패턴폭(X1=X2= ...=Xn)보다 넓다. The line pattern width W a of the dummy active line B is wider than the line pattern width W 1 = W 2 =... W n of the main active lines A, and The space pattern width d 1 of the dummy active line B is wider than the space pattern width X 1 = X 2 = ... = X n of the main active lines A.

즉, 다음 수학식 1과 같다.That is, the following equation (1).

Wa > W1=W2= ....=Wn W a > W 1 = W 2 = .... = W n

d1 > X1=X2= ...=Xn d 1 > X 1 = X 2 = ... = X n

도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 나타낸 레이아웃(layout)도로써, 반도체 기판(10)에 형성된 소자분리막(20)에 의하여 분리되는 다수개의 메인 액티브 라인(A)들과 다수개의 더미 액티브 라인(B)들이 형성되어 있다.FIG. 2 is a layout diagram illustrating a semiconductor device in accordance with a second embodiment of the present invention, and includes a plurality of main active lines A and a plurality of main active lines separated by an isolation layer 20 formed on the semiconductor substrate 10. Dummy active lines B are formed.

상기 메인 액티브 라인(A)들은 실제 동작하는 소자가 형성되는 셀 어레이 영역(MC) 내에 위치하고, 상기 더미 액티브 라인(B)들은 상기 셀 어레이 영역(MC) 에지의 더미 셀 영역(DC) 내에 위치된다.The main active lines A are located in the cell array region MC in which the devices which are actually operating are formed, and the dummy active lines B are located in the dummy cell region DC at the edge of the cell array region MC. .

상기 더미 액티브 라인(B)들 중 상기 셀 어레이 영역(MC)에서 가장 멀리 떨어져 있는 최외곽 더미 액티브 라인과 이에 이웃하는 차외곽 더미 액티브 라인의 라인 패턴폭(Wa, Wb)은 상기 메인 액티브 라인(A)들의 라인 패턴폭(W1, W2, W3, ..., Wn)보다 넓으며, 상기 최외곽 더미 액티브 라인의 라인 패턴폭(Wa)은 상기 차외곽 더미 액티브 라인의 라인 패턴폭(Wb) 이상의 폭을 갖는다.The line pattern widths W a and W b of the outermost dummy active line farthest from the cell array region MC among the dummy active lines B and the neighboring dummy active lines adjacent thereto are the main active. It is wider than the line pattern widths W 1 , W 2 , W 3 ,..., W n of the lines A , and the line pattern width W a of the outermost dummy active line is the outer dummy active line Has a width larger than or equal to the line pattern width W b .

즉, 다음 수학식 2와 같다.That is, the following equation (2).

Wa≥Wb > W1= W2= W3= ...= Wn W a ≥ W b > W 1 = W 2 = W 3 = ... = W n

그리고, 상기 최외곽 더미 액티브 라인과 차외곽 더미 액티브 라인을 제외한 더미 액티브 라인들의 라인 패턴폭(Wc)은 상기 메인 액티브 라인(A)들의 라인 패턴폭(W1, W2, W3, ..., Wn)과 동일하다. The line pattern widths W c of the dummy active lines excluding the outermost dummy active lines and the outer dummy dummy active lines are line pattern widths W 1 , W 2 , W 3 ,. .., W n )

즉, 다음 수학식 3과 같다.That is, the following equation (3).

Wc=W1= W2= W3= ...= Wn Wc = W 1 = W 2 = W 3 = ... = W n

상기 수학식 2와 수학식 3의 내용을 조합하여 보면, 상기 메인 액티브 라인(A)들과 더미 액티브 라인(B)들의 라인 패턴폭은 다음과 수학식 4와 같은 관계를 갖는다.When the contents of Equations 2 and 3 are combined, the line pattern widths of the main active lines A and the dummy active lines B have a relationship as shown in Equation 4 below.

Wa ≥Wb>Wc=W1= W2= W3= ...= Wn W a ≥ W b > Wc = W 1 = W 2 = W 3 = ... = W n

한편, 상기 최외곽 더미 액티브 라인과 차외곽 더미 액티브 라인의 스페이스 패턴폭(d1, d2)은 상기 메인 액티브 라인(A)들의 스페이스 패턴폭(X1, X2, X3, ..., Xn)보다 넓으며, 상기 최외곽 더미 액티브 라인의 스페이스 패턴폭(d1)은 상기 차외곽 더미 액티브 라인의 스페이스 패턴폭(d2) 이상의 폭을 갖는다.Meanwhile, the space pattern widths d 1 and d 2 of the outermost dummy active line and the vehicle outer dummy active line are space pattern widths X 1 , X 2 , X 3 ,... Of the main active lines A. , X n ), and the space pattern width d 1 of the outermost dummy active line has a width greater than or equal to the space pattern width d 2 of the vehicle outer dummy active line.

즉, 다음 수학식 5와 같다.That is, the following equation (5).

d1≥d2>X1= X2= X3= ...= Xn d 1 ≥ d 2 > X 1 = X 2 = X 3 = ... = X n

그리고, 상기 최외곽 더미 액티브 라인과 차외곽 더미 액티브 라인을 제외한 더미 액티브 라인들의 스페이스 패턴폭(d3)은 상기 메인 액티브 라인(A)들의 스페이스 패턴폭(X1, X2, X3, ..., Xn)과 동일하다. The space pattern width d 3 of the dummy active lines excluding the outermost dummy active line and the outer dummy dummy active line is the space pattern widths X 1 , X 2 , X 3 ,. .., X n )

즉, 다음 수학식 6과 같다.That is, the following equation (6).

d3=X1, X2, X3, ..., Xn d 3 = X 1 , X 2 , X 3 , ..., X n

상기 수학식 5와 수학식 6의 내용을 조합하여 보면, 상기 메인 액티브 라인(A)들과 더미 액티브 라인(B)들의 스페이스 패턴폭은 다음과 수학식 7과 같은 관계를 갖는다.When the contents of Equations 5 and 6 are combined, the space pattern widths of the main active lines A and the dummy active lines B have a relationship as shown in Equation 7 below.

d1≥d2>d3=X1= X2= X3= ...= Xn d 1 ≥ d 2 > d 3 = X 1 = X 2 = X 3 = ... = X n

위와 같이 구성되는 본 발명은 소자 종류에 따른 제약을 받지 않으며 액티브 라인을 포함하는 반도체 소자라면 모두 적용 가능하다. 또한, 본 발명은 소자분리 막의 구조에 따른 제약을 받지 않아 LOCOS, STI, SA-STI, SA-FG 등의 모든 구조에 적용 가능하다.The present invention configured as described above is not limited by the type of device and can be applied to any semiconductor device including an active line. In addition, the present invention can be applied to all structures such as LOCOS, STI, SA-STI, and SA-FG without being restricted by the structure of the device isolation film.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 셀 어레이 영역의 에지 부분에 셀 어레이 영역에 형성되는 메인 액티브 라인들보다 넓은 라인 및 스페이스 패턴폭을 갖는 더미 셀 라인을 구비함으로써 셀 어레이 영역의 에지부에서의 포토 및 식각 공정 마진을 향상시킬 수 있다. First, by providing a dummy cell line having a wider line and a space pattern width than the main active lines formed in the cell array region at the edge portion of the cell array region, photo and etching process margins at the edge portion of the cell array region can be improved. Can be.

둘째, 셀 어레이 영역의 에지 부분에서 포토 및 식각 공정 마진이 향상되므로 보이드 발생률을 줄일 수 있어 소자의 수율(yield) 및 신뢰성(reliability)을 향상시킬 수 있다.Second, since the photo and etching process margins are improved in the edge portion of the cell array region, the void generation rate can be reduced, thereby improving the yield and reliability of the device.

Claims (5)

다수개의 메인 액티브 라인들이 형성된 셀 어레이 영역을 갖는 반도체 소자에 있어서,A semiconductor device having a cell array region in which a plurality of main active lines are formed, 상기 메인 액티브 라인들보다 넓은 라인 및 스페이스 패턴폭을 갖는 더미 액티브 라인을 상기 셀 어레이 영역의 에지 부분에 적어도 1개 이상 구비하는 것을 특징으로 하는 반도체 소자.And at least one dummy active line in the edge portion of the cell array region having a line wider than the main active lines and a space pattern width. 제 1항에 있어서,The method of claim 1, 상기 더미 액티브 라인의 개수가 2개인 경우, 모든 더미 액티브 라인의 라인 및 스페이스 패턴폭은 상기 메인 액티브 라인의 라인 및 스페이스 패턴폭보다 넓으며, 상기 셀 어레이 영역으로부터 가장 멀리 떨어져 있는 최외곽 더미 액티브 라인의 라인 및 스페이스 패턴폭이 나머지 다른 더미 액티브 라인의 라인 및 스페이스 패턴폭보다 넓거나 같은 것을 특징으로 하는 반도체 소자. When the number of the dummy active lines is two, the line and space pattern widths of all the dummy active lines are wider than the line and space pattern widths of the main active line and are the outermost dummy active lines farthest from the cell array region. And the line and space pattern widths of the semiconductor device are wider than or the same as the line and space pattern widths of the other dummy active lines. 제 1항에 있어서,The method of claim 1, 상기 더미 액티브 라인의 개수가 3개 이상인 경우, 상기 셀 어레이 영역으로부터 가장 멀리 떨어져 있는 최외곽 더미 액티브 라인과 이에 이웃하는 차외곽 더 미 액티브 라인의 라인 및 스페이스 패턴폭은 상기 메인 액티브 라인들의 라인 및 스페이스 패턴폭보다 넓은 것을 특징으로 하는 반도체 소자.When the number of the dummy active lines is three or more, the line and space pattern widths of the outermost dummy active line furthest from the cell array region and the neighboring outer dummy active line adjacent thereto are the lines of the main active lines; A semiconductor device characterized by being wider than the space pattern width. 제 3항에 있어서,The method of claim 3, wherein 상기 최외곽 더미 액티브 라인의 라인 및 스페이스 패턴폭이 상기 차 외곽 더미 액티브 라인의 라인 및 스페이스 패턴폭보다 넓거나 같은 것을 특징으로 하는 반도체 소자.And the line and space pattern widths of the outermost dummy active lines are equal to or greater than the line and space pattern widths of the vehicle outer dummy active lines. 제 3항에 있어서,The method of claim 3, wherein 상기 최외곽 더미 액티브 라인과 상기 차외곽 더미 액티브 라인을 제외한 나머지 더미 액티브 라인들의 라인 및 스페이스 패턴폭은 상기 메인 액티브 라인들의 라인 및 스페이스 패턴폭과 동일한 것을 특징으로 하는 반도체 소자.The line and space pattern widths of the remaining dummy active lines except for the outermost dummy active line and the outer dummy dummy active line are the same as the line and space pattern widths of the main active lines.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546887B2 (en) 2011-05-20 2013-10-01 Samsung Electronics Co., Ltd. Semiconductor devices

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