KR20060117104A - Receiver chip for diversity satellite digital multimedia broadcasting - Google Patents

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Abstract

A diversity satellite DMB(Digital Multimedia Broadcasting) receiving chip is provided to package a first receiving block and a second receiving block into a single chip and minimize interference between the first and second receiving blocks in the chip. A diversity satellite DMB receiving chip(100) includes a first receiving block(101) and a second receiving block(102) isolated from the first receiving block. The first and second receiving blocks are packaged in a single receiving chip. Input/output terminals of the first receiving block are connected to external pins located on one side(120) of the receiving chip, and input/output terminals of the second receiving block are connected to external pin placed on the other side(130) of the receiving chip. A source terminal or a control terminal of the first or second receiving block is connected to an external pin of the receiving chip. Each of the first and second receiving blocks includes a low noise amplifier, a mixer, a filter and a variable gain amplifier. The first and second receiving blocks respectively include a voltage-controlled oscillator for supplying frequencies to first and second mixers of the first and second receiving blocks.

Description

다이버시티 위성 디지털 멀티미디어 방송용 수신 칩.{RECEIVER CHIP FOR DIVERSITY SATELLITE DIGITAL MULTIMEDIA BROADCASTING}Receive chip for diversity satellite digital multimedia broadcasting. {RECEIVER CHIP FOR DIVERSITY SATELLITE DIGITAL MULTIMEDIA BROADCASTING}

도 1은 본 발명의 일실시예에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩의 핀 배열을 설명하기 위한 블록 도이다.1 is a block diagram illustrating a pin arrangement of a reception chip for diversity satellite digital multimedia broadcasting according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩의 핀 배열을 설명하기 위한 블록 도이다.2 is a block diagram illustrating a pin arrangement of a reception chip for diversity satellite digital multimedia broadcasting according to another embodiment of the present invention.

도 3은 도 1 또는 도 2에 도시된 수신 칩 내에 구현된 수신 블록의 구성을 설명하기 위한 블록 도이다.3 is a block diagram illustrating a configuration of a reception block implemented in a reception chip illustrated in FIG. 1 or 2.

<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>

100, 200, 300 : 위성 디지털 멀티미디어 방송 수신 칩100, 200, 300: satellite digital multimedia broadcasting receiving chip

101, 201, 310 : 제1 수신 블록 101, 201, 310: first receiving block

102, 202, 320 : 제2 수신 블록102, 202, and 320: second receiving block

본 발명은 수신기용 반도체 칩에 관한 것으로, 더욱 상세하게는 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩에 관한 것이다.The present invention relates to a semiconductor chip for a receiver, and more particularly to a receiver chip for diversity satellite digital multimedia broadcasting.

다이버시티 수신기는 수신단에서 2개의 수신 안테나를 이용하여 신호를 수신하여 2개의 안테나 중 어느 하나의 안테나를 이용하여 최적의 신호를 수신할 수 있도록 구현한 수신기를 말한다. The diversity receiver refers to a receiver implemented to receive an optimal signal using any one of two antennas by receiving a signal using two receiving antennas at a receiving end.

다이버시티 기법은 서로 독립적인 패이딩의 영향을 받는 여러 개의 신호를 수신하여 적절히 결합하는 방법으로 패이딩을 극복하기 위한 기법을 지칭하는 것으로, 디지털 멀티미디어 방송 수신을 위하여 이동체의 다중경로(multi-path)로 인한 패이딩의 대책으로 다이버시티 기법이 사용된다.Diversity technique refers to a technique for overcoming fading by receiving and properly combining a plurality of signals affected by independent padding, and multi-path of a mobile object for digital multimedia broadcasting reception. Diversity technique is used as a countermeasure against fading.

그러나, 종래의 다이버시티 기법을 구현하기 위하여 디지털 멀티미디어 방송용 수신 칩 2개를 이용하여 구성하게 되면 전반적으로 디지털 멀티미디어 방송을 수신하기 위한 수신기의 반도체 칩의 사이즈가 커지고, 공정의 수가 증가하여 수신기의 최적 성능을 구현하는데 일정한 한계가 있게 된다.However, if two digital multimedia broadcasting receiver chips are used to implement the conventional diversity scheme, the overall size of the semiconductor chip of the receiver for receiving digital multimedia broadcasting increases and the number of processes increases, thereby making the receiver optimal. There are certain limits to the performance.

상술한 문제점을 해결하기 위한 본 발명의 목적은, 제1 수신 블록과 제2 수신 블록을 하나의 칩으로 구현하며, 하나의 칩으로 구현된 두 개의 수신 블록간의 간섭을 최소화하기 위한 외부 핀들의 배열 구조를 제공하고자 한다.An object of the present invention for solving the above problems is to implement the first receiving block and the second receiving block in one chip, the arrangement of the external pins to minimize the interference between the two receiving blocks implemented in one chip We want to provide a structure.

상술한 과제를 해결하기 위한 본 발명에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩은 제1 수신 블록(block)과 상기 제1 수신 블록과 아이솔레이션(Isolation)된 제2 수신 블록을 포함하여 하나의 수신 칩 내에 패키징되며, 상기 수신 칩 일면의 외부 핀에는 상기 제1 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면과 대향 되는 면의 외부 핀에는 상기 제2 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면 또는 타면의 어느 한 면 이상의 외부 핀에는 상기 제1 또는 제2 수신 블록의 소오스(source) 단자 또는 제어(control) 단자가 연결되고, 상기 제1 및 제2 수신 블록 각각은 저잡음 증폭기, 믹서, 필터 및 가변이득 증폭기를 포함하고, 상기 제1 및 제2 수신 블록의 제1 및 제2 믹서에 주파수를 공급하기 위한 전압제어 발진기를 포함하는 것을 특징으로 한다.The reception chip for diversity satellite digital multimedia broadcasting according to the present invention for solving the above problems includes a first reception block and a reception chip including a first reception block and a second reception block that is isolated from the first reception block. Packaged therein, an input / output terminal of the first receiving block is connected to an external pin of one surface of the receiving chip, and an input / output terminal of the second receiving block is connected to an external pin of a surface opposite to the receiving chip one surface. A source terminal or a control terminal of the first or second receiving block is connected to an external pin of at least one side of the chip or the other surface, and each of the first and second receiving blocks is a low noise amplifier or mixer. And a voltage controlled oscillator for supplying frequencies to the first and second mixers of the first and second receive blocks, the filter including a filter and a variable gain amplifier. The features.

여기서, 상기 수신 칩의 패키지 형태는 5ⅹ5㎟ 32-pin QFN (Quad Flat-pack No-lead)인 것이 바람직하다.Here, it is preferable that the package type of the receiving chip is 5ⅹ5 mm 2 32-pin quad flat-pack no-lead (QFN).

여기서, 상기 제1 수신 블록의 입출력 단자는 I-채널(In-phase plus)용 (+)단자 및 I-채널(In-phase minus)용 (-)단자와 Q-채널(Quadrature-phase plus)용 (+)단자 및 Q-채널(Quadrature-phase plus)용 (-)단자를 포함하고, 상기 제2 수신 블록의 입출력 단자는 I-채널용 (+)단자 및 I-채널용 (-)단자, Q-채널용 (+)단자 및 Q-채널용 (-)단자를 포함하는 것이 바람직하다.Herein, the input / output terminals of the first receiving block include (+) terminal for I-channel (In-phase plus), (-) terminal for I-channel (In-phase minus), and Q-channel (Quadrature-phase plus). (+) Terminal and (-) terminal for Q-channel (Quadrature-phase plus), wherein the input and output terminals of the second receiving block are (+) terminal for I-channel and (-) terminal for I-channel It is preferable to include the (+) terminal for the Q-channel and the (-) terminal for the Q-channel.

여기서, 상기 소오스 단자는, 상기 수신 칩에 전압 공급을 위한 전압 단자, 클록을 공급받기 위한 주파수 단자 및 접지를 위한 접지 단자를 포함하는 것이 바람직하다.Here, the source terminal preferably includes a voltage terminal for supplying a voltage to the receiving chip, a frequency terminal for receiving a clock, and a ground terminal for grounding.

여기서, 상기 제어 단자는, I2C(Inter IC)용 주파수를 공급받기 위한 I2C 주파수 단자 및 I2C 데이터를 송수신하기 위한 I2C 데이터 단자를 포함하는 것이 바람직하다.Here, the control terminal preferably includes an I2C frequency terminal for receiving a frequency for I2C (Inter IC) and an I2C data terminal for transmitting and receiving I2C data.

또한, 본 발명에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩은 제1 수신 블록과 상기 제1 수신 블록과 아이솔레이션 된 제2 수신 블록을 포함하여 하나의 수신 칩 내에 패키징되며, 상기 수신 칩 일면의 외부 핀에는 상기 제1 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면에 직각인 면의 외부 핀에는 상기 제2 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면 또는 타면의 어느 한 면 이상의 외부 핀에는 상기 제1 또는 제2 수신 블록의 소오스 단자 또는 제어 단자가 연결되고, 상기 제1 및 제2 수신 블록 각각은 저잡음 증폭기, 믹서, 필터 및 가변이득 증폭기를 포함하고, 상기 제1 및 제2 수신 블록의 제1 및 제2 믹서에 주파수를 공급하기 위한 전압제어 발진기를 포함하는 것을 특징으로 한다.In addition, the receiving chip for diversity satellite digital multimedia broadcasting according to the present invention is packaged in one receiving chip including a first receiving block and a second receiving block isolated with the first receiving block, and an external pin on one surface of the receiving chip. Is connected to an input / output terminal of the first receiving block, and an external pin of a surface perpendicular to one surface of the receiving chip is connected to the input / output terminal of the second receiving block, and an external pin of at least one surface of the receiving chip or the other surface of the receiving chip. A source terminal or a control terminal of the first or second receiving block is connected to each of the first and second receiving blocks, each of which includes a low noise amplifier, a mixer, a filter, and a variable gain amplifier; And a voltage controlled oscillator for supplying frequencies to the first and second mixers of the block.

여기서, 상기 수신 칩의 패키지 형태는 5ⅹ5㎟ 32-pin QFN (Quad Flat-pack No-lead)인 것이 바람직하다.Here, it is preferable that the package type of the receiving chip is 5ⅹ5 mm 2 32-pin quad flat-pack no-lead (QFN).

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, and only the embodiments make the disclosure of the present invention complete, and the general knowledge in the art to which the present invention belongs. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩의 핀 배열을 설명하기 위한 블록 도이다.1 is a block diagram illustrating a pin arrangement of a reception chip for diversity satellite digital multimedia broadcasting according to an embodiment of the present invention.

도시된 바와 같이, 수신 칩(100)은 제1 수신 블록(101)과 제2 수신 블록(102), 일면(120), 일면과 대향 되는 면(130) 및 타면(110, 140)을 포함한다.As shown, the receiving chip 100 includes a first receiving block 101 and a second receiving block 102, one surface 120, a surface 130 facing one surface, and the other surface 110, 140. .

제1 수신 블록(101)은 위성 디지털 멀티미디어 방송용 수신 회로가 구현되어 있으며, 독립적인 하나의 수신 경로를 구성한다.The first receiving block 101 implements a receiving circuit for satellite digital multimedia broadcasting and constitutes an independent receiving path.

여기서, 제1 수신 블록(101)은 저잡음 증폭기, 믹서 및 가변이득 증폭기를 포함하며, 회로 구성에 대한 설명은 도 3을 참조하여 설명하기로 한다.Here, the first receiving block 101 includes a low noise amplifier, a mixer, and a variable gain amplifier, and a circuit configuration will be described with reference to FIG. 3.

제1 수신 블록(101)과 동일한 구조로 제2 수신 블록(102)은 위성 디지털 멀티미디어 방송용 수신 회로가 구현되며, 독립적인 하나의 수신 경로를 구성한다.In the same structure as the first receiving block 101, the second receiving block 102 is implemented with a receiving circuit for satellite digital multimedia broadcasting and constitutes an independent receiving path.

전술한 제1 수신 블록(101)과 제2 수신 블록(102)은 다이버시티 기능을 가지며, 2 개의 서로 다른 수신 경로를 갖으며, 하나의 칩으로 구현된다. The first reception block 101 and the second reception block 102 described above have a diversity function, have two different reception paths, and are implemented as one chip.

제1 수신 블록(101)과 제2 수신 블록(102)은 하나의 칩 위에 집적되어 있으므로 회로 상호 간에 간섭이 발생할 수 있으며, 이러한 간섭을 방지하고 소멸하기 위하여 각 블록은 최적의 아이솔레이션될 수 있도록 구현된다.Since the first receiving block 101 and the second receiving block 102 are integrated on one chip, interference may occur between circuits, and each block may be optimally isolated to prevent and eliminate such interference. do.

즉, 최적의 아이솔레이션될 수 있는 구조의 하나로 외부 핀의 배열을 들 수 있다. 제1 수신 블록(101)과 제2 수신 블록(102)의 신호 입출력 부분과 외부 회로 간에 연결되는 수신 칩(100)의 외부에 핀들이 구비되게 된다.That is, one of the structures that can be optimally isolated is an arrangement of external pins. Pins are provided on the outside of the receiving chip 100 connected between the signal input / output portion of the first receiving block 101 and the second receiving block 102 and an external circuit.

제1 수신 블록(101)의 신호가 입출력되는 제1 수신 블록(101)의 입출력 단자는 수신 칩(100)의 일면(120)에 배치된 외부 핀에 연결된다.The input / output terminal of the first receiving block 101 through which the signal of the first receiving block 101 is input / output is connected to an external pin disposed on one surface 120 of the receiving chip 100.

여기서, 제1 수신 블록(101)의 입출력 단자는 I-채널용 (+)단자 및 I-채널용 (-)단자와 Q-채널용 (+)단자 및 Q-채널용 (-)단자를 포함한다.Here, the input / output terminal of the first receiving block 101 includes an I-channel (+) terminal, an I-channel (-) terminal, a Q-channel (+) terminal and a Q-channel (-) terminal. do.

또한, 제2 수신 블록(102)의 신호가 입출력되는 제2 수신 블록(102)의 입출력 단자는 수신 칩(100)의 일면(120)과 대향 되는 면(130)에 배치된 외부 핀에 연결된다.In addition, an input / output terminal of the second receiving block 102 to which the signal of the second receiving block 102 is input / output is connected to an external pin disposed on a surface 130 opposite to one surface 120 of the receiving chip 100. .

여기서, 제2 수신 블록(102)의 입출력 단자는 I-채널용 (+)단자 및 I-채널용 (-)단자와 Q-채널용 (+)단자 및 Q-채널용 (-)단자를 포함하게 된다.Here, the input / output terminal of the second receiving block 102 includes an I-channel (+) terminal, an I-channel (-) terminal, a Q-channel (+) terminal, and a Q-channel (-) terminal. Done.

여기서, 제1 수신 블록(101)의 입출력 단자가 연결되는 일면(120)의 외부 핀과 제2 수신 블록(102)의 입출력 단자가 연결되는 일면(120)과 대향 되는 면(130)의 외부 핀이 서로 대향 되도록 배열한 것에 의해 독립적으로 구성된 수신 회로 간 또는 외부 핀간의 간섭을 최소화하는 가능하게 된다. Here, the external pin of the surface 130 that is opposite to the outer surface of one surface 120 to which the input and output terminals of the first receiving block 101 is connected and the one surface 120 to which the input and output terminal of the second receiving block 102 is connected. By arranging them so as to face each other, it becomes possible to minimize interference between independently configured receiving circuits or between external pins.

또한, 수신 칩(100)의 제1 수신 블록(101)과 제2 수신 블록(102)에는 소오스(source)를 인가하기 위한 소오스 단자와 제1 수신 블록(101)과 제2 수신 블록(102)의 제어를 위한 제어 단자가 포함된다.In addition, a source terminal for applying a source to the first receiving block 101 and the second receiving block 102 of the receiving chip 100, the first receiving block 101, and the second receiving block 102. A control terminal for the control is included.

소오스 단자는 수신 칩(100)에 전압을 공급하기 위한 전원 단자(미도시), 클럭 신호를 공급받기 위한 주파수 단자(미도시) 및 접지를 위한 접지 단자(미도시) 등을 포함한다.The source terminal includes a power terminal (not shown) for supplying a voltage to the receiving chip 100, a frequency terminal (not shown) for receiving a clock signal, a ground terminal (not shown) for grounding, and the like.

제어 단자는 수신 칩(100)에 I2C용 주파수를 공급하기 위한 I2C 주파수 단자(미도시) 및 I2C 데이터를 송수신하기 위한 I2C 데이터 단자(미도시)를 포함한다.The control terminal includes an I2C frequency terminal (not shown) for supplying a frequency for I2C to the receiving chip 100 and an I2C data terminal (not shown) for transmitting and receiving I2C data.

상술한 소오스 단자(미도시)와 제어 단자(미도시)는 수신 칩(100)의 일면(120) 또는 타면 (110, 130, 140)의 어느 한 면 이상의 외부 핀에 연결된다.The source terminal (not shown) and the control terminal (not shown) described above are connected to one or more external pins of one surface 120 or the other surfaces 110, 130, and 140 of the receiving chip 100.

이러한 구조로 인하여 다이버시티 기능을 가지는 위성 디지털 멀티미디어 방송용 수신 칩을 응용함에 있어 외부 핀간 간섭이 발생하지 않게 되어 다이버시티 기능뿐만 아니라 수신 칩의 수신 성능도 향상시키는 것이 가능하게 된다.Due to such a structure, external pin-to-pin interference does not occur in the application of a satellite digital multimedia broadcasting receiver chip having a diversity function, thereby improving the reception performance of the receiver chip as well as the diversity function.

도 2는 본 발명의 다른 실시예에 따른 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩의 핀 배열을 설명하기 위한 블록 도이다.2 is a block diagram illustrating a pin arrangement of a reception chip for diversity satellite digital multimedia broadcasting according to another embodiment of the present invention.

도시된 바와 같이, 수신 칩(200)은 제1 수신 블록(201)과 제2 수신 블록(202), 일면(220), 일면과 직각으로 대향 되는 면(230) 및 타면(210, 240)을 포함한다.As illustrated, the receiving chip 200 may include the first receiving block 201 and the second receiving block 202, one surface 220, and a surface 230 and the other surface 210 and 240 opposite to one surface at right angles. Include.

제1 수신 블록(201) 및 제2 수신 블록(202)은 위성 디지털 멀티미디어 방송용 수신 회로가 구현되며, 각각 독립적인 수신 경로를 구성한다.The first receiving block 201 and the second receiving block 202 are implemented with a receiving circuit for satellite digital multimedia broadcasting, and each constitutes an independent receiving path.

도 1에 도시된 일실시예와 마찬가지로 제1 수신 블록(201)과 제2 수신 블록(202)은 다이버시티 기능을 갖는 하나의 반도체 칩으로 구현된다.As in the exemplary embodiment illustrated in FIG. 1, the first receiving block 201 and the second receiving block 202 are implemented as one semiconductor chip having a diversity function.

제1 수신 블록(201)의 신호가 입출력되는 입출력 단자는 수신 칩(200)의 일면(220)에 배열된 외부 핀에 연결된다.The input / output terminal through which the signal of the first receiving block 201 is input / output is connected to an external pin arranged on one surface 220 of the receiving chip 200.

제2 수신 블록(202)의 신호가 입출력되는 입출력 단자는 수신 칩(200)의 일면(220)과 직각을 이루는 면(210, 230)의 어느 한 면에 배열된 외부 핀에 연결된다. 이 부분이 도 1에 도시된 일실시예와 다른 구조를 갖는다.The input / output terminal through which the signal of the second receiving block 202 is input / output is connected to an external pin arranged on one surface of the surfaces 210 and 230 perpendicular to the one surface 220 of the receiving chip 200. This part has a structure different from that of the embodiment shown in FIG.

또한, 수신 칩(200)의 제1 수신 블록(201)과 제2 수신 블록(202)에는 소오스(source)를 인가하기 위한 소오스 단자와 제1 수신 블록(201)과 제2 수신 블록(202)의 제어를 위한 제어 단자가 포함된다.In addition, a source terminal for applying a source to the first receiving block 201 and the second receiving block 202 of the receiving chip 200, the first receiving block 201, and the second receiving block 202. A control terminal for the control is included.

상술한 소오스 단자(미도시)와 제어 단자(미도시)는 수신 칩(200)의 일면(220) 또는 타면 (210, 230, 240)의 어느 한 면 이상의 외부 핀에 연결된다.The source terminal (not shown) and the control terminal (not shown) described above are connected to at least one external pin of one surface 220 or the other surface 210, 230, and 240 of the receiving chip 200.

도 1 및 도 2에 도시된 본 발명에 따른 수신 칩은 5ⅹ5㎟ 32-pin QFN (Quad Flat-pack No-lead)로 구현된다.The receiving chip according to the present invention shown in Figs. 1 and 2 is implemented with 5ⅹ5mm2 32-pin Quad Flat-pack No-lead (QFN).

도 3은 본 발명에 따른 다이버시티 기능을 수행하기 위한 2개의 수신 블록을 하나의 칩에 구현한 수신 칩을 설명하기 위한 블록 도이다.3 is a block diagram illustrating a reception chip in which two reception blocks for performing a diversity function according to the present invention are implemented on one chip.

도시된 바와 같이, 다이버시티 기능을 갖는 2개의 수신 블록을 하나의 칩에 구현한 수신 칩(300)은 제1 수신 블록(310), 제2 수신 블록(320), 위상고정루프(Phase Locked Loop; PLL)(331) 및 국부발진기(Local Oscillator; LO)(332)를 포함한다.As shown, the reception chip 300 implementing two reception blocks having a diversity function on one chip includes a first reception block 310, a second reception block 320, and a phase locked loop. A PLL) 331 and a Local Oscillator (LO) 332.

안테나를 통해 입력되는 신호(In1, In2)는 위성 DMB 주파수 대역 신호이며, 일반적으로 2605MHz 내지 2655MHz 주파수 대역을 의미한다.Signals In1 and In2 input through the antenna are satellite DMB frequency band signals and generally mean 2605 MHz to 2655 MHz frequency bands.

제1 수신 블록(310)은 저잡음 증폭기(Low-Noise Amplifier; LNA)(311), 믹서(mixer)(312), 저대역통과필터(Low-Pass Filter; LPF)(313) 및 LNA(314)를 포함한다.The first receive block 310 includes a low-noise amplifier (LNA) 311, a mixer 312, a low-pass filter (LPF) 313, and an LNA 314. It includes.

제2 수신 블록(320)은 LNA(321), 믹서(322), LPF(323) 및 LNA(324)를 포함하며 제1 수신 블록(310)과 동일한 구조를 가지며 대칭 구조로 구성하는 것이 바람직하다.The second receiving block 320 includes the LNA 321, the mixer 322, the LPF 323, and the LNA 324, and preferably has the same structure as the first receiving block 310 and has a symmetrical structure. .

제1 수신 블록(310)의 LNA(311)은 위성 안테나에서 수신된 미약한 신호(IN1)를 잡음까지 증폭되는 것을 최대한 억제하면서 신호를 증폭하여 제1 수신 블록(310)의 믹서(312)에 신호를 전달한다.The LNA 311 of the first receiving block 310 amplifies the signal while suppressing amplification of the weak signal IN1 received from the satellite antenna to noise to the mixer 312 of the first receiving block 310. Pass the signal.

PLL(331)은 LO(332)의 출력 주파수가 흔들리지 않고 일정한 주파수에서 고정될 수 있도록 하고, LO(332)에서 사용되는 전압제어 발진기(Voltage Control Oscillator; VCO)의 전압을 정교하게 조절하여 LO(332)의 출력 주파수를 원하는 주파수로 이동하고 고정시켜 준다.The PLL 331 allows the output frequency of the LO 332 to be fixed at a constant frequency without shaking, and precisely adjusts the voltage of the voltage control oscillator (VCO) used in the LO 332 to adjust the LO ( The output frequency of 332) is moved to a desired frequency and fixed.

또한, PPL(331)은 주파수 조합기(미도시)와 VCO(미도시)로 구성되며 VCO(미도시)는 DMB-S 주파수 범위를 처리할 수 있다.In addition, the PPL 331 is composed of a frequency combiner (not shown) and a VCO (not shown) and the VCO (not shown) may handle the DMB-S frequency range.

여기서, 조합기는 20-bit sigma-delta fractional-N 아키텍처로 구성되어 고속 스위칭, 초고해상도 주파수 및 광대역에 따른 잡음특성이 좋은 특성이 있다.Here, the combiner is composed of a 20-bit sigma-delta fractional-N architecture and has a good noise characteristic according to fast switching, ultra high resolution frequency, and broadband.

LO(332)는 위성 신호를 기저대역(base-band)로 변환하기 위한 주파수를 발진하여 혼합부(312, 322)에 공급하기 위한 주파수를 발생한다.The LO 332 generates a frequency for oscillating a frequency for converting the satellite signal into base-band and supplying the mixing unit 312 and 322.

제1 수신 블록(310)의 믹서(312)는 하향변환(Down-Converter) 믹서로 구현되며, LNA(311)에서 증폭된 신호와 LO(332)의 주파수를 혼합하여 입력된 위성 주파수를 기저대역 주파수 신호로 변경한다.The mixer 312 of the first receiving block 310 is implemented as a down-converter mixer, and basebands the satellite frequency input by mixing the signal amplified by the LNA 311 and the frequency of the LO 332. Change to a frequency signal.

제1 수신 블록(310)의 LPF(313)는 믹서(312)에서 출력되는 주파수 신호 중 선택적으로 원하는 주파수 대역의 신호를 필터링한다.The LPF 313 of the first receiving block 310 selectively filters signals of a desired frequency band among the frequency signals output from the mixer 312.

제1 수신 블록(310)의 LNA(314)는 프로그래머블 이득제어(Programmable Gain Amplifier; PGA) 또는 가변이득 증폭기(Variable Gain Amplifier; VGA)로 구성될 수 있다.The LNA 314 of the first receiving block 310 may be configured as a programmable gain amplifier (PGA) or a variable gain amplifier (VGA).

제2 수신 블록(320)의 구성 및 동작도 제1 수신 블록(310)과 동일하다. The configuration and operation of the second receiving block 320 is also the same as the first receiving block 310.

두 개의 수신 블록을 통해 출력되는 기저대역의 신호 중 하나의 신호를 선택하거나 조합하는 것은 본 발명에서는 생략하기로 한다.Selecting or combining one of the baseband signals output through the two receiving blocks will be omitted in the present invention.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above may be modified in other specific forms by those skilled in the art to which the present invention pertains without changing its technical spirit or essential features. It will be appreciated that it may be practiced. Therefore, the above-described embodiments are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the detailed description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

상술한 본 발명의 구성에 따르면, 다이버시티 기법을 위성 디지털 멀티미디어 방송 수신 칩에 응용하기 위하여 포함되는 제1 수신 블록과 제2 수신 블록의 연결단자를 외부 회로와 연결하기 외부 핀들에서 발생하는 간섭을 감소하는 효과가 있다.According to the configuration of the present invention described above, connecting the connection terminal of the first receiving block and the second receiving block to the external circuit included in the application of the diversity scheme to the satellite digital multimedia broadcasting receiving chip to the interference generated from the external pins It has a decreasing effect.

Claims (7)

제1 수신 블록(block)과 상기 제1 수신 블록과 아이솔레이션(Isolation)된 제2 수신 블록을 포함하여 하나의 수신 칩 내에 패키징되며,Packaged in one receiving chip including a first receiving block (block) and the second receiving block isolated (Isolated) with the first receiving block, 상기 수신 칩 일면의 외부 핀에는 상기 제1 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면과 대향 되는 면의 외부 핀에는 상기 제2 수신 블록의 입출력 단자가 연결되고,An input / output terminal of the first receiving block is connected to an external pin of one surface of the receiving chip, an input / output terminal of the second receiving block is connected to an external pin of a surface opposite to the receiving chip one surface, 상기 수신 칩 일면 또는 타면의 어느 한 면 이상의 외부 핀에는 상기 제1 또는 제2 수신 블록의 소오스(source) 단자 또는 제어(control) 단자가 연결되고,A source terminal or a control terminal of the first or second receiving block is connected to an external pin of at least one surface of one side or the other side of the receiving chip, 상기 제1 및 제2 수신 블록 각각은 저잡음 증폭기, 믹서, 필터 및 가변이득 증폭기를 포함하고, 상기 제1 및 제2 수신 블록의 제1 및 제2 믹서에 주파수를 공급하기 위한 전압제어 발진기를 포함하는, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩. Each of the first and second receive blocks includes a low noise amplifier, a mixer, a filter, and a variable gain amplifier, and includes a voltage controlled oscillator for supplying frequencies to the first and second mixers of the first and second receive blocks. A receiving chip for diversity satellite digital multimedia broadcasting. 제1항에 있어서,The method of claim 1, 상기 수신 칩의 패키지 형태는 5ⅹ5㎟ 32-pin QFN (Quad Flat-pack No-lead)인, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩. The receiving chip has a package type of 5ⅹ5mm2 32-pin Quad Flat-pack No-lead (QFN), diversity satellite digital multimedia broadcasting receiver chip. 제1항에 있어서,The method of claim 1, 상기 제1 수신 블록의 입출력 단자는 I-채널(In-phase plus)용 (+)단자 및 I-채널(In-phase minus)용 (-)단자와 Q-채널(Quadrature-phase plus)용 (+)단자 및 Q-채널(Quadrature-phase plus)용 (-)단자를 포함하고, 상기 제2 수신 블록의 입출력 단자는 I-채널용 (+)단자 및 I-채널용 (-)단자, Q-채널용 (+)단자 및 Q-채널용 (-)단자를 포함하는, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩. The input and output terminals of the first receiving block include (+) terminal for I-channel (In-phase plus), (-) terminal for I-channel (In-phase minus), and Q-channel (Quadrature-phase plus) (+) Terminal and (-) terminal for Q-channel (Quadrature-phase plus), and the input / output terminal of the second receiving block includes (+) terminal for I-channel and (-) terminal for I-channel, Q A receiving chip for diversity satellite digital multimedia broadcasting comprising a (+) terminal for a channel and a (-) terminal for a Q-channel. 제1항에 있어서,The method of claim 1, 상기 소오스 단자는, 상기 수신 칩에 전압 공급을 위한 전압 단자, 클록을 공급받기 위한 주파수 단자 및 접지를 위한 접지 단자를 포함하는, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩. The source terminal comprises a voltage terminal for supplying voltage to the receiving chip, a frequency terminal for receiving a clock, and a ground terminal for grounding, diversity satellite digital multimedia broadcasting receiving chip. 제1항에 있어서,The method of claim 1, 상기 제어 단자는, I2C(Inter IC)용 주파수를 공급받기 위한 I2C 주파수 단자 및 I2C 데이터를 송수신하기 위한 I2C 데이터 단자를 포함하는, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩. The control terminal comprises a I2C frequency terminal for receiving a frequency for I2C (Inter IC) and I2C data terminal for transmitting and receiving I2C data, diversity satellite digital multimedia broadcasting receiving chip. 제1 수신 블록과 상기 제1 수신 블록과 아이솔레이션 된 제2 수신 블록을 포함하여 하나의 수신 칩 내에 패키징되며,Packaged in one receiving chip including a first receiving block and a second receiving block isolated with the first receiving block, 상기 수신 칩 일면의 외부 핀에는 상기 제1 수신 블록의 입출력 단자가 연결되고, 상기 수신 칩 일면에 직각인 면의 외부 핀에는 상기 제2 수신 블록의 입출력 단자가 연결되고,An input / output terminal of the first receiving block is connected to an external pin of one surface of the receiving chip, and an input / output terminal of the second receiving block is connected to an external pin of a surface perpendicular to one surface of the receiving chip; 상기 수신 칩 일면 또는 타면의 어느 한 면 이상의 외부 핀에는 상기 제1 또는 제2 수신 블록의 소오스 단자 또는 제어 단자가 연결되고,A source terminal or a control terminal of the first or second receiving block is connected to an external pin of at least one surface of one side or the other side of the receiving chip, 상기 제1 및 제2 수신 블록 각각은 저잡음 증폭기, 믹서, 필터 및 가변이득 증폭기를 포함하고, 상기 제1 및 제2 수신 블록의 제1 및 제2 믹서에 주파수를 공급하기 위한 전압제어 발진기를 포함하는, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩.Each of the first and second receive blocks includes a low noise amplifier, a mixer, a filter, and a variable gain amplifier, and includes a voltage controlled oscillator for supplying frequencies to the first and second mixers of the first and second receive blocks. A receiving chip for diversity satellite digital multimedia broadcasting. 제6항에 있어서,The method of claim 6, 상기 수신 칩의 패키지 형태는 5ⅹ5㎟ 32-pin QFN (Quad Flat-pack No-lead)인, 다이버시티 위성 디지털 멀티미디어 방송용 수신 칩.The receiving chip has a package type of 5ⅹ5mm2 32-pin Quad Flat-pack No-lead (QFN), diversity satellite digital multimedia broadcasting receiver chip.
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