KR20060117096A

KR20060117096A - Method for measuring overlay of semiconductor device

Info

Publication number: KR20060117096A
Application number: KR1020050039863A
Authority: KR
Inventors: 정진희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-12
Filing date: 2005-05-12
Publication date: 2006-11-16

Abstract

An overlay measuring method of a semiconductor device is provided to prevent the increase of TAT(Turn Around Time) due to rework by measuring precisely the degree of alignment and decreasing errors in the alignment degree using a damascene pattern of a lower layer as a main vernier and an opening portion of an upper layer as an auxiliary vernier. A lower layer(102) with a damascene pattern is formed on a semiconductor substrate(100). An upper layer(103) with a first and a second opening portion is formed on the resultant structure. The width of the first opening portion is larger than that of the damascene pattern. The damascene pattern is used as a main vernier and the first opening portion is used as an auxiliary vernier.

Description

Method for measuring overlay of semiconductor devices

도 1은 종래의 오버레이 측정 방법에 사용되는 오버레이 키의 레이아웃도이다.1 is a layout diagram of overlay keys used in a conventional overlay measurement method.

도 2는 본 발명에 따른 오버레이 측정 방법을 설명하기 위한 소자의 단면도이다.2 is a cross-sectional view of a device for explaining an overlay measuring method according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

11 : 모 버니어 12 : 자 버니어11: Mo vernier 12: Chair vernier

100 : 반도체 기판 101 : 제 1 층간 절연막100 semiconductor substrate 101 first interlayer insulating film

102 : 제 2 층간 절연막 103 : 포토레지스트 패턴102 second interlayer insulating film 103 photoresist pattern

본 발명은 반도체 장치의 오버레이 측정 방법에 관한 것으로, 특히 듀얼 다마신 공정에서 콘택홀을 형성하기 위한 포토레지스트 패턴의 개구부를 콘택의 임계 치수보다 크게 형성하여 생기는 단차를 이용한 오버레이 측정 방법에 관한 것이다.The present invention relates to an overlay measurement method of a semiconductor device, and more particularly, to an overlay measurement method using a step generated by forming an opening of a photoresist pattern larger than a critical dimension of a contact in a dual damascene process.

반도체 장치가 고집적화됨에 따라 웨이퍼 상에 형성되는 패턴들은 밀도가 조밀해지고 있는데, 특히 셀 영역은 주변 영역에 비하여 패턴 밀도가 매우 높다. 셀 영역이나 주변 영역에 형성되는 소자들은 박막 증착 공정 및 박막 패터닝 공정을 여러번 반복 수행하여 제조된다.As semiconductor devices have been highly integrated, patterns formed on wafers have become denser. In particular, the cell region has a higher pattern density than the peripheral region. Devices formed in the cell region or the peripheral region are manufactured by repeatedly performing a thin film deposition process and a thin film patterning process.

이러한 박막 패턴 형성 공정 즉, 사진 식각 공정에서 가장 중요한 요소 중의 하나는 이전 스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 새로이 패터닝될 박막간의 오버레이 정도이다. 이러한 웨이퍼 상에 이미 형성된 박막과 새로이 패터닝될 박막간의 오버레이 정도를 측정하기 위하여 오버레이 키가 사용된다.One of the most important factors in the thin film pattern forming process, that is, the photolithography process, is the degree of overlay between the thin film already formed on the wafer in the previous step and the thin film to be newly patterned in the current step. The overlay key is used to measure the degree of overlay between the thin film already formed on this wafer and the new thin film to be patterned.

도 1은 종래의 오버레이 키를 도시한 것으로서, 모 버니어(11)와 자 버니어(12)를 포함하여 구성된다. 오버레이 키는 모 버니어(11)와 자 버니어(12)의 거리를 측정함으로서 이전 스텝에서 웨이퍼 상에 이미 형성된 박막과 현재 스텝에서 형성될 박막간의 오버레이 정도를 측정하게 된다. 이와 같은 오버레이 키는 웨이퍼의 스크라이브 영역에 형성된다. 오버레이 키는 10~20㎛ 정도의 크기로 형성되는데, 현재 오버레이 정밀도는 0.02㎛ 이내로 조절이 요구되는 상황이므로 약간의 오버레이 버니어의 어택(attack)은 심각한 미스어라인(misalign)을 유발할 수 있다. 또한 오버레이 버니어는 웨이퍼의 스크라이브 영역에 형성이 되므로 실제 셀 영역에서의 오버레이 정도를 완벽하게 반영하지 못하는 경우가 존재하게 된다.1 shows a conventional overlay key, and includes a parent vernier 11 and a child vernier 12. The overlay key measures the distance between the parent vernier 11 and the child vernier 12 to measure the degree of overlay between the thin film already formed on the wafer in the previous step and the thin film to be formed in the current step. Such overlay keys are formed in the scribe area of the wafer. The overlay keys are formed in a size of about 10 to 20 μm, and since the overlay precision is currently required to be adjusted to within 0.02 μm, the attack of some overlay vernier may cause serious misalignment. In addition, since the overlay vernier is formed in the scribe area of the wafer, the overlay vernier may not fully reflect the degree of overlay in the actual cell area.

따라서, 본 발명이 이루고자 하는 기술적 과제는 하부층에 형성된 다마신 패턴을 모 버니어로 사용하고, 상부층에 다마신 패턴보다 넓게 형성된 개구부를 자 버니어로 사용하여 상부층의 정렬도를 측정하는 것이다.Therefore, the technical problem to be achieved by the present invention is to measure the alignment of the upper layer by using the damascene pattern formed in the lower layer as a mother vernier, and the opening formed in the upper layer wider than the damascene pattern as a child vernier.

본 발명에 따른 반도체 장치의 오버레이 측정 방법은 반도체 기판 상에 다마신 패턴이 형성된 하부층이 형성되는 단계와, 상기 다마신 패턴보다 넓은 폭의 제 1 개구부와, 좁은 폭의 제 2 개구부를 포함하는 상부층이 형성되는 단계와, 상기 다마신 패턴의 단차를 모 버니어로 상기 넓은 폭의 제 1 개구부를 자 버니어로 하여 상기 하부층과 상부층의 정렬 오차를 측정하는 단계를 포함한다.In the overlay measuring method of the semiconductor device according to the present invention, an upper layer including a lower layer having a damascene pattern formed on the semiconductor substrate, a first opening having a wider width than the damascene pattern, and a second opening having a narrow width are formed. The forming step and the step of measuring the alignment error of the lower layer and the upper layer by using the step of the damascene pattern as the mother vernier and the first opening of the wide width as the vernier.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명에 따른 반도체 장치의 오버레이 측정 방법을 설명하기 위한 소자의 단면도이다. 도 2를 참조하여 본 발명에 따른 반도체 장치의 오버레이 측정 방법을 상세히 설명하면 다음과 같다.2 is a cross-sectional view of a device for explaining an overlay measurement method of a semiconductor device according to the present invention. The overlay measurement method of the semiconductor device according to the present invention will be described in detail with reference to FIG. 2.

도 2와 같이, 반도체 기판(100) 상에 제 1 층간 절연막(101)과 제 2 층간 절연막(102)이 순차적으로 형성된다. 그 후, 식각 공정을 통하여 제 2 층간 절연막 (102)을 선택적으로 식각하여 임계치수가 X인 트렌치 영역 즉, 다마신 패턴을 형성한다. 그 후, 트렌치 영역을 포함한 반도체 전체 구조 상에 포토레지스트를 도포하고, 노광 공정을 통하여 콘택홀을 형성하기 위한 포토레지스트 패턴(103)을 형성한다. 이때, 포토레지스트 패턴(103)에 형성되는 개구부들 중에서 일부의 개구부는 트렌치 영역보다 넓게 형성한다. 즉, 일부 영역에서 트렌치 영역의 임계치수 X보다 콘택홀의 임계 치수 Y가 더 크도록 포토레지스트 패턴(103)을 형성한다. 이 후, 제 2 층간 절연막의 두께에 의한 제 1 단차와 포토레즈스트 패턴(103)의 두께에 의한 제 2 단차를 이용하여, 콘택홀의 임계치수 Y가 더 큰영역에서 트렌치 영역의 일단부와 콘택홀 영역의 일단부 사이의 제 1 거리(a)를 측정하고, 트렌치 영역의 타단부와 톤택홀 영역의 타단부 사이의 제 2 거리(b)를 측정한다. 제 1 거리(a)와 제 2 거리(b)는 일축선상의 대응되는 위치에 존재한다. 즉, 다마신 패턴을 모 버니어로 사용하고, 포토레지스트 패턴(103)의 개구부를 자 버니어로 사용하여 정렬도를 측정한다. 제 1 단차와 제 2 단차 간의 거리(a,b)를 비교하여 보정치를 구하는데 보정치는 (a-b)/2 로 구하게 된다.As shown in FIG. 2, the first interlayer insulating film 101 and the second interlayer insulating film 102 are sequentially formed on the semiconductor substrate 100. Thereafter, the second interlayer insulating film 102 is selectively etched through an etching process to form a trench region having a critical dimension of X, that is, a damascene pattern. Thereafter, a photoresist is applied onto the entire semiconductor structure including the trench region, and a photoresist pattern 103 for forming a contact hole is formed through an exposure process. At this time, some of the openings formed in the photoresist pattern 103 are formed wider than the trench region. That is, in some regions, the photoresist pattern 103 is formed such that the critical dimension Y of the contact hole is larger than the critical dimension X of the trench region. Thereafter, using the first step due to the thickness of the second interlayer insulating film and the second step due to the thickness of the photoresist pattern 103, one end of the trench region and the contact in the region where the critical dimension Y of the contact hole is larger The first distance a between one end of the hole region is measured, and the second distance b between the other end of the trench region and the other end of the tontaghole region is measured. The first distance a and the second distance b exist at corresponding positions on one axis line. That is, the degree of alignment is measured by using the damascene pattern as the mother vernier and using the opening of the photoresist pattern 103 as the child vernier. The correction value is obtained by comparing the distances a and b between the first step and the second step, and the correction value is obtained as (a-b) / 2.

이 후, 정렬 오차가 발생하였을 경우 포토레지스트 패턴(103)을 스트립한 후, 정렬 오차를 보정하여 재공정(rework)을 실시한다.Thereafter, when an alignment error occurs, the photoresist pattern 103 is stripped, and then the alignment error is corrected to perform rework.

상기의 공정이 진행되는 동안에도 스크라이브 영역에 오버레이 키를 함께 형성하여 모 버니어와 자 버니어에 의한 오버레이 측정 방법과 병행하여 실시할 수 있다.While the above process is in progress, the overlay key may be formed in the scribe area together with the overlay measurement method by the parent vernier and the child vernier.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

따라서 본 발명에 따르면, 하부층에 형성된 다마신 패턴을 자 버니어로 사용하고, 상부층에 다마신 패턴보다 넓게 형성된 개구부를 모 버니어로 사용하여 보다 세밀하게 정렬도를 측정하고, 실제 패턴을 측정할 수 있어 정렬도의 오차를 감소한다. 이로 인하여 리워크(rework)등에 의한 TAT(turn around time)의 증가를 예방할 수 있다.Therefore, according to the present invention, by using the damascene pattern formed on the lower layer as the vernier, and the opening formed in the upper layer wider than the damascene pattern as the parent vernier, the alignment degree can be measured more precisely, and the actual pattern can be measured. Reduce the error of alignment. This can prevent an increase in turn around time (TAT) due to rework.

Claims

Forming a damascene pattern on the lower layer formed on the semiconductor substrate;

Forming an upper layer including a first opening having a wider width than the damascene pattern and a second opening having a narrow width; And

And using the damascene pattern as the mother vernier and using the first opening as the child vernier to measure the alignment error between the lower layer and the upper layer.

Forming an upper layer including a first opening having a wider width than the damascene pattern and a second opening having a narrow width;

A semiconductor device measuring an alignment error between the lower layer and the upper layer by comparing a first distance between the damascene pattern and the first opening at one end and a second distance between the damascene pattern and the first opening at the other end. Overlay measurement method.

The method according to claim 1 or 2,

The parent vernier and the child vernier is formed in the scribe area of the semiconductor substrate, and using the method of measuring the alignment error using the parent vernier and the child vernier together.