KR20060117092A

KR20060117092A - Auto precharge control circuit of semiconductor memory device for generating stable auto precharge signal regardless of frequency variation of external clock signal

Info

Publication number: KR20060117092A
Application number: KR1020050039858A
Authority: KR
Inventors: 유성녀
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-12
Filing date: 2005-05-12
Publication date: 2006-11-16
Also published as: KR100672135B1

Abstract

An auto precharge control circuit of a semiconductor memory device generating a stable auto precharge signal regardless of the frequency variation of an external clock signal is provided to stably assure a write recovery time and to prevent a write operation fail, by generating the auto precharge signal in order to compensate the write recovery time according to the frequency variation of the external clock signal. In an auto precharge control circuit(100) of a semiconductor memory device generating an auto precharge signal in response to a write command including an auto precharge command, an auto precharge sensing part(110) outputs an auto precharge sensing signal in response to a power-up detection signal, an auto precharge signal, a first control signal and a second control signal. A precharge control part(120) generates a precharge control signal in response to the auto precharge sensing signal and a write completion signal. A frequency detector(130) detects the frequency of an external clock signal in response to the power-up detection signal and a first write control signal, and generates a frequency detection signal according to the detection result. A precharge signal generator(140) generates the auto precharge signal in response to the power-up detection signal, the precharge control signal and the frequency detection signal.

Description

Auto precharge control circuit of semiconductor memory device for generating stable auto precharge signal regardless of frequency variation of external clock signal}

도 1은 종래의 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다.1 is a diagram illustrating an auto precharge control circuit of a conventional semiconductor memory device.

도 2는 도 1에 도시된 오토 프리차지 제어 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 2 is a timing diagram of signals related to the operation of the auto precharge control circuit shown in FIG. 1.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다.3 is a diagram illustrating an auto precharge control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 4는 도 3에 도시된 펄스 신호 발생기의 상세한 회로도이다.4 is a detailed circuit diagram of the pulse signal generator shown in FIG.

도 5는 도 3에 도시된 주파수 비교기의 상세한 회로도이다.FIG. 5 is a detailed circuit diagram of the frequency comparator shown in FIG. 3.

도 6은 도 3에 도시된 프리차지 신호 발생기의 상세한 회로도이다.FIG. 6 is a detailed circuit diagram of the precharge signal generator shown in FIG. 3.

도 7은 도 3에 도시된 펄스 신호 발생기 및 주파수 비교기의 동작과 관련된 신호들의 타이밍도이다.FIG. 7 is a timing diagram of signals related to the operation of the pulse signal generator and the frequency comparator shown in FIG. 3.

도 8은 도 3에 도시된 오토 프리차지 제어 회로의 동작과 관련된 신호들의 타이밍도이다.FIG. 8 is a timing diagram of signals related to an operation of the auto precharge control circuit shown in FIG. 3.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

110 : 오토 프리차지 감지부 120 : 프리차지 제어부110: auto precharge detection unit 120: precharge control unit

130 : 주파수 검출기 140 : 프리차지 신호 발생기130: frequency detector 140: precharge signal generator

150 : 펄스 신호 발생기 160 : 주파수 비교기150: pulse signal generator 160: frequency comparator

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an auto precharge control circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치는 오토(auto) 프리차지 명령을 포함하는 기입(write) 명령에 응답하여, 데이터의 기입 동작을 완료한 후, 자동으로 워드 라인을 디세이블시키는 기능을 갖는다. 이러한 기능은, 반도체 메모리 장치내에 포함되는 오토 프리차지 제어 회로에 의해 실행된다. 오토 프리차지 명령을 포함하는 기입 명령이 반도체 메모리 장치에 입력되면, 오토 프리차지 제어 회로는 반도체 메모리 장치의 기입 동작이 완료된 후, 설정된 시점에 자동으로 프리차지 신호를 발생한다. 그 결과, 프리차지 신호에 응답하여 로우 활성화부(또는 로우 디코더)가 기입 동작이 완료된 셀들이 연결된 워드 라인을 디세이블시킨다.In general, a semiconductor memory device has a function of automatically disabling a word line after completing a data write operation in response to a write command including an auto precharge command. This function is executed by an auto precharge control circuit included in the semiconductor memory device. When a write command including an auto precharge command is input to the semiconductor memory device, the auto precharge control circuit automatically generates a precharge signal at a set time point after the write operation of the semiconductor memory device is completed. As a result, in response to the precharge signal, the row activation unit (or row decoder) disables the word line to which the cells in which the write operation is completed are connected.

도 1은 종래의 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다. 도 1을 참고하면, 오토 프리차지 제어 회로(10)는 오토 프리차지 감지부(20), 로직 회로(30), 지연부(40), 및 출력부(50)를 포함한다. 상기 로직 회로(30) 는 인버터들(31, 33)과 NAND 게이트(32)를 포함한다. 또, 상기 지연부(40)는 제1 지연부(60)와 제2 지연부(70)를 포함한다. 상기 제1 지연부(60)는 클럭 지연부(61)와 지연 회로(62)를 포함하고, 상기 제2 지연부(70)는 인에이블 신호 발생부(71), 지연 회로(72), 래치 회로(73), 및 전송 게이트들(74, 75)을 포함한다. 상기 인에이블 신호 발생부(71)는 인버터(IV), 퓨즈 회로(F), 및 NMOS 트랜지스터(NM)를 포함한다. 여기에서, 유저(user)는 상기 퓨즈 회로(F)를 절단시키거나 또는 비절단 상태로 둠으로써, 상기 오토 프리차지 제어 회로(10)가 고주파수 동작 또는 저주파수 동작에 대응하는 오토 프리차지 신호(apcg)를 발생하도록 설정할 수 있다. 즉, 상기 퓨즈 회로(F)의 절단 또는 비절단 상태에 따라 상기 인에이블 신호 발생부(71)가 발생하는 인에이블 신호(EN)의 로직 레벨이 결정된다. 그 결과, 상기 인에이블 신호(EN)에 응답하여, 상기 전송 게이트(74)와 상기 전송 게이트(75) 중 어느 하나만이 턴 온된다. 상기 전송 게이트(74)가 턴 온될 때, 상기 제1 지연부(60)의 출력 신호(cksft1)가 지연없이 상기 전송 게이트(74)를 통하여, 상기 출력부(50)에 입력된다. 또, 상기 전송 게이트(75)가 턴 온될 때, 상기 출력 신호(cksft1)가 상기 지연 회로(72)에 의해 지연되고, 그 지연된 신호(cksft2)가 상기 전송 게이트(75)를 통하여, 상기 출력부(50)에 입력된다. 상기 출력부(50)는 지연 회로(51), NAND 게이트(52), 및 인버터(53)를 포함한다. 상기 출력부(50)는 상기 전송 게이트들(74, 75) 중 어느 하나로부터 수신되는 상기 출력 신호(cksft1) 또는 상기 지연된 신호(cksft2)에 응답하여, 오토 프리차지 신호(apcg)를 발생한다. 그러나, 상기 오토 프리차지 제어 회로(10)에서는 도 2에 도시된 것과 같이, 외부 클럭 신호의 주파수가 변함에 따라 상기 오토 프리차지 신호(apcg)가 발생되는 시점이 변경된다. 그 이유는, 상기 제1 지연부(60)는 외부 클럭 신호(clk)에 응답하여 동작하고, 상기 제2 지연부(70)는 상기 외부 클럭 신호(clk)와 무관하게 동작하기 때문이다. 즉, 상기 제1 지연부(60)는 외부 클럭 신호(clk)에 응답하여, 상기 로직 회로(30)의 출력 신호(NDBb)를 지연시키고, 상기 제2 지연부(70)는 상기 제1 지연부(60)의 출력 신호(cksft1)를 상기 외부 클럭 신호(clk)의 주파수 변화에 상관없이 일정한 값으로 설정된 시간 동안 지연시킨다.1 is a diagram illustrating an auto precharge control circuit of a conventional semiconductor memory device. Referring to FIG. 1, the auto precharge control circuit 10 includes an auto precharge detector 20, a logic circuit 30, a delay unit 40, and an output unit 50. The logic circuit 30 includes inverters 31 and 33 and a NAND gate 32. In addition, the delay unit 40 includes a first delay unit 60 and a second delay unit 70. The first delay unit 60 includes a clock delay unit 61 and a delay circuit 62, and the second delay unit 70 includes an enable signal generator 71, a delay circuit 72, and a latch. Circuit 73, and transfer gates 74, 75. The enable signal generator 71 includes an inverter IV, a fuse circuit F, and an NMOS transistor NM. Here, the user cuts or leaves the fuse circuit F in a non-cut state, whereby the auto precharge control circuit 10 supports an auto precharge signal apcg corresponding to a high frequency operation or a low frequency operation. ) Can be set to occur. That is, the logic level of the enable signal EN generated by the enable signal generator 71 is determined according to the cutting or non-cutting state of the fuse circuit F. FIG. As a result, only one of the transfer gate 74 and the transfer gate 75 is turned on in response to the enable signal EN. When the transfer gate 74 is turned on, the output signal cksft1 of the first delay unit 60 is input to the output unit 50 through the transfer gate 74 without delay. When the transfer gate 75 is turned on, the output signal cksft1 is delayed by the delay circuit 72, and the delayed signal cksft2 is passed through the transfer gate 75. It is input to 50. The output unit 50 includes a delay circuit 51, a NAND gate 52, and an inverter 53. The output unit 50 generates an auto precharge signal apcg in response to the output signal cksft1 or the delayed signal cksft2 received from one of the transmission gates 74 and 75. However, in the auto precharge control circuit 10, as shown in FIG. 2, the timing at which the auto precharge signal apcg is generated is changed as the frequency of the external clock signal is changed. The reason is that the first delay unit 60 operates in response to the external clock signal clk, and the second delay unit 70 operates independently of the external clock signal clk. That is, the first delay unit 60 delays the output signal NDBb of the logic circuit 30 in response to an external clock signal clk, and the second delay unit 70 delays the first delay. The output signal cksft1 of the unit 60 is delayed for a time set to a constant value regardless of the frequency change of the external clock signal clk.

이를 도 2를 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 2에서, clk, clk', clk''는 외부 클럭 신호들을 각각 나타내고, 이들을 주파수가 높은 순서대로 정렬하면, clk'> clk> clk''로 나타낼 수 있다. ybstendb는 상기 오토 프리차지 기입 명령(wta)이 상기 반도체 메모리 장치에 입력된 시점으로부터 설정된 버스트 길이(burst length)에 대응하는 시간 이 후(즉, 상기 반도체 메모리 장치의 기입 동작이 완료된 후), 로우 펄스 형태로 발생되는 신호이다. 예를 들어, 상기 클럭 지연부(61)가 상기 외부 클럭 신호(clk')에 응답하여, 제어 클럭 신호(clkp')를 발생하면, 상기 지연 회로(62)는 상기 제어 클럭 신호(clkp')의 설정된 클럭 사이클 동안 상기 출력 신호(NDBb)를 지연시킨다. 또, 상기 클럭 지연부(61)가 상기 외부 클럭 신호(clk'')에 응답하여, 제어 클럭 신호(clkp'')를 발생하면, 상기 지연 회로(62)는 상기 제어 클럭 신호(clkp'')의 설정된 클럭 사이클 동안 상기 출력 신호(NDBb)를 지연시킨다. 이때, 상기 제어 클럭 신호(clkp')의 주기가 상기 제어 클럭 신호(clkp'')의 주기보다 더 짧다. 결과적으로, 외부 클럭 신호의 주파수가 증가하 면 상기 지연 회로(62)에 의해 지연되는 시간이 감소하고, 외부 클럭 신호의 주파수가 감소하면 상기 지연 회로(62)에 의해 지연되는 시간이 증가한다. 한편, 상기 퓨즈 회로(F)가 절단 상태일 때, 상기 출력 신호(cksft1)는 상기 제2 지연부(70)의 지연 회로(72)와 상기 전송 게이트(75)를 연속적으로 통과한다. 이때, 상기 지연 회로(72)에 의해 상기 출력 신호(cksft1)가 지연되는 시간은 외부 클럭 신호의 주파수 증감에 상관없이 항상 일정하다. 결국, 상기 외부 클럭 신호(clk')를 수신할 때, 상기 오토 프리차지 제어 회로(10)가 상기 오토 프리차지 신호(apcg)를 발생하는 시점이, 상기 외부 클럭 신호(clk'')를 수신할 때, 상기 오토 프리차지 제어 회로(10)가 상기 오토 프리차지 신호(apcg)를 발생하는 시점보다 더 앞선다. 그 결과, 도 2에 도시된 것과 같이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk')를 수신할 때의 기입 회복 시간(tWR1)이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk)를 수신할 때의 기입 회복 시간(tWR2)보다 더 짧다. 여기에서, 기입 회복 시간은 반도체 메모리 장치에 마지막 데이터 비트의 기입이 완료된 시점으로부터 프리차지 동작이 시작될 때까지의 시간이다. 따라서 상술한 것과 같이, 기입 회복 시간이 설정된 시간보다 짧아지면, 기입 동작이 완료되기도 전에 프리차지 동작이 시작되므로, 반도체 메모리 장치의 기입 동작에 패일(fail)이 유발된다. 또, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk'')를 수신할 때의 기입 회복 시간(tWR3)이, 상기 오토 프리차지 제어 회로(10)가 상기 외부 클럭 신호(clk)를 수신할 때의 기입 회복 시간(tWR2)보다 더 길다. 이처럼, 기입 회복 시간이 설정된 시간보다 더 길어지면, 오토 프리차지 동작 이 지연되므로, 반도체 메모리 장치의 휴지(rest) 시간이 불필요하게 증가되는 문제점이 있다. 상술한 것과 같이, 종래의 오토 프리차지 제어 회로는 외부 클럭 신호의 주파수가 증가할 때, 오토 프리차지 신호를 안정적으로 발생하지 못하기 때문에, 요구되는 기입 회복 시간을 보장할 수 없는 문제점이 있다.This will be described in more detail with reference to FIG. 2 as follows. In FIG. 2, clk, clk ', and clk " represent external clock signals, respectively, and can be expressed as clk'> clk> clk " ybstendb is low after a time corresponding to the set burst length from the time when the auto precharge write command wta is input to the semiconductor memory device (ie, after the write operation of the semiconductor memory device is completed). This signal is generated in the form of a pulse. For example, when the clock delay unit 61 generates a control clock signal clkp 'in response to the external clock signal clk', the delay circuit 62 may control the control clock signal clkp '. Delay the output signal NDBb for a set clock cycle. In addition, when the clock delay unit 61 generates a control clock signal clkp '' in response to the external clock signal clk '', the delay circuit 62 causes the control clock signal clkp ''. Delay the output signal NDBb for a set clock cycle. In this case, the period of the control clock signal clkp 'is shorter than the period of the control clock signal clkp' '. As a result, the time delayed by the delay circuit 62 decreases as the frequency of the external clock signal increases, and the time delayed by the delay circuit 62 increases as the frequency of the external clock signal decreases. On the other hand, when the fuse circuit F is in a cut state, the output signal cksft1 continuously passes through the delay circuit 72 of the second delay unit 70 and the transmission gate 75. At this time, the delay time of the output signal cksft1 by the delay circuit 72 is always constant regardless of the frequency increase or decrease of the external clock signal. As a result, when the auto precharge control circuit 10 generates the auto precharge signal apcg when the external clock signal clk 'is received, the external clock signal clk' 'is received. In this case, the auto precharge control circuit 10 is earlier than the time point at which the auto precharge signal apcg is generated. As a result, as shown in FIG. 2, the write recovery time tWR1 when the auto precharge control circuit 10 receives the external clock signal clk 'is the auto precharge control circuit 10. ) Is shorter than the write recovery time tWR2 when the external clock signal clk is received. Here, the write recovery time is the time from the completion of the writing of the last data bit to the semiconductor memory device until the precharge operation starts. Therefore, as described above, when the write recovery time is shorter than the set time, the precharge operation is started even before the write operation is completed, causing a failure in the write operation of the semiconductor memory device. Further, the write recovery time tWR3 when the auto precharge control circuit 10 receives the external clock signal clk " is set so that the auto precharge control circuit 10 causes the external clock signal clk. ) Is longer than the write recovery time tWR2. As described above, when the write recovery time is longer than the set time, the auto precharge operation is delayed, so that the rest time of the semiconductor memory device is unnecessarily increased. As described above, the conventional auto precharge control circuit does not stably generate the auto precharge signal when the frequency of the external clock signal increases, so there is a problem in that the required write recovery time cannot be guaranteed.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭 신호의 주파수 변화에 따라 기입 회복 시간을 보상하도록 오토 프리차지 신호를 발생함으로써, 기입 회복 시간을 안정적으로 보장하고, 기입 동작 패일을 방지할 수 있는 반도체 메모리 장치의 오토 프리차지 제어 회로를 제공하는데 있다.Accordingly, a technical problem of the present invention is to generate an auto precharge signal to compensate for the write recovery time according to the frequency change of the external clock signal, thereby stably guaranteeing the write recovery time and preventing the write operation failure. An auto precharge control circuit of a memory device is provided.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로는, 오토 프리차지 명령을 포함하는 기입 명령에 응답하여, 오토 프리차지 신호를 발생하는 반도체 메모리 장치의 오토 프리차지 제어 회로에 있어서, 오토 프리차지 감지부, 프리차지 제어부, 주파수 검출기, 및 프리차지 신호 발생기를 포함한다. 오토 프리차지 감지부는 파워-업 검출 신호, 오토 프리차지 신호, 제1 제어 신호 및 제2 제어 신호에 응답하여, 오토 프리차지 감지 신호를 출력한다. 프리차지 제어부는 오토 프리차지 감지 신호와 기입 완료 신호에 응답하여 프리차지 제어 신호를 발생한다. 주파수 검출기는 파워-업 검출 신호와 제1 기입 제어 신호에 응답하여, 외부 클럭 신호의 주파수를 검출하고, 그 검출 결과에 따라 주파수 검출 신호를 발생한다. 프리차지 신호 발생기는 파워-업 검출 신 호, 프리차지 제어 신호, 및 주파수 검출 신호에 응답하여 오토 프리차지 신호를 발생한다.The auto precharge control circuit of the semiconductor memory device according to the present invention for achieving the above technical problem is an auto precharge of a semiconductor memory device that generates an auto precharge signal in response to a write command including an auto precharge command. The control circuit includes an auto precharge detector, a precharge controller, a frequency detector, and a precharge signal generator. The auto precharge detection unit outputs an auto precharge detection signal in response to the power-up detection signal, the auto precharge signal, the first control signal, and the second control signal. The precharge control unit generates a precharge control signal in response to the auto precharge detection signal and the write completion signal. The frequency detector detects the frequency of the external clock signal in response to the power-up detection signal and the first write control signal, and generates a frequency detection signal in accordance with the detection result. The precharge signal generator generates an auto precharge signal in response to the power-up detection signal, the precharge control signal, and the frequency detection signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로를 나타내는 도면이다. 도 3을 참고하면, 오토 프리차지 제어 회로(100)는 오토 프리차지 감지부(110), 프리차지 제어부(120), 주파수 검출기(130), 및 프리차지 신호 발생기(140)를 포함한다. 상기 오토 프리차지 감지부(110)는 인버터(111), NAND 게이트(112), NOR 게이트(113), PMOS 트랜지스터들(P1, P2), NMOS 트랜지스터들(N1, N2), 래치 회로(114), 및 지연부(115)를 포함한다. 상기 인버터(111)는 제1 제어 신호(ATP)를 반전시킨다. 상기 NAND 게이트(112)는 제2 제어 신호(CASP)와 상기 인버터(111)의 출력 신호에 응답하여, 제어 로직 신호(CL1)를 출력한다. 바람직하게, 상기 제1 및 제2 제어 신호들(ATP, CASP)은 오토 프리차지 명령을 포함하는 기입 명령이 활성화될 때 인에이블된다. 또, 상기 제1 및 제2 제어 신호들(ATP, CASP)은 다른 메모리 뱅크의 기입 또는 독출 명령이 활성화되거나 또는 프리차지 신호가 활성화될 때 디세이블된다. 상기 NOR 게이트(113)는 파워-업 검출 신호(PWRUP)와 오토 프리차지 신호(APCG)에 응답하여, 제어 로직 신호(CL2)를 출력한다. 바람직하게, 상기 파워-업 검출 신호(PWRUP)는 상기 반도체 메모리 장치가 인에이블될 때, 설정 시간 동안 인에이블된 후 디세이블된다.3 is a diagram illustrating an auto precharge control circuit of a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 3, the auto precharge control circuit 100 includes an auto precharge detector 110, a precharge controller 120, a frequency detector 130, and a precharge signal generator 140. The auto precharge detector 110 includes an inverter 111, a NAND gate 112, a NOR gate 113, PMOS transistors P1 and P2, NMOS transistors N1 and N2, and a latch circuit 114. , And a delay unit 115. The inverter 111 inverts the first control signal ATP. The NAND gate 112 outputs a control logic signal CL1 in response to a second control signal CASP and an output signal of the inverter 111. Preferably, the first and second control signals ATP and CASP are enabled when a write command including an auto precharge command is activated. In addition, the first and second control signals ATP and CASP are disabled when a write or read command of another memory bank is activated or a precharge signal is activated. The NOR gate 113 outputs a control logic signal CL2 in response to the power-up detection signal PWRUP and the auto precharge signal APCG. Preferably, the power-up detection signal PWRUP is enabled after a set time when the semiconductor memory device is enabled, and then disabled.

상기 PMOS 트랜지스터(P1)는 상기 제어 로직 신호(CL1)에 응답하여 턴 온 또는 오프되고, 턴 온될 때 내부 전압(VDD)을 출력 노드(D1)에 공급한다. 그 결과, 상기 출력 노드(D1)에서 내부 신호(IN)가 로직 하이로 발생된다. 또, 상기 NMOS 트랜지스터(N1)는 상기 제2 제어 신호(CASP)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N2)는 상기 제1 제어 신호(ATP)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N1, N2)은 동시에 턴 온될 때, 상기 출력 노드(D1)에 그라운드 전압(VSS)을 공급한다. 그 결과, 상기 출력 노드(D1)에서 상기 내부 신호(IN)가 로직 로우로 발생된다. 상기 래치 회로(114)는 인버터들(116, 117)을 포함하고, 상기 내부 신호(IN)를 래치하고, 그 래치된 신호(LATC)를 출력한다. 상기 지연부(115)는 상기 래치된 신호(LATC)를 지연시키고, 그 지연된 신호를 오토 프리차지 감지 신호(TPA)로서 출력한다. 결과적으로, 상기 제1 및 제2 제어 신호들(ATP, CASP)이 모두 인에이블될 때, 상기 오토 프리차지 감지부(110)가 상기 오토 프리차지 감지 신호(TPA)를 로직 하이로 인에이블시킨다. 한편, 상기 PMOS 트랜지스터(P2)는 상기 제어 로직 신호(CL2)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 상기 래치 회로(114)에 상기 내부 전압(VDD)을 공급하여, 상기 래치 회로(114)를 초기화시킨다.The PMOS transistor P1 is turned on or off in response to the control logic signal CL1 and supplies an internal voltage VDD to the output node D1 when it is turned on. As a result, an internal signal IN is generated at logic high at the output node D1. In addition, the NMOS transistor N1 is turned on or off in response to the second control signal CASP, and the NMOS transistor N2 is turned on or off in response to the first control signal ATP. When the NMOS transistors N1 and N2 are turned on at the same time, the ground voltage VSS is supplied to the output node D1. As a result, the internal signal IN is generated at a logic low at the output node D1. The latch circuit 114 includes inverters 116 and 117, latches the internal signal IN, and outputs the latched signal LATC. The delay unit 115 delays the latched signal LATC and outputs the delayed signal as an auto precharge detection signal TPA. As a result, when both of the first and second control signals ATP and CASP are enabled, the auto precharge detection unit 110 enables the auto precharge detection signal TPA to logic high. . Meanwhile, the PMOS transistor P2 is turned on or off in response to the control logic signal CL2, and when the PMOS transistor P2 is turned on, supplies the internal voltage VDD to the latch circuit 114 to provide the latch circuit. Initialize (114).

상기 프리차지 제어부(120)는 인버터들(121, 122), PMOS 트랜지스터들(P3, P4), 및 NMOS 트랜지스터들(N3, N4)을 포함한다. 상기 인버터(121)는 기입 완료 신 호(YBSTENDB)를 반전시킨다. 바람직하게, 상기 기입 완료 신호(YBSTENDB)는 상기 반도체 메모리 장치의 기입 동작이 완료된 후(즉, 마지막 데이터 비트의 기입이 완료된 후) 로우 펄스 신호 형태로 발생된다. 상기 PMOS 트랜지스터(P3)는 상기 오토 프리차지 감지 신호(TPA)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 상기 내부 전압(VDD)을 출력 노드(D2)에 출력한다. 그 결과 상기 출력 노드(D2)에서 프리차지 제어 신호(NDEB)가 로직 하이로 발생된다. 상기 NMOS 트랜지스터(N3)는 상기 오토 프리차지 감지 신호(TPA)에 응답하여 턴 온 또는 오프된다. 결국, 상기 PMOS 트랜지스터(P3)가 턴 온될 때, 상기 NMOS 트랜지스터(N3)가 턴 오프되고, 상기 PMOS 트랜지스터(P3)가 턴 오프될 때, 상기 NMOS 트랜지스터(N3)가 턴 온된다. 상기 NMOS 트랜지스터(N4)는 상기 인버터(121)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N3, N4)이 동시에 턴 온될 때, 상기 출력 노드(D2)에 상기 그라운드 전압(VSS)이 공급되어, 상기 프리차지 제어 신호(NDEB)가 로직 로우로 발생된다. 즉, 상기 프리차지 제어 신호(NDEB)가 디세이블된다.The precharge control unit 120 includes inverters 121 and 122, PMOS transistors P3 and P4, and NMOS transistors N3 and N4. The inverter 121 inverts the write completion signal YBSTENDB. Preferably, the write completion signal YBSTENDB is generated in the form of a low pulse signal after the write operation of the semiconductor memory device is completed (that is, after the writing of the last data bit is completed). The PMOS transistor P3 is turned on or off in response to the auto precharge detection signal TPA, and when turned on, outputs the internal voltage VDD to the output node D2. As a result, the precharge control signal NDEB is generated at a logic high at the output node D2. The NMOS transistor N3 is turned on or off in response to the auto precharge detection signal TPA. As a result, when the PMOS transistor P3 is turned on, the NMOS transistor N3 is turned off, and when the PMOS transistor P3 is turned off, the NMOS transistor N3 is turned on. The NMOS transistor N4 is turned on or off in response to the output signal of the inverter 121. When the NMOS transistors N3 and N4 are turned on at the same time, the ground voltage VSS is supplied to the output node D2 so that the precharge control signal NDEB is generated at a logic low. That is, the precharge control signal NDEB is disabled.

결과적으로, 상기 오토 프리차지 감지 신호(TPA)가 로직 하이로 인에이블되고, 상기 기입 완료 신호(YBSTENDB)가 로우 펄스 신호 형태로 발생될 때(즉, 디세이블될 때), 상기 프리차지 제어부(120)가 상기 프리차지 제어 신호(NDEB)를 디세이블시킨다. 한편, 상기 인버터(122)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 상기 PMOS 트랜지스터(P2)는 상기 인버터(122)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(P2)는 턴 온될 때, 상기 출력 노드(D2)에 상기 내부 전압(VDD)을 공급한다.As a result, when the auto precharge detection signal TPA is enabled with logic high and the write completion signal YBSTENDB is generated in the form of a low pulse signal (ie, when disabled), the precharge control unit ( 120 disables the precharge control signal NDEB. On the other hand, the inverter 122 inverts the power-up detection signal PWRUP, and the PMOS transistor P2 is turned on or off in response to the output signal of the inverter 122. When the PMOS transistor P2 is turned on, the PMOS transistor P2 supplies the internal voltage VDD to the output node D2.

상기 주파수 검출기(130)는 펄스 신호 발생기(150)와 주파수 비교기(160)를 포함한다. 상기 펄스 신호 발생기(150)는 상기 파워-업 검출 신호(PWRUP), 제1 기입 제어 신호(WCTL), 및 외부 클럭 신호(CLKMC)에 응답하여, 기준 펄스 신호(REFPLS)와 클럭 펄스 신호(CLKMCP)를 발생한다. 상기 주파수 비교기(160)는 상기 기준 펄스 신호(REFPLS)와 상기 클럭 펄스 신호(CLKMCP)를 비교하고, 그 비교 결과에 따라 주파수 검출 신호(FRE_DET)를 출력한다. 상기 프리차지 신호 발생기(140)는 상기 파워-업 검출 신호(PWRUP), 상기 프리차지 제어 신호(NDEB), 및 상기 주파수 검출 신호(FRE_DET)에 응답하여 상기 오토 프리차지 신호(APCG)를 발생한다.The frequency detector 130 includes a pulse signal generator 150 and a frequency comparator 160. The pulse signal generator 150 generates a reference pulse signal REPLPLs and a clock pulse signal CLKMCP in response to the power-up detection signal PWRUP, the first write control signal WCTL, and the external clock signal CLKMC. Will occur). The frequency comparator 160 compares the reference pulse signal REPLLS with the clock pulse signal CLKMCP and outputs a frequency detection signal FRE_DET according to the comparison result. The precharge signal generator 140 generates the auto precharge signal APCG in response to the power-up detection signal PWRUP, the precharge control signal NDEB, and the frequency detection signal FRE_DET. .

도 4는 도 3에 도시된 펄스 신호 발생기의 상세한 회로도이다. 도 4를 참고하면, 펄스 신호 발생기(150)는 펄스 발생 제어 회로(151), 기준 펄스 발생 회로(152), 및 클럭 펄스 발생 회로(153)를 포함한다. 상기 펄스 발생 제어 회로(151)는 드라이버 회로(210), 제1 래치 회로(220), 제1 전송 회로(230), 내부 로직 회로(240), 제2 전송 회로(250), 제2 래치 회로(260), 지연 회로(270), 및 래치 리셋 회로(280)를 포함한다. 상기 드라이버 회로(210)는 인버터(211), PMOS 트랜지스터(212), 및 NMOS 트랜지스터들(213, 214)을 포함한다. 상기 인버터(211)는 상기 제1 기입 제어 신호(WCTL)를 반전시키고, 반전된 기입 제어 신호(WCTLb)를 출력한다. 상기 제1 기입 제어 신호(WCTL)는 기입 명령이 활성화될 때 디세이블된다.4 is a detailed circuit diagram of the pulse signal generator shown in FIG. Referring to FIG. 4, the pulse signal generator 150 may include a pulse generation control circuit 151, a reference pulse generation circuit 152, and a clock pulse generation circuit 153. The pulse generation control circuit 151 may include a driver circuit 210, a first latch circuit 220, a first transmission circuit 230, an internal logic circuit 240, a second transmission circuit 250, and a second latch circuit. 260, delay circuit 270, and latch reset circuit 280. The driver circuit 210 includes an inverter 211, a PMOS transistor 212, and NMOS transistors 213 and 214. The inverter 211 inverts the first write control signal WCTL and outputs the inverted write control signal WCTLb. The first write control signal WCTL is disabled when a write command is activated.

상기 PMOS 트랜지스터(212)는 제2 펄스 발생 제어 신호(SPC)에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 출력 노드(D3)에 상기 내부 전압(VDD) 레벨(즉, 로직 하이)의 내부 제어 신호(INC)를 출력한다. 상기 NMOS 트랜지스터(213)는 상기 반전된 기입 제어 신호(WCTLb)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(214)는 상기 외부 클럭 신호(CLKMC)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(213, 214)은 동시에 턴 온될 때, 상기 출력 노드(D3)에 상기 그라운드 전압(VSS) 레벨(즉, 로직 로우)의 상기 내부 제어 신호(INC)를 출력한다. 상기 제1 래치 회로(220)는 인버터들(221, 222)을 포함하고, 상기 내부 제어 신호(INC)를 래치하고, 그 래치된 신호를 제1 펄스 발생 제어 신호(FPC)로서 출력한다. 상기 제1 전송 회로(230)는 인버터(231)와 전송 게이트(232)를 포함한다. 상기 인버터(231)는 상기 외부 클럭 신호(CLKMC)를 반전시킨다. 상기 전송 게이트(232)는 상기 외부 클럭 신호(CLKMC)와 상기 인버터(231)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(232)는 턴 온될 때 상기 제1 펄스 발생 제어 신호(FPC)를 수신하여, 상기 내부 로직 회로(240)에 출력한다.The PMOS transistor 212 is turned on or off in response to a second pulse generation control signal SPC, and when turned on, internal to the internal voltage VDD level (ie, logic high) at the output node D3. Output the control signal INC. The NMOS transistor 213 is turned on or off in response to the inverted write control signal WCTLb, and the NMOS transistor 214 is turned on or off in response to the external clock signal CLKMC. When the NMOS transistors 213 and 214 are simultaneously turned on, the NMOS transistors 213 and 214 output the internal control signal INC of the ground voltage VSS level (ie, logic low) to the output node D3. The first latch circuit 220 includes inverters 221 and 222, latches the internal control signal INC, and outputs the latched signal as a first pulse generation control signal FPC. The first transmission circuit 230 includes an inverter 231 and a transmission gate 232. The inverter 231 inverts the external clock signal CLKMC. The transmission gate 232 is turned on or off in response to an output signal of the external clock signal CLKMC and the inverter 231. When the transmission gate 232 is turned on, the transmission gate 232 receives the first pulse generation control signal FPC and outputs it to the internal logic circuit 240.

상기 내부 로직 회로(240)는 인버터들(241, 243)과 NAND 게이트(242)를 포함한다. 상기 인버터(241)는 상기 파워-업 검출 신호(PWRUP)를 반전시킨다. 상기 NAND 게이트(242)는 상기 인버터(241)의 출력 신호와, 상기 제1 전송 회로(230)로부터 수신되는 상기 제1 펄스 발생 제어 신호(FPC)에 응답하여, 내부 로직 신호(INL)를 출력한다. 상기 인버터(243)는 상기 내부 로직 신호(INL)를 반전시켜, 상기 제1 전송 회로(230)에 연결된 상기 NAND 게이트(242)의 입력 단자에 출력한다. 상기 제2 전송 회로(250)는 바람직하게 전송 게이트로서 실행될 수 있다. 이하, 상기 제2 전송 회로(250)는 전송 게이트(250)로서 참조된다. 상기 전송 게이트(250)는 상기 외부 클럭 신호(CLKMC)와 상기 인버터(231)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(250)는 턴 온될 때 상기 내부 로직 신호(INL)를 수신하여, 상기 제2 래치 회로(260)에 출력한다. 바람직하게, 상기 전송 게이트(232)가 턴 온될 때, 상기 전송 게이트(250)는 턴 오프된다. 상기 제2 래치 회로(260)는 인버터들(261, 262)을 포함하고, 상기 전송 게이트(250)로부터 수신되는 상기 내부 로직 신호(INL)를 래치하고, 그 래치된 신호(LAT)를 출력한다. 상기 지연 회로(270)는 직렬 연결되는 인버터들(271∼273)을 포함하고, 래치된 신호(LAT)를 지연시키고, 그 지연된 신호를 상기 제2 펄스 발생 제어 신호(SPC)로서 출력한다. 상기 래치 리셋 회로(280)는 PMOS 트랜지스터로 실행될 수 있다. 상기 래치 리셋 회로(280)는 상기 인버터(241)의 출력 신호에 응답하여, 상기 내부 전압(VDD)을 상기 제1 래치 회로(220)에 출력함으로써, 상기 제1 래치 회로(220)를 초기화시킨다.The internal logic circuit 240 includes inverters 241 and 243 and a NAND gate 242. The inverter 241 inverts the power-up detection signal PWRUP. The NAND gate 242 outputs an internal logic signal INL in response to an output signal of the inverter 241 and the first pulse generation control signal FPC received from the first transmission circuit 230. do. The inverter 243 inverts the internal logic signal INL and outputs it to an input terminal of the NAND gate 242 connected to the first transfer circuit 230. The second transfer circuit 250 may preferably be implemented as a transfer gate. Hereinafter, the second transfer circuit 250 is referred to as the transfer gate 250. The transmission gate 250 is turned on or off in response to an output signal of the external clock signal CLKMC and the inverter 231. The transmission gate 250 receives the internal logic signal INL when turned on and outputs the internal logic signal INL to the second latch circuit 260. Preferably, when the transfer gate 232 is turned on, the transfer gate 250 is turned off. The second latch circuit 260 includes inverters 261 and 262, latches the internal logic signal INL received from the transmission gate 250, and outputs the latched signal LAT. . The delay circuit 270 includes inverters 271 to 273 connected in series, delays the latched signal LAT, and outputs the delayed signal as the second pulse generation control signal SPC. The latch reset circuit 280 may be implemented as a PMOS transistor. The latch reset circuit 280 initializes the first latch circuit 220 by outputting the internal voltage VDD to the first latch circuit 220 in response to an output signal of the inverter 241. .

상기 기준 펄스 발생 회로(152)는 지연부(281)와 NAND 게이트(282)를 포함한다. 상기 지연부(281)는 상기 제1 펄스 발생 제어 신호(FPC)를 설정된 시간 동안 지연시키고, 그 지연된 신호(DFPC)를 출력한다. 상기 NAND 게이트(282)는 상기 제1 펄스 발생 제어 신호(FPC)와 상기 지연된 신호(DFPC)에 응답하여 상기 기준 펄스 신호(REFPLS)를 출력한다. 상기 클럭 펄스 발생 회로(153)는 NAND 게이트(283)와 인버터(284)를 포함한다. 상기 NAND 게이트(283)는 상기 제1 펄스 발생 제어 신호(FPC), 상기 제2 펄스 발생 제어 신호(SPC), 및 상기 외부 클럭 신호(CLKMC)에 응답하여, 내부 로직 신호(NL)를 출력한다. 상기 인버터(284)는 상기 내부 로직 신호(NL)를 반전시키고, 그 반전된 신호를 상기 클럭 펄스 신호(CLKMCP)로서 출력한다.The reference pulse generation circuit 152 includes a delay unit 281 and a NAND gate 282. The delay unit 281 delays the first pulse generation control signal FPC for a predetermined time and outputs the delayed signal DFPC. The NAND gate 282 outputs the reference pulse signal REPLLS in response to the first pulse generation control signal FPC and the delayed signal DFPC. The clock pulse generation circuit 153 includes a NAND gate 283 and an inverter 284. The NAND gate 283 outputs an internal logic signal NL in response to the first pulse generation control signal FPC, the second pulse generation control signal SPC, and the external clock signal CLKMC. . The inverter 284 inverts the internal logic signal NL and outputs the inverted signal as the clock pulse signal CLKMCP.

바람직하게, 상기 기준 펄스 신호(REFPLS)는 로우 펄스 신호이고, 상기 클럭 펄스 신호(CLKMCP)는 상기 외부 클럭 신호(CLKMC)의 주파수 변화에 따라 그 펄스 폭이 변경되는 하이 펄스 신호이다. 상기 클럭 펄스 발생 회로(153)는 상기 외부 클럭 신호(CLKMC)의 주파수가 증가할 때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭을 증가시키고, 상기 외부 클럭 신호(CLKMC)의 주파수가 감소할 때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭을 감소시킨다.Preferably, the reference pulse signal REPLLS is a low pulse signal, and the clock pulse signal CLKMCP is a high pulse signal whose pulse width is changed according to a frequency change of the external clock signal CLKMC. The clock pulse generation circuit 153 increases the pulse width of the clock pulse signal CLKMCP when the frequency of the external clock signal CLKMC increases and decreases the frequency of the external clock signal CLKMC. The pulse width of the clock pulse signal CLKMCP is reduced.

도 5는 도 3에 도시된 주파수 비교기의 상세한 회로도이다. 도 5를 참고하면, 주파수 비교기(160)는 드라이버 회로(161), 래치 회로(162), 지연 회로(163), 및 래치 리셋 회로(164)를 포함한다. 상기 드라이버 회로(161)는 인버터(I61), PMOS 트랜지스터(P61), 및 NMOS 트랜지스터들(N61, N62)을 포함한다. 상기 인버터(I61)는 제3 기입 제어 신호(RASI)를 반전시킨다. 상기 제3 기입 제어 신호(RASI)는 상기 반도체 메모리 장치의 메모리 뱅크들 중 어느 하나가 활성화될 때, 로직 로우로 디세이블되고, 상기 메모리 뱅크들이 모두 비활성 상태일 때, 로직 하이로 인에이블된다. 상기 PMOS 트랜지스터(P61)는 상기 인버터(I61)의 출력 신호에 응답하여 턴 온 또는 오프되고, 턴 온될 때, 출력 노드(D2)에 상기 내부 전압(VDD) 레벨의 내부 제어 신호(ICTL)를 출력한다. 상기 NMOS 트랜지스터(N61)는 상기 기준 펄스 신호(REFPLS)에 응답하여 턴 온 또는 오프되고, 상기 NMOS 트랜지스터(N62)는 상기 클럭 펄스 신호(CLKMCP)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터들(N61, N62)은 동시에 턴 온될 때, 상기 출력 노드(D2)에 상기 그라운드 전압(VSS) 레벨의 상기 내부 제어 신호(ICTL)를 출력한다. 상기 래치 회로(162)는 인버 터들(I63, I64)을 포함하고, 상기 내부 제어 신호(ICTL)를 래치하고, 그 래치된 신호(LATCH)를 출력한다. 상기 지연 회로(163)는 직렬 연결되는 인버터들(I65, I66)을 포함하고, 상기 래치된 신호(LATCH)를 지연시키고, 그 지연된 신호를 상기 주파수 검출 신호(FRE_DET)로서 출력한다. 결과적으로, 상기 주파수 비교기(160)는 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭과 동일하거나 또는 더 작을 때, 상기 주파수 검출 신호(FRE_DET)를 디세이블시킨다. 또, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭보다 더 클 때, 상기 주파수 검출 신호(FRE_DET)를 인에이블시킨다.FIG. 5 is a detailed circuit diagram of the frequency comparator shown in FIG. 3. Referring to FIG. 5, the frequency comparator 160 includes a driver circuit 161, a latch circuit 162, a delay circuit 163, and a latch reset circuit 164. The driver circuit 161 includes an inverter I61, a PMOS transistor P61, and NMOS transistors N61 and N62. The inverter I61 inverts the third write control signal RASI. The third write control signal RASI is disabled in logic low when any one of the memory banks of the semiconductor memory device is activated, and is enabled in logic high when all of the memory banks are inactive. The PMOS transistor P61 is turned on or off in response to an output signal of the inverter I61, and when turned on, outputs an internal control signal ICTL of the internal voltage VDD level to an output node D2. do. The NMOS transistor N61 is turned on or off in response to the reference pulse signal REFPLS, and the NMOS transistor N62 is turned on or off in response to the clock pulse signal CLKMCP. When the NMOS transistors N61 and N62 are turned on at the same time, the NMOS transistors N61 and N62 output the internal control signal ICTL of the ground voltage VSS level to the output node D2. The latch circuit 162 includes inverters I63 and I64, latches the internal control signal ICTL, and outputs the latched signal LATCH. The delay circuit 163 includes inverters I65 and I66 connected in series, delays the latched signal LATCH, and outputs the delayed signal as the frequency detection signal FRE_DET. As a result, the frequency comparator 160 disables the frequency detection signal FRE_DET when the pulse width of the clock pulse signal CLKMCP is equal to or smaller than the pulse width of the reference pulse signal REPLPL. . When the pulse width of the clock pulse signal CLKMCP is larger than the pulse width of the reference pulse signal REPLLS, the frequency detection signal FRE_DET is enabled.

도 6은 도 3에 도시된 프리차지 신호 발생기의 상세한 회로도이다. 도 6을 참고하면, 프리차지 신호 발생기(140)는 입력 로직 회로(141), 제1 내지 제3 쉬프트 회로들(142∼144), 선택 회로(145), 및 출력 로직 회로(146)를 포함한다. 상기 입력 로직 회로(141)는 인버터들(311, 313)과 NAND 게이트(312)를 포함한다. 상기 인버터(311)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 반전된 파워-업 검출 신호(PWRUPb)를 출력한다. 상기 NAND 게이트(312)는 상기 외부 클럭 신호(CLKMC)에 기초하여 발생되는 제1 제어 클럭 신호(CLKP)와, 제2 기입 제어 신호(WTRDB)에 응답하여, 제2 제어 클럭 신호(CLKN)를 발생한다. 바람직하게, 상기 제2 기입 제어 신호(WTRDB)는 상기 반도체 메모리 장치의 기입 동작시에만 인에이블된다. 상기 인버터(313)는 상기 프리차지 제어 신호(NDEB)를 반전시키고, 반전된 프리차지 제어 신호(NDEBb)를 출력한다. 상기 제1 쉬프트 회로(142)는 제1 전송 회로(321), 내부 로직 회로(322), 제2 전송 회로(323), 및 래치 회로(324)를 포함한다. 상기 제1 전 송 회로(321)는 인버터(325)와 전송 게이트(326)를 포함한다. 상기 인버터(325)는 상기 제2 제어 클럭 신호(CLKN)를 반전시킨다. 상기 전송 게이트(326)는 상기 제2 제어 클럭 신호(CLKN)와 상기 인버터(325)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(326)는 턴 온될 때, 상기 반전된 프리차지 제어 신호(NDEBb)를 수신하여 상기 내부 로직 회로(322)에 출력한다.FIG. 6 is a detailed circuit diagram of the precharge signal generator shown in FIG. 3. Referring to FIG. 6, the precharge signal generator 140 includes an input logic circuit 141, first to third shift circuits 142 to 144, a selection circuit 145, and an output logic circuit 146. do. The input logic circuit 141 includes inverters 311 and 313 and a NAND gate 312. The inverter 311 inverts the power-up detection signal PWRUP and outputs the inverted power-up detection signal PWRUPb. The NAND gate 312 receives the second control clock signal CLKN in response to the first control clock signal CLKP and the second write control signal WTRDB generated based on the external clock signal CLKMC. Occurs. Preferably, the second write control signal WTRDB is enabled only during a write operation of the semiconductor memory device. The inverter 313 inverts the precharge control signal NDEB and outputs the inverted precharge control signal NDEBb. The first shift circuit 142 includes a first transmission circuit 321, an internal logic circuit 322, a second transmission circuit 323, and a latch circuit 324. The first transmission circuit 321 includes an inverter 325 and a transmission gate 326. The inverter 325 inverts the second control clock signal CLKN. The transmission gate 326 is turned on or off in response to an output signal of the second control clock signal CLKN and the inverter 325. When turned on, the transfer gate 326 receives the inverted precharge control signal NDEBb and outputs the same to the internal logic circuit 322.

상기 내부 로직 회로(322)는 NAND 게이트(327)와 인버터(328)를 포함한다. 상기 NAND 게이트(327)는 상기 반전된 파워-업 검출 신호(PWRUPb)와 상기 전송 게이트(326)로부터 수신되는 상기 반전된 프리차지 제어 신호(NDEBb)에 응답하여, 내부 로직 신호(NLG1)를 출력한다. 상기 제2 전송 회로(323)는 전송 게이트로 실행될 수 있고, 이하, 전송 게이트(323)로서 참조된다. 상기 전송 게이트(323)는 상기 제2 제어 클럭 신호(CLKN)와 상기 인버터(325)의 출력 신호에 응답하여 턴 온 또는 오프된다. 상기 전송 게이트(323)는 턴 온될 때, 상기 내부 로직 신호(NLG1)를 수신하여 상기 래치 회로(324)에 출력한다. 상기 래치 회로(324)는 인버터들(329, 330)을 포함하고, 상기 전송 게이트(323)로부터 수신되는 상기 내부 로직 신호(NLG1)를 래치하고, 그 래치된 신호를 제1 쉬프트 신호(SFT1)로서 출력한다. 결과적으로, 상기 반전된 프리차지 제어 신호(NDEBb)가 상기 제1 쉬프트 회로(142)에 의해 설정된 시간 동안 지연된 후, 상기 제1 쉬프트 신호(SFT1)로서 출력된다.The internal logic circuit 322 includes a NAND gate 327 and an inverter 328. The NAND gate 327 outputs an internal logic signal NLG1 in response to the inverted power-up detection signal PWRUPb and the inverted precharge control signal NDEBb received from the transmission gate 326. do. The second transmission circuit 323 may be implemented as a transmission gate, hereinafter referred to as a transmission gate 323. The transmission gate 323 is turned on or off in response to the second control clock signal CLKN and the output signal of the inverter 325. When turned on, the transmission gate 323 receives the internal logic signal NLG1 and outputs it to the latch circuit 324. The latch circuit 324 includes inverters 329 and 330, latches the internal logic signal NLG1 received from the transmission gate 323, and converts the latched signal into a first shift signal SFT1. Output as. As a result, the inverted precharge control signal NDEBb is delayed for a time set by the first shift circuit 142 and then output as the first shift signal SFT1.

상기 제2 및 제3 쉬프트 회로들(143, 144)의 구성 및 구체적인 동작은 그 입출력 신호들을 제외하고, 상기 제1 쉬프트 회로(142)와 실질적으로 유사하므로, 이에 대한 상세한 설명을 생략하기로 한다. 상기 제2 쉬프트 회로(143)는 상기 제1 쉬프트 신호(SFT1)를 수신하고, 상기 제2 제어 클럭 신호(CLKN)에 응답하여, 상기 제1 쉬프트 신호(SFT1)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제2 쉬프트 신호(SFT2)로서 출력한다. 상기 제3 쉬프트 회로(144)는 상기 제2 쉬프트 신호(SFT2)를 수신하고, 상기 제2 제어 클럭 신호(CLKN)에 응답하여, 상기 제2 쉬프트 신호(SFT2)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 제3 쉬프트 신호(SFT3)로서 출력한다.Since the configuration and detailed operations of the second and third shift circuits 143 and 144 are substantially similar to the first shift circuit 142 except for the input / output signals, detailed description thereof will be omitted. . The second shift circuit 143 receives the first shift signal SFT1, delays the first shift signal SFT1 for the predetermined time in response to the second control clock signal CLKN, The delayed signal is output as the second shift signal SFT2. The third shift circuit 144 receives the second shift signal SFT2, delays the second shift signal SFT2 for the set time in response to the second control clock signal CLKN, The delayed signal is output as the third shift signal SFT3.

상기 선택 회로(145)는 인버터(331)와 전송 게이트들(332, 333)을 포함한다. 상기 인버터(331)는 상기 주파수 검출 신호(FRE_DET)를 반전시키고, 반전된 주파수 검출 신호(FRE_DETb)를 출력한다. 상기 전송 게이트들(332, 333)은 상기 주파수 검출 신호(FRE_DET)와 상기 반전된 주파수 검출 신호(FRE_DETb)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 전송 게이트(332)가 턴 온될 때, 상기 전송 게이트(333)는 턴 오프된다. 반대로, 상기 전송 게이트(333)가 턴 온될 때, 상기 전송 게이트(332)가 턴 오프된다. 상기 전송 게이트(332)는 턴 온될 때, 상기 제2 쉬프트 신호(SFT2)를 수신하여 상기 출력 로직 회로(146)에 출력한다. 또, 상기 전송 게이트(333)가 턴 온될 때, 상기 제3 쉬프트 신호(SFT3)를 수신하여 상기 출력 로직 회로(146)에 출력한다.The selection circuit 145 includes an inverter 331 and transmission gates 332 and 333. The inverter 331 inverts the frequency detection signal FRE_DET and outputs the inverted frequency detection signal FRE_DETb. The transmission gates 332 and 333 are turned on or off in response to the frequency detection signal FRE_DET and the inverted frequency detection signal FRE_DETb. Preferably, when the transfer gate 332 is turned on, the transfer gate 333 is turned off. Conversely, when the transfer gate 333 is turned on, the transfer gate 332 is turned off. When the transmission gate 332 is turned on, the transmission gate 332 receives the second shift signal SFT2 and outputs the output signal to the output logic circuit 146. In addition, when the transmission gate 333 is turned on, the third shift signal SFT3 is received and output to the output logic circuit 146.

상기 출력 로직 회로(146)는 인버터들(341, 344), 지연부(342), 및 NAND 게이트(343)를 포함한다. 상기 인버터(341)는 상기 파워-업 검출 신호(PWRUP)를 반전시키고, 반전된 파워-업 검출 신호(PWRUPb)를 출력한다. 상기 지연부(342)는 상기 선택 회로(145)로부터 수신되는 상기 제2 또는 제3 쉬프트 신호(SFT2 또는 SFT3)를 설정된 시간 동안 지연시키고, 그 지연된 신호(DLS)를 출력한다. 상기 NAND 게이트(343)는 상기 반전된 파워-업 검출 신호(PWRUPb), 상기 제2 또는 제3 쉬프트 신호(SFT2 또는 SFT3), 및 상기 지연된 신호(DLS)에 응답하여, 내부 로직 신호(NLG2)를 출력한다. 상기 인버터(344)는 상기 내부 로직 신호(NLG2)를 반전시키고, 그 반전된 신호를 상기 오토 프리차지 신호(APCG)로서 출력한다.The output logic circuit 146 includes inverters 341 and 344, a delay unit 342, and a NAND gate 343. The inverter 341 inverts the power-up detection signal PWRUP and outputs the inverted power-up detection signal PWRUPb. The delay unit 342 delays the second or third shift signal SFT2 or SFT3 received from the selection circuit 145 for a set time and outputs the delayed signal DLS. The NAND gate 343 has an internal logic signal NLG2 in response to the inverted power-up detection signal PWRUPb, the second or third shift signal SFT2 or SFT3, and the delayed signal DLS. Outputs The inverter 344 inverts the internal logic signal NLG2 and outputs the inverted signal as the auto precharge signal APCG.

다음으로, 도 7 및 도 8을 참고하여, 상기 오토 프리차지 제어 회로(100)의 동작을 좀 더 상세히 설명한다. 도 7은 도 3에 도시된 펄스 신호 발생기 및 주파수 비교기의 동작과 관련된 신호들의 타이밍도이다. 먼저, 오토 프리차지 명령을 포함하는 기입 명령(WTA)이 반도체 메모리 장치에 입력될 때(즉, 상기 기입 명령(WTA)이 활성화되면), 제1 기입 제어 신호(WCTL)가 로직 로우로 된다. 파워-업 검출 신호(PWRUP)는 상기 반도체 메모리 장치가 인에이블될 때, 초기에 로직 하이 상태이고, 이 후, 로직 로우로 된다. 펄스 신호 발생기(150)에서, 펄스 발생 제어 회로(151)의 드라이버 회로(210)는 상기 제1 기입 제어 신호(WCTL)가 로직 로우 상태일 때, 상기 외부 클럭 신호(CLKMC)의 라이징 에지(rising edge)에서, 내부 제어 신호(INC)를 로직 로우로 출력한다. 그 결과, 제1 래치 회로(220)가 상기 내부 제어 신호(INC)를 래치하고, 제1 펄스 발생 제어 신호(FPC)를 로직 하이로 출력한다. 이 후, 상기 제1 전송 회로(230)가 상기 외부 클럭 신호(CLKMC)에 응답하여, 상기 제1 펄스 발생 제어 신호(FPC)를 상기 내부 로직 회로(240)에 출력한다. 상기 내부 로직 회로(240)는 상기 제1 펄스 발생 제어 신호(FPC)와 인버터(241)의 출력 신호, 즉, 상기 파워-업 검출 신호(PWRUP)의 반전된 신호에 응답하여, 내부 로직 신호 (INL)를 출력한다. 이때, 상기 파워-업 검출 신호(PWRUP)의 반전된 신호와 상기 제1 펄스 발생 제어 신호(FPC) 모두 로직 하이 상태이므로, 상기 내부 로직 회로(240)가 상기 내부 로직 신호(INL)를 로직 로우로 출력한다. 상기 전송 게이트(250)는 상기 외부 클럭 신호(CLKMC)에 응답하여 상기 내부 로직 신호(INL)를 제2 래치 회로(260)에 출력한다. 상기 제2 래치 회로(260)는 상기 내부 로직 신호(INL)를 래치하고, 래치된 신호(LAT)를 로직 하이로 출력한다. 지연 회로(270)는 상기 래치된 신호(LAT)를 지연시켜 상기 제2 펄스 발생 제어 신호(SPC)를 로직 로우로 출력한다. 결과적으로, 초기에 로직 하이 상태의 상기 파워-업 검출 신호(PWRUP)에 응답하여, 래치 리셋 회로(280)가 상기 제1 래치 회로(220)를 초기화할 때, 상기 제2 펄스 발생 제어 신호(SPC)가 로직 하이로 되고, 이 후, 상기 제1 펄스 발생 제어 신호(FPC)가 로직 하이로 되면, 상기 제2 펄스 발생 제어 신호(SPC)가 로직 로우로 된다.Next, the operation of the auto precharge control circuit 100 will be described in more detail with reference to FIGS. 7 and 8. FIG. 7 is a timing diagram of signals related to the operation of the pulse signal generator and the frequency comparator shown in FIG. 3. First, when the write command WTA including the auto precharge command is input to the semiconductor memory device (that is, when the write command WTA is activated), the first write control signal WCTL goes logic low. The power-up detection signal PWRUP is initially in a logic high state when the semiconductor memory device is enabled, and then goes to a logic low state. In the pulse signal generator 150, the driver circuit 210 of the pulse generation control circuit 151 may rise the rising edge of the external clock signal CLKMC when the first write control signal WCTL is in a logic low state. edge), the internal control signal (INC) is output to logic low. As a result, the first latch circuit 220 latches the internal control signal INC and outputs the first pulse generation control signal FPC to logic high. Thereafter, the first transmission circuit 230 outputs the first pulse generation control signal FPC to the internal logic circuit 240 in response to the external clock signal CLKMC. The internal logic circuit 240 may respond to an output signal of the first pulse generation control signal FPC and the inverter 241, that is, an inverted signal of the power-up detection signal PWRUP. INL). In this case, since both the inverted signal of the power-up detection signal PWRUP and the first pulse generation control signal FPC are logic high, the internal logic circuit 240 sets the internal logic signal INL to logic low. Will output The transmission gate 250 outputs the internal logic signal INL to the second latch circuit 260 in response to the external clock signal CLKMC. The second latch circuit 260 latches the internal logic signal INL and outputs the latched signal LAT to logic high. The delay circuit 270 delays the latched signal LAT to output the second pulse generation control signal SPC to logic low. As a result, when the latch reset circuit 280 initializes the first latch circuit 220, in response to the power-up detection signal PWRUP initially in a logic high state, the second pulse generation control signal ( SPC) becomes logic high, and when the first pulse generation control signal FPC goes logic high, the second pulse generation control signal SPC goes logic low.

상기 기준 펄스 발생 회로(152)는 상기 제1 펄스 발생 제어 신호(FPC)에 응답하여, 기준 펄스 신호(REFPLS)를 로우 펄스 신호로 출력한다. 이때, 상기 기준 펄스 신호(REFPLS)의 펄스 폭은 상기 기준 펄스 발생 회로(152)의 지연부(281)에 의한 지연 시간을 조절함으로써 조절될 수 있다. 또, 상기 클럭 펄스 발생 회로(153)는 상기 제1 펄스 발생 제어 신호(FPC), 상기 제2 펄스 발생 제어 신호(SPC), 및 상기 외부 클럭 신호(CLKMC)에 응답하여, 클럭 펄스 신호(CLKMCP)를 하이 펄스 신호로 출력한다. 이때, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭은 상기 외부 클럭 신호(CLKMC)의 주파수가 변경됨에 따라 변경된다. 도 7에서, 'A'는 상기 외부 클럭 신호(CLKMC)의 주파수가 감소할 때의 상기 클럭 펄스 신호(CLKMCP)를 나타내고, 'B'는 상기 외부 클럭 신호(CLKMC)의 주파수가 증가할 때의 상기 클럭 펄스 신호(CLKMCP)를 나타낸다. 'A'로 표시된 것과 같이, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭과 동일하거나 또는 더 작을 때, 상기 클럭 펄스 신호(CLKMCP)와 상기 기준 펄스 신호(REFPLS)가 동시에 로직 하이로 되는 구간이 존재하지 않는다. 그 결과, 주파수 비교기(160)의 드라이버 회로(161)의 NMOS 트랜지스터들(N61, N62)이 동시에 턴 온되지 않으므로, 상기 주파수 검출 신호(FRE_DET)는 로직 로우 상태로 유지된다. 한편, 'B'로 표시된 것과 같이, 상기 클럭 펄스 신호(CLKMCP)의 펄스 폭이 상기 기준 펄스 신호(REFPLS)의 펄스 폭보다 더 클 때, 상기 클럭 펄스 신호(CLKMCP)와 상기 기준 펄스 신호(REFPLS)가 동시에 로직 하이로 되는 구간(T)이 존재한다. 그 결과, 상기 NMOS 트랜지스터들(N61, N62)이 상기 구간(T) 동안 동시에 턴 온되므로, 상기 주파수 검출 신호(FRE_DET)가 로직 하이로 인에이블된다.The reference pulse generation circuit 152 outputs a reference pulse signal REPLLS as a low pulse signal in response to the first pulse generation control signal FPC. In this case, the pulse width of the reference pulse signal REPLLS may be adjusted by adjusting the delay time by the delay unit 281 of the reference pulse generation circuit 152. In addition, the clock pulse generation circuit 153 may respond to the clock pulse signal CLKMCP in response to the first pulse generation control signal FPC, the second pulse generation control signal SPC, and the external clock signal CLKMC. ) Is output as a high pulse signal. In this case, the pulse width of the clock pulse signal CLKMCP is changed as the frequency of the external clock signal CLKMC is changed. In FIG. 7, 'A' indicates the clock pulse signal CLKMCP when the frequency of the external clock signal CLKMC decreases, and 'B' indicates the frequency when the frequency of the external clock signal CLKMC increases. The clock pulse signal CLKMCP is shown. As indicated by 'A', when the pulse width of the clock pulse signal CLKMCP is equal to or smaller than the pulse width of the reference pulse signal REPLPL, the clock pulse signal CLKMCP and the reference pulse signal ( There is no section in which REFPLS) goes logic high at the same time. As a result, since the NMOS transistors N61 and N62 of the driver circuit 161 of the frequency comparator 160 are not turned on at the same time, the frequency detection signal FRE_DET is maintained at a logic low state. Meanwhile, as indicated by 'B', when the pulse width of the clock pulse signal CLKMCP is greater than the pulse width of the reference pulse signal REFPLS, the clock pulse signal CLKMCP and the reference pulse signal REPLLS There is a section T in which) becomes logic high at the same time. As a result, since the NMOS transistors N61 and N62 are turned on at the same time during the period T, the frequency detection signal FRE_DET is enabled to logic high.

도 8에는, 오토 프리차지 제어 회로(100)가 DDR(double data rate) SDRAM에 적용된 경우, 상기 오토 프리차지 제어 회로(100)의 동작과 관련된 신호들의 타이밍도가 도시된다. 도 8을 참고하면, 서로 다른 주파수를 갖는 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)의 타이밍도가 도시되어 있다. 상기 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)을 주파수가 높은 순서로 정렬하면, CLK2 > CLK1 > CLK3로 나타낼 수 있다. 도 8에서 CLKP1, CLKP2, CLKP3는 각각 상기 외부 클럭 신호들(CLKMC1, CLKMC2, CLKMC3)에 각각 기초하여 발생되는 제1 제어 클럭 신호들의 타이 밍도를 나타낸다. 또, 'C1'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC1)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다. 'C2'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC2)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다. 또, 'C3'은 상기 오토 프리차지 제어 회로(100)에 상기 외부 클럭 신호(CLKMC3)가 입력될 때, 상기 오토 프리차지 제어 회로(100)에 의해 발생되는 오토 프리차지 신호를 나타낸다.8 shows a timing diagram of signals related to the operation of the auto precharge control circuit 100 when the auto precharge control circuit 100 is applied to a double data rate (DDR) SDRAM. Referring to FIG. 8, timing diagrams of external clock signals CLKMC1, CLKMC2, and CLKMC3 having different frequencies are illustrated. When the external clock signals CLKMC1, CLKMC2, and CLKMC3 are arranged in the order of high frequency, they may be represented as CLK2> CLK1> CLK3. In FIG. 8, CLKP1, CLKP2 and CLKP3 represent timing diagrams of first control clock signals generated based on the external clock signals CLKMC1, CLKMC2 and CLKMC3, respectively. 'C1' represents an auto precharge signal generated by the auto precharge control circuit 100 when the external clock signal CLKMC1 is input to the auto precharge control circuit 100. 'C2' represents an auto precharge signal generated by the auto precharge control circuit 100 when the external clock signal CLKMC2 is input to the auto precharge control circuit 100. 'C3' represents an auto precharge signal generated by the auto precharge control circuit 100 when the external clock signal CLKMC3 is input to the auto precharge control circuit 100.

도 8에서 참조되는 것과 같이, 상기 오토 프리차지 제어 회로(100)는 높은 주파수의 상기 외부 클럭 신호(CLKMC2)가 입력되면, 반도체 메모리 장치의 기입 동작이 완료되는 시점으로부터 상기 제1 제어 클럭 신호(CLKP2)의 3 클럭 사이클 후 상기 오토 프리차지 제어 신호(C2)를 발생한다. 따라서, 기입 회복 시간(tWR2)이 감소되는 것이 방지되어, 반도체 메모리 장치의 안정적인 기입 동작이 보장될 수 있다. 또, 낮은 주파수의 상기 외부 클럭 신호(CLKMC3)가 입력될 때, 상기 오토 프리차지 제어 회로(100)는 상기 반도체 메모리 장치의 기입 동작이 완료되는 시점으로부터 상기 제1 제어 클럭 신호(CLKP3)의 2 클럭 사이클 후 상기 오토 프리차지 제어 신호(C3)를 발생한다. 따라서, 반도체 메모리 장치의 기입 동작 완료 후, 오토 프리차지 동작이 지연되는 것이 방지되어, 반도체 메모리 장치의 불필요한 휴지 시간을 감소시킬 수 있다.As illustrated in FIG. 8, when the external clock signal CLKMC2 having a high frequency is input, the auto precharge control circuit 100 receives the first control clock signal from the time when the write operation of the semiconductor memory device is completed. After 3 clock cycles of CLKP2, the auto precharge control signal C2 is generated. Therefore, the write recovery time tWR2 is prevented from being reduced, so that a stable write operation of the semiconductor memory device can be ensured. In addition, when the external clock signal CLKMC3 of low frequency is input, the auto precharge control circuit 100 receives two of the first control clock signals CLKP3 from the time when the write operation of the semiconductor memory device is completed. The auto precharge control signal C3 is generated after a clock cycle. Therefore, after completion of the write operation of the semiconductor memory device, the auto precharge operation can be prevented from being delayed, thereby reducing the unnecessary downtime of the semiconductor memory device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments of the present invention are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 외부 클럭 신호의 주파수 변화에 따라 기입 회복 시간을 보상하도록 오토 프리차지 신호를 발생함으로써, 반도체 메모리 장치의 기입 회복 시간을 안정적으로 보장하고, 반도체 메모리 장치의 기입 동작 패일을 방지할 수 있다.As described above, according to the present invention, by generating the auto precharge signal to compensate for the write recovery time according to the frequency change of the external clock signal, the write recovery time of the semiconductor memory device is stably ensured, The write operation failure can be prevented.

Claims

In an auto precharge control circuit of a semiconductor memory device that generates an auto precharge signal in response to a write command including an auto precharge command,

An auto precharge detection unit outputting an auto precharge detection signal in response to the power-up detection signal, the auto precharge signal, the first control signal, and the second control signal;

A precharge control unit configured to generate a precharge control signal in response to the auto precharge detection signal and the write completion signal;

A frequency detector configured to detect a frequency of an external clock signal in response to the power-up detection signal and the first write control signal and to generate a frequency detection signal in accordance with the detection result; And

And a precharge signal generator for generating the auto precharge signal in response to the power-up detection signal, the precharge control signal, and the frequency detection signal.

The method of claim 1,

The first and second control signals are enabled when the write command is activated, the write completion signal is disabled when the write operation of the semiconductor memory device is completed,

The auto precharge detection unit enables the auto precharge detection signal when the first and second control signals are enabled,

And the precharge control unit disables the precharge control signal when the auto precharge detection signal is enabled and the write completion signal is disabled.

The method of claim 1, wherein the precharge signal generator,

In response to the first control clock signal and the second write control signal generated based on the external clock signal, a second control clock signal is generated, the precharge control signal is inverted, and an inverted precharge control signal is output. An input logic circuit;

A first shift circuit that receives the inverted precharge control signal, delays the inverted precharge control signal for a set time in response to the second control clock signal, and outputs the delayed signal as a first shift signal ;

A second shift circuit that receives the first shift signal, delays the first shift signal for the set time in response to the second control clock signal, and outputs the delayed signal as a second shift signal;

A third shift circuit that receives the second shift signal, in response to the second control clock signal, delays the second shift signal for the set time, and outputs the delayed signal as a third shift signal;

A selection circuit which receives the second shift signal and the third shift signal and outputs any one of the second shift signal and the third shift signal in response to the frequency detection signal; And

And an output logic circuit for outputting the auto precharge signal in response to the second or third shift signal received from the selection circuit.

The method of claim 3, wherein each of the first to third shift circuits,

A first transmission circuit outputting the received signal in response to the second control clock signal;

An internal logic circuit configured to output an internal logic signal in response to an inverted signal of the power-up detection signal and an output signal of the first transmission circuit;

A second transmission circuit configured to receive and output the internal logic signal in response to the second control clock signal; And

And a latch circuit for latching the internal logic signal received from the second transfer circuit and outputting the latched signal as the first, the second, or the third shift signal.

The method of claim 3, wherein the output logic circuit,

A delay unit delaying the second or third shift signal received from the selection circuit for a set time and outputting the delayed signal;

An inverter for inverting the power-up detection signal and outputting an inverted power-up detection signal;

A NAND gate configured to output an internal logic signal in response to the inverted power-up detection signal, the second or third shift signal, and the delayed signal; And

And an inverter for inverting the internal logic signal and outputting the inverted signal as the auto precharge signal.

The method of claim 3,

The frequency detector enables the frequency detection signal when the frequency of the external clock signal is greater than a set value, disables the frequency detection signal when the frequency of the external clock signal is less than the set value,

The selection circuit outputs the second shift signal when the frequency detection signal is enabled, and outputs the third shift signal when the frequency detection signal is disabled.

The method of claim 3, wherein the selection circuit,

An inverter for inverting the frequency detection signal and outputting an inverted frequency detection signal;

A first transfer gate which is turned on or off and outputs the second shift signal to the output logic circuit in response to the frequency detection signal and the inverted frequency detection signal; And

A second transfer gate which is turned on or off in response to the frequency detection signal and the inverted frequency detection signal, and outputs the third shift signal to the output logic circuit when turned on,

And the second transfer gate is turned off when the first transfer gate is turned on.

The method of claim 1, wherein the frequency detector,

A pulse signal generator configured to output a reference pulse signal and a clock pulse signal in response to the power-up detection signal, the first write control signal, and the external clock signal; And

And a frequency comparator for comparing the reference pulse signal with a clock pulse signal and outputting the frequency detection signal according to the comparison result.

The method of claim 8, wherein the pulse signal generator,

A pulse generation control circuit for generating first and second pulse generation control signals in response to the power-up detection signal, the first write control signal, and the external clock signal;

A reference pulse generation circuit outputting the reference pulse signal in response to the first pulse generation control signal; And

And a clock pulse generation circuit configured to output the clock pulse signal in response to the first and second pulse generation control signals and the external clock signal.

The pulse generation control circuit of claim 9,

A driver circuit outputting an internal control signal in response to the first write control signal, the external clock signal, and the second pulse generation control signal;

A first latch circuit for latching the internal control signal and outputting the latched signal as the first pulse generation control signal;

A first transmission circuit configured to receive and output the first pulse generation control signal in response to the external clock signal;

An internal logic circuit outputting an internal logic signal in response to the power-up detection signal and the first pulse generation control signal received from the first transmission circuit;

A second transmission circuit configured to receive and output the internal logic signal in response to the external clock signal;

A second latch circuit for latching the internal logic signal received from the second transmission circuit and outputting the latched signal; And

And a delay circuit for delaying the latched signal received from the second latch circuit and outputting the delayed signal as the second pulse generation control signal.

The circuit of claim 9, wherein the reference pulse generating circuit comprises:

A delay unit delaying the first pulse generation control signal for a set time and outputting the delayed signal; And

And a NAND gate configured to output the reference pulse signal in response to the first pulse generation control signal and the delayed signal.

The circuit of claim 9, wherein the clock pulse generation circuit comprises:

A NAND gate configured to output an internal logic signal in response to the first pulse generation control signal, the second pulse generation control signal, and the external clock signal; And

And an inverter for inverting the internal logic signal and outputting the inverted signal as the clock pulse signal.

The method of claim 8,

The reference pulse signal is a low pulse signal, and the clock pulse signal is a high pulse signal whose pulse width is changed according to a frequency change of the external clock signal.

The method of claim 8,

The clock pulse generation circuit increases the pulse width of the clock pulse signal when the frequency of the external clock signal increases, and decreases the pulse width of the clock pulse signal when the frequency of the external clock signal decreases. Precharge control circuit.

The method of claim 14,

The frequency comparator disables the frequency detection signal when the pulse width of the clock pulse signal is equal to or smaller than the pulse width of the reference pulse signal, and the pulse width of the clock pulse signal is equal to the reference pulse signal. And an auto precharge control circuit that enables the frequency detection signal when greater than a pulse width.