KR20060113276A - Method for forming via hole using dual damascene process - Google Patents

Method for forming via hole using dual damascene process Download PDF

Info

Publication number
KR20060113276A
KR20060113276A KR1020050036561A KR20050036561A KR20060113276A KR 20060113276 A KR20060113276 A KR 20060113276A KR 1020050036561 A KR1020050036561 A KR 1020050036561A KR 20050036561 A KR20050036561 A KR 20050036561A KR 20060113276 A KR20060113276 A KR 20060113276A
Authority
KR
South Korea
Prior art keywords
barc
photoresist
film
via hole
dual damascene
Prior art date
Application number
KR1020050036561A
Other languages
Korean (ko)
Inventor
최재성
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050036561A priority Critical patent/KR20060113276A/en
Publication of KR20060113276A publication Critical patent/KR20060113276A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A method for forming a via hole using dual damascene process is provided to reduce the thickness of a photoresist and to remove stably a photoresist pattern by performing photolithography process after coating a BARC(Bottom Anti-Reflective Coating) layer. An insulating layer(21) having a trench is formed on a substrate(20). A BARC layer(23) is coated on the resultant structure. A photoresist layer is coated on the BARC layer. The photoresist layer and the BARC layer are simultaneously etched to expose the insulating layer by exposing and developing. A via hole(26) is then formed by etching the exposed insulating layer using the photoresist pattern(24) and the BARC pattern. The photoresist pattern and the BARC pattern are removed.

Description

듀얼 다마신 공정을 이용한 비아홀 형성방법{METHOD FOR FORMING VIA HOLE USING DUAL DAMASCENE PROCESS}Via hole formation method using dual damascene process {METHOD FOR FORMING VIA HOLE USING DUAL DAMASCENE PROCESS}

도 1a 내지 도 1e는 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 도시한 단면도.1A to 1E are cross-sectional views illustrating a via hole forming method using a dual damascene process according to the prior art.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 도시한 단면도.2A to 2E are cross-sectional views illustrating a via hole forming method using a dual damascene process according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 20 : 기판10, 20: substrate

11, 21 : 절연막11, 21: insulating film

12, 15, 24 : 포토레지스트 패턴12, 15, 24: photoresist pattern

14, 21 : 트렌치14, 21: trench

17, 26 : 비아홀17, 26: Via Hole

23 : BARC막23: BARC film

본 발명은 듀얼 다마신(dual damascene) 공정을 이용한 비아홀(via hole) 형성방법에 관한 것으로, 특히 후(後)비아 방식 듀얼 다마신 공정을 이용한 비아홀 형성방법에 관한 것이다. The present invention relates to a via hole forming method using a dual damascene process, and more particularly, to a via hole forming method using a post via dual damascene process.

반도체 소자 또는 전자 소자 등에 있어서는, 금속배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 상기 도전체막을 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝함으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다. In a semiconductor device, an electronic device, or the like, after depositing a conductor film such as aluminum (Al) or tungsten (W) on an insulating film as a metal wiring forming technology, the conductor film is subjected to a conventional photolithography process and dry etching ( The technique of forming metal wiring by patterning through dry etching process has been established and widely used in this field. In particular, recently, a method of using a low-resistance metal such as copper (Cu) instead of aluminum or tungsten as wiring to reduce the RC delay centering on logic devices requiring high integration and high performance among semiconductor devices has recently been used. Is being studied. In RC, 'R' represents wiring resistance, and 'C' represents dielectric constant of the insulating film.

구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선 재료로 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 연속적으로 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이 외에도 다양한 방법들이 제시되고 있다. In the metallization process using copper, the patterning process is more difficult than aluminum or tungsten. Accordingly, a so-called 'damascene' process is used in which a trench is first formed and a metal wiring is formed to fill the trench. Currently commonly used processes include the single damascene process and the dual damascene process. The single damascene process is a method of forming a via hole by filling a via hole with a conductive material, forming a trench for wiring in the upper portion thereof, and then filling a trench with a wiring material to form metal wiring. The dual damascene process is a method of forming a metallization by forming a via hole and a wiring trench, and subsequently filling the wiring material with the via hole and the wiring trench. In addition, various methods are suggested.

도 1a 내지 도 1e는 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 후비아 방식에 대해 설명한다. 1A to 1E are cross-sectional views illustrating a method of forming a via hole using a dual damascene process according to the prior art. Here, the Hubia system will be described.

먼저, 도 1a에 도시된 바와 같이, 소정의 제조공정을 통해 반도체 구조물층(미도시)이 형성된 기판(10) 상에 IMD(Inter Metal Dielectric)막(11)을 증착한다. 그런 다음, IMD막(11) 상에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 IMD막(11)의 일부가 노출되는 포토레지스트 패턴(12)을 형성한다. First, as illustrated in FIG. 1A, an intermetal dielectric (IMD) film 11 is deposited on a substrate 10 on which a semiconductor structure layer (not shown) is formed through a predetermined manufacturing process. Then, after the photoresist is applied on the IMD film 11, an exposure and development process using a photomask is performed to expose the photoresist pattern 12 in which a part of the IMD film 11 is exposed. Form.

이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(12)을 식각 마스크로 이용한 식각공정(13)을 실시하여 노출된 IMD막(11)의 일부를 일정 깊이로 식각한다. 이로써, IMD막(11) 내부에는 트렌치(trench, 14)가 형성된다. 그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(12)을 제거한다. Subsequently, as illustrated in FIG. 1B, an etching process 13 using the photoresist pattern 12 as an etching mask is performed to etch a part of the exposed IMD film 11 to a predetermined depth. As a result, a trench 14 is formed in the IMD film 11. Then, a strip process is performed to remove the photoresist pattern 12.

이어서, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(12)이 제거된 IMD막(11) 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 트렌치(14, 도 1b참조)의 내부의 IMD막(11)의 일부가 노출되는 포토레지스트 패턴(15)을 형성한다. Subsequently, as shown in FIG. 1C, after the photoresist is applied on the IMD film 11 from which the photoresist pattern 12 has been removed, an exposure and development process using a photo mask is performed to refer to the trenches 14 and 1B. A photoresist pattern 15 is formed in which a part of the IMD film 11 is exposed.

이어서, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각 마스크로 이용한 식각공정(16)을 실시하여 노출된 IMD막(11)의 일부를 식각한다. 이로써, IMD막(11)의 하부에 형성된 하부층(미도시)의 일부가 노출되는 비아홀(17)이 형성된다. 여기서, 하부층은 반도체 구조물층 중 하나이다. Subsequently, as shown in FIG. 1D, an etching process 16 using the photoresist pattern 15 as an etching mask is performed to etch a part of the exposed IMD film 11. As a result, the via hole 17 exposing a portion of the lower layer (not shown) formed under the IMD film 11 is formed. Here, the lower layer is one of the semiconductor structure layers.

이어서, 도 1e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(15)을 제거한다. 이로써, 동도면에서 도시된 프로파일(profile)을 갖는 트렌치(14) 및 비아홀(17)이 완성된다. Subsequently, as shown in FIG. 1E, a strip process is performed to remove the photoresist pattern 15. This completes the trench 14 and via hole 17 with the profile shown in the same figure.

그러나, 종래기술에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법에서는 도 1c와 같이 비교적 폭이 넓고, 단차를 갖는 트렌치(14)가 형성된 상태에서 포토레지스트 패턴(15)을 형성하기 때문에 포토레지스트를 두껍게 도포해야만 한다. 이에 따라, 도 1e와 같이 비아홀(17)을 형성한 후 스트립 공정시 포토레지스트 패턴(15)이 제거되지 않고 일부가 잔류되거나, 포토레지스트 패턴(15)을 완전히 제거하기 위하여 스트립 공정을 과도 진행하는 경우 하부 IMD막(11)이 손상되는 문제가 발생하게 된다. However, in the method of forming a via hole using the dual damascene process according to the prior art, the photoresist is thick because the photoresist pattern 15 is formed in a state in which a trench 14 having a relatively wide width and a step is formed as shown in FIG. 1C. Must be applied. Accordingly, after the via hole 17 is formed as shown in FIG. 1E, a portion of the photoresist pattern 15 is not removed during the stripping process, or a strip process is excessively performed to completely remove the photoresist pattern 15. In this case, the lower IMD layer 11 may be damaged.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 비아홀을 형성하기 위해 사용되는 포토레지스트의 두께를 감소시켜 포토레지스트 패턴을 안정적으로 제거할 수 있는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the above problems, a method of forming a via hole using a dual damascene process that can stably remove the photoresist pattern by reducing the thickness of the photoresist used to form the via hole. The purpose is to provide.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 내부에 트렌치가 형성된 절연막을 기판 상에 형성하는 단계와, 상기 트렌치를 포함하는 전체 구조 상부에 현상액에 용해되는 BARC막 물질을 도포하는 단계와, 상기 BARC막 상부에 포토레지스트를 도포하는 단계와, 상기 트렌치 내부로 노출되는 상기 절연막의 일부가 노출되도록 포토 마스크를 이용한 노광 및 현상공정을 실시하여 상기 포토레지스트 및 상기 BARC막을 동시에 식각하는 단계와, 식각된 상기 포토레지스트 및 상기 BARC막을 이용한 식각공정을 통해 상기 절연막을 식각하여 비아홀을 형성하는 단계와 상기 포토레지스트 및 상기 BARC막을 제거하는 단계를 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법을 제공한다. According to an aspect of the present invention, there is provided a method of forming an insulating film having a trench formed therein on a substrate, and applying a BARC film material dissolved in a developer on an entire structure including the trench. And etching the photoresist and the BARC film simultaneously by applying a photoresist on the BARC film and performing an exposure and development process using a photo mask to expose a portion of the insulating film exposed into the trench. And forming a via hole by etching the insulating film through an etching process using the etched photoresist and the BARC film, and removing the photoresist and the BARC film. to provide.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

실시예Example

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼 다마신 공정을 이용한 비아홀 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 2a 내지 도 2e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다. 2A through 2E are cross-sectional views illustrating a method of forming a via hole using a dual damascene process according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 2A to 2E are the same components having the same function.

먼저, 도 2a를 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(20)이 제공된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 배선 등을 포함할 수 있다. First, referring to FIG. 2A, a semiconductor substrate 20 having a predetermined semiconductor structure layer (not shown) is provided. The semiconductor structure layer may include a transistor, a memory cell, a capacitor, a junction layer, a conductive layer, a wiring, and the like.

이어서, 반도체 구조물층 상에는 절연막(21)을 형성한다. 여기서, 절연막(11)은 ILD(Inter Layer Dielectric), IMD(Inter Metal Dielectric) 또는 IPD(Inter Poly Dielectric)로 기능한다. 이때, 절연막(21)은 CDO(Carbon Doped Oxide)(예컨대, 제품명으로는 Coral, black diamond) 또는 카본(carbon)이 함유된 울트라(ultra) 저유전막(k<3.0)으로 형성한다. 울트라 저유전막으로는 스핀 온(spin on) 방식으로 형성된 저유전막일 수 있으며, 예컨대 저유전막은 SiOC막일 수 있다. 이 외에, 카본이 함유된 열산화막(thermal oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 사용할 수도 있다. 한편, 절연막(21)은 단일막으로 형성하거나, 적어도 2층 적층된 복합 구조로 형성한다. Next, an insulating film 21 is formed on the semiconductor structure layer. Here, the insulating film 11 functions as an inter layer dielectric (ILD), an inter metal dielectric (IMD), or an inter poly dielectric (IPD). At this time, the insulating film 21 is formed of an ultra low dielectric film (k < 3.0) containing carbon doped oxide (CDO) (eg, product name: Coral, black diamond) or carbon. The ultra low dielectric film may be a low dielectric film formed by a spin on method, for example, the low dielectric film may be a SiOC film. In addition, a thermal oxide film containing carbon or a Tetra Ethyle Ortho Silicate (TEOS) film may be used. On the other hand, the insulating film 21 is formed in a single film or a complex structure in which at least two layers are stacked.

이어서, 절연막(21)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다. Subsequently, the insulating film 21 may be planarized through a planarization process. In this case, the planarization process may be performed by a chemical mechanical polishing (CMP) method.

이어서, 절연막(21) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 절연막(21)의 일부가 노출되는 포토레지스트 패턴(미도시)을 형성한다. Subsequently, after the photoresist is coated on the insulating film 21, an exposure and development process using a photo mask is performed to form a photoresist pattern (not shown) in which a part of the insulating film 21 is exposed.

이어서, 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 노 출된 절연막(21)의 일부를 일정 깊이로 식각한다. 이로써, 절연막(21) 내부에는 트렌치(22)가 형성된다. 그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다. Subsequently, an etching process using the photoresist pattern as an etching mask is performed to etch a part of the exposed insulating film 21 to a predetermined depth. As a result, the trench 22 is formed in the insulating film 21. Then, a strip process is performed to remove the photoresist pattern.

이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴이 제거된 절연막(21) 상부에 현상액에 용해되는 물질로 BARC(Bottom Anti Reflection Coting)막(23)을 형성한다. 이때, BARC막(23)은 임플란트 포토(implant photo) 공정시 스탠딩 웨이브(standing wave)를 감소시키기 위해 개발된 큐어링(curing) 온도조건에 따라 용해도(solubility)가 변하는 물질을 사용한다. Subsequently, as illustrated in FIG. 2B, a bottom anti reflection coating (BARC) layer 23 is formed of a material dissolved in a developer on the insulating layer 21 from which the photoresist pattern is removed. In this case, the BARC film 23 uses a material whose solubility changes according to a curing temperature condition developed to reduce standing waves in an implant photo process.

BARC막(23)으로 사용되는 물질에 대해서는 "Developer Soluble Organic BARCs for KrF Lithography" 제목으로 'Advances in Resist Technology & Processing XX, Proceedings of SPIE Vol. 5023(2003) pp 878-882'에 개시되어 있다. For the material used as the BARC film 23, entitled "Developer Soluble Organic BARCs for KrF Lithography", "Advances in Resist Technology & Processing XX, Proceedings of SPIE Vol. 5023 (2003) pp 878-882 '.

이어서, 큐어링 공정을 실시하여 BARC막(23)을 큐어링한다. 이때, 큐어링 공정은 BARC막(23) 도포 공정과 인-시튜(in-situ)로 동일 챔버 내에서 실시되며, 핫 플레이트(hot plate) 또는 오븐(oven)을 사용하여 50 내지 300℃의 온도로 실시한다. 여기서, 큐어링 공정은 BARC막(23)의 용해도를 제어하기 위한 공정으로서, 큐어링 공정시 온도에 따라 BARC막(23)의 용해도는 변하는데, 온도가 높을 수록 용해도는 낮아진다. Subsequently, a curing process is performed to cure the BARC film 23. At this time, the curing process is performed in the same chamber as the BARC film 23 coating process and in-situ, using a hot plate or an oven (temperature 50 ~ 300 ℃) To be carried out. Here, the curing process is a process for controlling the solubility of the BARC film 23. The solubility of the BARC film 23 varies depending on the temperature during the curing process, but the higher the temperature, the lower the solubility.

이어서, 도 2c에 도시된 바와 같이, BARC막(23) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(24)을 형성한다. 이때, BARC막(23)은 노광 및 현상공정시 사용되는 현상액에 의해 포토레지스트 패턴(24)과 동시에 식각된다. 이로써, 포토레지스트 패턴(24)과 동일한 패턴을 갖는다. Subsequently, as shown in FIG. 2C, after the photoresist is applied on the BARC film 23, an exposure and development process using a photo mask is performed to form the photoresist pattern 24. At this time, the BARC film 23 is etched simultaneously with the photoresist pattern 24 by the developer used during the exposure and development processes. This has the same pattern as the photoresist pattern 24.

이어서, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(24)과 BARC막(23)을 식각 마스크로 이용한 식각공정(25)을 실시하여 BARC막(23)과 포토레지스트 패턴(24)으로 노출된 절연막(21)을 식각한다. 이로써, 트렌치(22, 도 2a참조) 내부에는 비아홀(26)이 형성된다. Subsequently, as illustrated in FIG. 2D, an etching process 25 using the photoresist pattern 24 and the BARC film 23 as an etching mask is performed to expose the BARC film 23 and the photoresist pattern 24. The insulating film 21 is etched. As a result, a via hole 26 is formed in the trench 22 (refer to FIG. 2A).

이어서, 도 2e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(24)과 BARC막(23)을 제거한다. 이로써, 동도면에 도시된 프로파일을 갖는 트렌치(22) 및 비아홀(26)이 완성된다. Subsequently, as shown in FIG. 2E, a strip process is performed to remove the photoresist pattern 24 and the BARC film 23. This completes the trench 22 and via hole 26 having the profile shown in the same drawing.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 의하면, 트렌치를 형성한 후 현상액에 용해되는 BARC막 물질을 도포한 후 포토리소그래피 공정을 진행함으로써 상대적으로 포토레지스트의 두께를 감소시키는 것이 가능하며, 이를 통해 비아홀을 형성한 후 안정적으로 포토레지스트 패턴을 제거할 수 있다. 보통, BARC막이 포토레지스트보다 제 거공정이 쉽다. As described above, according to the present invention, it is possible to relatively reduce the thickness of the photoresist by forming a trench and then applying a BARC film material dissolved in a developer and then performing a photolithography process, thereby forming a via hole. After that, the photoresist pattern may be stably removed. Usually, the BARC film is easier to remove than the photoresist.

또한, 본 발명에 의하면, 포토레지스트 하부에 BARC막을 도포함으로써 노광공정시 조사되는 광의 반사에 의한 포토레지스트의 손상과, 이로 인한 불균일성을 방지할 수 있다. In addition, according to the present invention, by applying a BARC film on the lower portion of the photoresist, damage to the photoresist due to reflection of light irradiated during the exposure process and nonuniformity due to this can be prevented.

또한, 본 발명에 의하면, 포토레지스트와 BARC막을 동시에 식각함으로써, BARC 스킴(scheme)을 적용하는 경우 발생하는 BARC막의 식각공정의 어려움을 해결할 수 있다. In addition, according to the present invention, by simultaneously etching the photoresist and the BARC film, it is possible to solve the difficulty of the etching process of the BARC film generated when the BARC scheme is applied.

Claims (4)

내부에 트렌치가 형성된 절연막을 기판 상에 형성하는 단계;Forming an insulating film having a trench formed therein on the substrate; 상기 트렌치를 포함하는 전체 구조 상부에 현상액에 용해되는 BARC막 물질을 도포하는 단계;Applying a BARC film material dissolved in a developer on the entire structure including the trench; 상기 BARC막 상부에 포토레지스트를 도포하는 단계;Applying a photoresist on the BARC film; 상기 트렌치 내부로 노출되는 상기 절연막의 일부가 노출되도록 포토 마스크를 이용한 노광 및 현상공정을 실시하여 상기 포토레지스트 및 상기 BARC막을 동시에 식각하는 단계; Etching and simultaneously etching the photoresist and the BARC layer by performing an exposure and development process using a photo mask to expose a portion of the insulating layer exposed in the trench; 식각된 상기 포토레지스트 및 상기 BARC막을 이용한 식각공정을 통해 상기 절연막을 식각하여 비아홀을 형성하는 단계; 및Forming via holes by etching the insulating layer through an etching process using the etched photoresist and the BARC layer; And 상기 포토레지스트 및 상기 BARC막을 제거하는 단계Removing the photoresist and the BARC film 를 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법.Via hole forming method using a dual damascene process comprising a. 제 1 항에 있어서, The method of claim 1, 상기 BARC막을 도포한 후, 상기 BARC막에 대하여 큐어링 공정을 실시하는 단계를 더 포함하는 듀얼 다마신 공정을 이용한 비아홀 형성방법.After applying the BARC film, the method of forming a via hole using a dual damascene process further comprising the step of performing a curing process for the BARC film. 제 2 항에 있어서, The method of claim 2, 상기 큐어링 공정은 상기 BARC막 도포 공정과 인-시튜로 동일 챔버 내에서 핫 플레이트 또는 오븐을 이용하여 실시하는 듀얼 다마신 공정을 이용한 비아홀 형성방법.The curing process is a via-hole forming method using a dual damascene process is carried out using a hot plate or an oven in the same chamber in-situ with the BARC film application process. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 큐어링 공정은 50 내지 300℃ 온도에서 실시하는 듀얼 다마신 공정을 이용한 비아홀 형성방법.The curing process is a via-hole forming method using a dual damascene process carried out at a temperature of 50 to 300 ℃.
KR1020050036561A 2005-04-30 2005-04-30 Method for forming via hole using dual damascene process KR20060113276A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050036561A KR20060113276A (en) 2005-04-30 2005-04-30 Method for forming via hole using dual damascene process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036561A KR20060113276A (en) 2005-04-30 2005-04-30 Method for forming via hole using dual damascene process

Publications (1)

Publication Number Publication Date
KR20060113276A true KR20060113276A (en) 2006-11-02

Family

ID=37651664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036561A KR20060113276A (en) 2005-04-30 2005-04-30 Method for forming via hole using dual damascene process

Country Status (1)

Country Link
KR (1) KR20060113276A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853800B1 (en) 2007-08-23 2008-08-25 주식회사 동부하이텍 Method of forming dual damascene pattern in a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100853800B1 (en) 2007-08-23 2008-08-25 주식회사 동부하이텍 Method of forming dual damascene pattern in a semiconductor device

Similar Documents

Publication Publication Date Title
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
US6319821B1 (en) Dual damascene approach for small geometry dimension
KR100433091B1 (en) Method for forming metal line using damascene process
KR100494955B1 (en) Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
US20080020327A1 (en) Method of formation of a damascene structure
US20030008513A1 (en) Process for using photo-definable layers in the manufacture of semiconductor devices and resulting structures of same
US11189562B1 (en) Interconnection structure having increased conductive features and method of manufacturing the same
US6716741B2 (en) Method of patterning dielectric layer with low dielectric constant
US6861376B1 (en) Photoresist scum free process for via first dual damascene process
JP4082812B2 (en) Semiconductor device manufacturing method and multilayer wiring structure forming method
KR20030000137A (en) Manufacturing method for semiconductor device
KR20070034294A (en) Via hole formation method using dual damascene process
KR20060113276A (en) Method for forming via hole using dual damascene process
US6800558B1 (en) Photoresist scum for copper dual damascene process
KR100909174B1 (en) How to form a dual damascene pattern
US8940641B1 (en) Methods for fabricating integrated circuits with improved patterning schemes
KR20000072897A (en) method of manufacturing semiconductor device
US20240004300A1 (en) Method of processing a substrate
KR20030038521A (en) Process for fabricating a semiconductor device
US20240008266A1 (en) Method of fabricating bit line contacts
KR100917099B1 (en) Method of forming a dual damascene pattern
KR100365936B1 (en) Method for forming via contact in semiconductor device
KR20070064965A (en) Method for forming micro-pattern of semiconductor device
KR100772699B1 (en) Method for forming semiconductor device
KR101127034B1 (en) Method of forming dual damascene pattern in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application