KR20060110180A - Nonvolatile memory device - Google Patents
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Abstract
Description
도 1은 종래기술에 따른 비휘발성 메모리 소자의 메모리 셀 어레이를 도시한 평면도.1 is a plan view illustrating a memory cell array of a nonvolatile memory device according to the prior art.
도 2는 도 1에 도시된 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도.FIG. 2 is an equivalent circuit diagram of a memory cell array of the nonvolatile memory device shown in FIG. 1.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이를 도시한 평면도.3 is a plan view illustrating a memory cell array of a nonvolatile memory device according to a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
MCs : 선택셀MCs: Select Cell
MCinh : 금지셀MCinh: Banned Cell
WL0 내지 WL3 : 워드라인WL0 to WL3: word line
BL0 내지 BL3 : 비트라인BL0 to BL3: bit line
SL0 내지 SL3 : 소오스 라인SL0 to SL3: source line
FG : 플로팅 게이트FG: Floating Gate
CG : 컨트롤 게이트CG: Control Gate
CNT : 컨택부CNT: Contact
본 발명은 비휘발성 메모리 소자(nonvolatile memory device)에 관한 것으로, 특히 EEPROM(Electrical Erasable Programmable Read Only Memory) 소자의 소오스 라인 구조에 관한 것이다.The present invention relates to a nonvolatile memory device, and more particularly, to a source line structure of an electric erasable programmable read only memory (EEPROM) device.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 셀의 데이터를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 셀의 데이터를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 메모리 소자 등이 있다. The semiconductor memory device may be classified into a volatile memory device and a nonvolatile memory device. Volatile memory devices lose their data in memory cells when their power supply is interrupted, and include dynamic random access memory (DRAM) devices and static RAM (SRAM) devices. Nonvolatile memory devices include memory devices that retain data of memory cells even when a power supply is cut off, such as EEPROM devices and flash memory devices.
비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식 이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다. Program operation in the nonvolatile memory device is performed by F-N tunneling and hot electron injection. The F-N tunneling method is a method in which a program operation is performed by applying a high electric field to a gate insulating film to inject electrons into a floating gate from a semiconductor substrate. In the hot electron injection method, hot electrons generated in a channel region near a drain are injected into a floating gate to perform a program operation. Meanwhile, an erase operation of the nonvolatile memory device is performed by releasing electrons injected into the floating gate into the semiconductor substrate or the source through a program operation.
이와 같이, F-N 터널링 방식에 의한 프로그램 동작시에는 선택 셀의 컨트롤 게이트에 강한 고전압이 인가된다. 이러한 강한 고전압은 선택 셀 뿐만 아니라 워드라인(word line)을 공유하고 있는 모든 셀에 동일하게 인가된다. 이에 따라, 선택되지 않은 셀까지 프로그램이 이루어질 수 있는데, 이러한 현상을 방지하기 위하여 선택 셀과 인접한 비선택 셀의 비트라인에 소정의 전압, 예컨대 'Vpp-4V'을 인가한다. As such, during the program operation using the F-N tunneling method, a strong high voltage is applied to the control gate of the selected cell. This strong high voltage is equally applied to all cells that share the word line as well as the selected cell. Accordingly, the program can be programmed up to the unselected cell. In order to prevent this phenomenon, a predetermined voltage, for example, 'Vpp-4V' is applied to the bit line of the non-selected cell adjacent to the selected cell.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 메모리 셀 어레이를 도시한 평면도이고, 도 2는 도 1에 도시된 메모리 셀 어레이를 간략하게 도시한 등가 회로도이다. 1 is a plan view illustrating a memory cell array of a nonvolatile memory device according to the related art, and FIG. 2 is an equivalent circuit diagram briefly illustrating the memory cell array shown in FIG. 1.
도 1에 도시된 바와 같이, 종래기술에 따른 비휘발성 메모리 소자의 메모리 셀 어레이는 수평방향으로 신장된 복수의 워드라인(WL0 내지 WL6)과, 워드라인(WL0 내지 WL6)과 서로 교차되도록 수직한 방향으로 신장된 복수의 비트라인(BL0 내지 BL3)과, 비트라인(BLO 내지 BL3)과 나란한 방향으로 각 비트라인 사이에 교번적으로 형성된 복수의 소오스 라인(SL0 내지 SL3)과, 워드라인(WL0 내지 WL6)과 비트라인(BL0 내지 BL3)의 교차 지점에 각각 하나씩 형성된 복수의 메모리 셀(MC)로 이루어진다. As shown in FIG. 1, a memory cell array of a nonvolatile memory device according to the related art is perpendicular to cross a plurality of word lines WL0 to WL6 and horizontally extending word lines WL0 to WL6. A plurality of bit lines BL0 to BL3 extending in the direction, a plurality of source lines SL0 to SL3 alternately formed between each bit line in a direction parallel to the bit lines BLO to BL3, and a word line WL0 To WL6) and a plurality of memory cells MC each formed at the intersection of the bit lines BL0 to BL3.
예컨대, 도 2에 도시된 바와 같이, 프로그램을 위해 선택된 셀(MCs)(이하, 선택셀이라 함)에 대해 프로그램 동작을 수행하는 경우, 인접 셀 중 도시된 'A'와 같이 워드라인에 '0V'가 인가되고, 비트라인에 'Vpp-4V'가 인가되는 셀(이하, 금지셀(inhibit cell)이라 함)이 존재하게 된다. 이러한 금지셀은 프로그램 동작시 선택되지 않은 셀로서, 프로그램 동작이 이루어지지 않아야 한다. 이를 위해, 이러한 금지 셀의 비트라인에는 'Vpp-4V'의 바이어스(bias)가 인가된다. 결국, 선택셀(MCs)에 대하여 프로그램 동작을 수행할 때마다 이러한 금지셀의 비트라인에는 'Vpp-4V'가 인가되어 스트레스를 받게 되며, 심한 경우 금지셀이 프로그램된 셀인 경우 셀의 플로팅 게이트에서 전자가 비트라인으로 빠져나가 소거셀로 변경될 수도 있다. For example, as shown in FIG. 2, when the program operation is performed on the cells MCs (hereinafter, referred to as selection cells) selected for the program, '0V' is displayed on the word line as shown in 'A' among the adjacent cells. 'Is applied, and a cell (hereinafter referred to as an inhibit cell) to which' Vpp-4V 'is applied is present in the bit line. Such a prohibited cell is a cell not selected during a program operation, and a program operation should not be performed. To this end, a bias of 'Vpp-4V' is applied to the bit line of the forbidden cell. As a result, whenever a program operation is performed on the selected cells MCs, 'Vpp-4V' is applied to the bit line of the forbidden cell to be stressed, and in a severe case, the forbidden cell is a programmed cell. The former may exit the bit line and change into an erase cell.
한편, 도 1에 도시된 'MCinh'는 금지셀이고, 'FG'는 플로팅 게이트이고, 'CG'는 컨트롤 게이트이며, 'CNT'는 소오스 영역과 소오스 라인을 접속시키는 컨택부이다. Meanwhile, 'MCinh' shown in FIG. 1 is a forbidden cell, 'FG' is a floating gate, 'CG' is a control gate, and 'CNT' is a contact portion connecting a source region and a source line.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 동일 비트라인에 연결된 셀의 수를 감소시켜 선택셀의 프로그램 동작시 비트라인을 통해 금지셀에 가해지는 바이어스(Vpp-4V)에 의한 스트레스를 감소시켜 셀이 열화되는 것을 방지할 수 있는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다. Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, by reducing the number of cells connected to the same bit line to bias the bias cell through the bit line during the program operation of the selected cell (Vpp-4V). It is an object of the present invention to provide a nonvolatile memory device capable of reducing the stress caused by the < RTI ID = 0.0 >
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 더미 워드라인과, 상기 더미 워드라인을 경계로 이분할된 제1 및 제2 그룹 내에 각각 일방향으로 신장된 복수의 워드라인과, 상기 제1 및 제2 그룹 내에 각각 형성된 복수의 상기 워드라인과 수직으로 교차되도록 형성된 복수의 비트라인과, 상기 제1 및 제2 그룹 내에 각각 형성된 상기 비트라인과 교번적으로 나란하게 형성되되, 상기 제1 그룹에서 상기 제2 그룹까지 분리되지 않고 신장된 복수의 소오스 라인과, 상기 워드라인과 상기 비트라인이 수직으로 교차하는 지점에 형성된 복수의 셀을 포함하는 비휘발성 메모리 소자를 제공한다. According to an aspect of the present invention, there is provided a dummy word line, a plurality of word lines extending in one direction, respectively, in a first group and a second group divided by the dummy word line. A plurality of bit lines formed to vertically intersect the plurality of word lines formed in the first and second groups, and alternately with the bit lines formed in the first and second groups, respectively; A nonvolatile memory device including a plurality of source lines extended without being separated from a group to the second group, and a plurality of cells formed at a point where the word line and the bit line vertically cross each other.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
실시예Example
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도시한 메모리 셀 어레이의 평면도이다. 3 is a plan view of a memory cell array illustrated for describing a nonvolatile memory device according to an exemplary embodiment of the present invention.
도 3에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이는 더미(dummy) 워드라인(WLd)을 경계로 상하로 가상 분할된 각 그룹(GP1, GP2) 내에 수평방향으로 신장된 복수의 워드라인(WL0 내지 WL2)과, 워드라인(WL0 내지 WL2)과 교차하도록 수직방향으로 신장된 복수의 비트라인(BL0 내지 BL3)과, 비트라인(BL0 내지 BL3)과 나란한 방향으로 각 비트라인과 교 번적으로 형성되고, 인접한 그룹과 서로 공유하는 복수의 소오스 라인(SL0 내지 SL3)과, 워드라인(WL0 내지 WL2)과 비트라인(BL0 내지 BL3)이 교차하는 지점에 형성된 복수의 셀을 포함한다. As shown in FIG. 3, a memory cell array of a nonvolatile memory device according to an exemplary embodiment of the present invention may be formed in each group GP1 and GP2 virtually divided up and down by a boundary of a dummy word line WLd. The plurality of word lines WL0 to WL2 extending in the horizontal direction, the plurality of bit lines BL0 to BL3 extending in the vertical direction to intersect the word lines WL0 to WL2, and the bit lines BL0 to BL3. It is formed alternately with each bit line in a side-by-side direction, at a point where a plurality of source lines SL0 to SL3 and word lines WL0 to WL2 and bit lines BL0 to BL3 intersect each other and are shared with adjacent groups. It includes a plurality of cells formed.
여기서, 더미 워드라인(WLd)은 컨택부를 통해 어떠한 셀과 접속되지 않고 독립적으로 기능한다. 복수의 각 셀은 워드라인과 접속된 컨트롤 게이트(CG)와, 컨트롤 게이트(CG)와 유전체막을 두고 중첩된 플로팅 게이트(FG)와, 컨택부(CNT)를 통해 비트라인과 접속된 드레인 영역과, 소오스 라인과 접속된 소오스 영역으로 이루어진다. Here, the dummy word line WLd functions independently without being connected to any cell through the contact unit. Each cell includes a control gate CG connected to a word line, a floating gate FG overlapping the control gate CG and a dielectric film, a drain region connected to a bit line through a contact part CNT, And a source region connected to the source line.
또한, 그룹(GP1, GP2) 간에는 비트라인(BL0 내지 BL3)과 소오스 라인(SL0 내지 SL3)이 서로 다른 순서로 형성된다. 예컨대, 동도면에서 도시된 바와 같이, 그룹(GP1) 내에서는 비트라인(BL0)이 소오스 라인(SL0)보다 먼저 형성되어, 두라인이 교번적으로 형성된다. 반대로, 그룹(GP2) 내에서는 소오스 라인(SL0)이 비트라인(BL0)보다 먼저 형성된다. 이에 따라, 그룹(CP1, CP2) 간에 소오스 라인(SL0 내지 SL3)을 공동으로 공유하기 위하여 더미 워드라인(WLd)을 경계로 엇갈리는 형태로 접속된다. In addition, the bit lines BL0 to BL3 and the source lines SL0 to SL3 are formed in different orders between the groups GP1 and GP2. For example, as shown in the figure, the bit line BL0 is formed before the source line SL0 in the group GP1 so that two lines are alternately formed. In contrast, in the group GP2, the source line SL0 is formed before the bit line BL0. Accordingly, in order to jointly share the source lines SL0 to SL3 between the groups CP1 and CP2, the dummy word lines WLd are connected in a staggered manner.
한편, 각 그룹(GP1, GP2) 내에서 비트라인(BL0 내지 BL3)과 소오스 라인(SL0 내지 SL3)은 서로 접속되지 않도록 적어도 하나의 층간 절연막(미도시)을 사이에 두고 서로 다른 층에 형성된다. 예컨대, 비트라인(BL0 내지 BL3)을 하부층에 형성하고, 소오스 라인(SL0 내지 SL3)을 상부층에 형성하거나, 반대로 비트라인(BL0 내지 BL3)을 하부층에 형성하고, 소오스 라인(SL0 내지 SL3)을 상부층에 형성할 수 있다. 또한, 비트라인(BL0 내지 BL3)과 소오스 라인(SL0 내지 SL3)을 동일층에 형성할 수도 있다. Meanwhile, in each group GP1 and GP2, the bit lines BL0 to BL3 and the source lines SL0 to SL3 are formed on different layers with at least one interlayer insulating film (not shown) therebetween so as not to be connected to each other. . For example, the bit lines BL0 to BL3 are formed in the lower layer, the source lines SL0 to SL3 are formed in the upper layer, or the bit lines BL0 to BL3 are formed in the lower layer, and the source lines SL0 to SL3 are formed in the lower layer. It can be formed in the upper layer. In addition, the bit lines BL0 to BL3 and the source lines SL0 to SL3 may be formed on the same layer.
이하에서는, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작에 대해 설명하기로 한다. Hereinafter, a program operation of a nonvolatile memory device according to an exemplary embodiment of the present invention will be described.
먼저, 그룹(GP1) 내의 선택셀(MCs)에 프로그램 동작을 수행하고자 하는 경우, 워드라인(WL0)에 고전압(Vpp)(대략, 15V 이상), 비트라인(BL0)에 '0V'을 인가하고, 소오스 라인(SL0)은 플로팅시킨다. 그리고, 인접한 금지셀(MCinh)이 프로그램되는 것을 방지하기 위하여 비트라인(BL1 내지 BL3)에 바이어스 전압(Vpp-4V)을 인가한다. First, when a program operation is to be performed on the selected cells MCs in the group GP1, a high voltage Vpp (approximately 15 V or more) is applied to the word line WL0 and '0 V' is applied to the bit line BL0. The source line SL0 is floated. In addition, a bias voltage Vpp-4V is applied to the bit lines BL1 to BL3 to prevent the adjacent inhibit cell MCinh from being programmed.
도 1에 도시된 종래기술에서는 비트라인(BL0)을 제외한 비트라인(BL1 내지 BL3)에 바이어스 전압을 인가하는 경우 비트라인을 통해 총 18개의 금지셀(MCinh)의 드레인 영역으로 바이어스 전압이 인가된다. 그러나, 본 발명의 실시예에서는 비트라인(BL0 내지 BL3)이 그룹(GP1, GP2)으로 분리되어 있기 때문에 바이어스 전압이 인가되는 금지셀의 수는 6개로 종래기술에 비해 1/3로 감소시킬 수 있다. 이는, 그룹(GP1) 내에 존재하는 선택셀(MCs)에 대하여 프로그램을 수행하는 경우 그룹(GP2) 내에 존재하는 비트라인(BL0 내지 BL3)에는 바이어 전압을 인가할 필요가 없기 때문이다. In the prior art illustrated in FIG. 1, when the bias voltage is applied to the bit lines BL1 to BL3 except the bit line BL0, the bias voltage is applied to the drain regions of the total 18 prohibited cells MCinh through the bit lines. . However, in the embodiment of the present invention, since the bit lines BL0 to BL3 are separated into groups GP1 and GP2, the number of prohibited cells to which the bias voltage is applied is six, which can be reduced to one third compared to the prior art. have. This is because it is not necessary to apply the via voltage to the bit lines BL0 to BL3 existing in the group GP2 when the program is performed on the selection cells MCs existing in the group GP1.
따라서, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이 구조에서는 각 비트라인(BL0 내지 BL3)에 연결되는 금지셀(MCinh)의 수를 감소시킬 수 있으며, 이를 통해 선택셀(MCs)의 프로그램 동작시 비트라인(BL0 내지 BL3)을 통해 바이어스 전압(Vpp-4V)이 가해지는 금지셀(MCinh)의 수를 감소킬 수 있다. Therefore, in the memory cell array structure of the nonvolatile memory device according to the preferred embodiment of the present invention, the number of prohibited cells MCinh connected to each of the bit lines BL0 to BL3 can be reduced, and thus, the selection cells MCs. The number of forbidden cells MCinh to which the bias voltage Vpp-4V is applied through the bit lines BL0 to BL3 may be reduced during the program operation.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 선택셀의 프로그램 동작시 인접한 비트라인에 접속된 금지셀의 수를 감소시킴으로써 비트라인을 통해 비교적인 높은 바이어스 전압이 가해지는 금지셀의 수를 최소화하여 금지셀이 열화되는 것을 방지할 수 있다. As described above, according to the present invention, by inhibiting the number of inhibit cells to which a relatively high bias voltage is applied through the bit line by reducing the number of inhibit cells connected to adjacent bit lines during the program operation of the selected cell. The cell can be prevented from deteriorating.
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