KR20060110141A - 횡전계 방식의 액정표시장치의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 84
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 98
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 76
- 230000008569 process Effects 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 claims abstract description 28
- 238000002161 passivation Methods 0.000 claims abstract description 7
- 230000005684 electric field Effects 0.000 claims description 51
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 239000010408 film Substances 0.000 claims description 32
- 239000010409 thin film Substances 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 6
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 6
- 229910001887 tin oxide Inorganic materials 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 106
- 238000002834 transmittance Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 239000011521 glass Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003204 osmotic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/1362—Active matrix addressed cells
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/136286—Wiring, e.g. gate line, drain line
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- Physics & Mathematics (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 마스크 수를 줄여서 생산성을 향상시킴과 동시에 투과율을 개선시키기에 알맞은 횡전계 방식의 액정표시장치의 제조방법에 관한 것으로, 이와 같은 횡전계 방식의 액정표시장치의 제조방법은 제 1 마스크를 이용하여, 기판상에 일방향으로 복수개의 게이트라인들 및 제 1 공통배선과 제 1 공통전극을 형성하는 제 1 단계; 상기 게이트라인을 포함한 상기 기판상에 게이트절연막을 형성하는 제 2 단계; 제 2 마스크를 이용하여, 상기 게이트라인과 종횡으로 배열되어 화소영역을 정의하는 데이터 라인과, 소오스 전극과 드레인 전극을 형성하는 제 3 단계; 상기 드레인 전극에서 연장되는 제 1 도전성 패턴과, 상기 제 1 도전성 패턴과 이격되도록 상기 제 1 공통배선 상부에 제 2 도전성 패턴을 형성하는 제 4 단계; 상기 기판 전면에 보호막을 형성하는 제 5 단계; 제 3 마스크 공정을 이용하여 1차 노광 및 1차 현상 공정으로 제 1 포토레지스트 패턴을 형성하는 제 6 단계; 상기 제 3 마스크나 상기 기판중 어느 하나를 일정 거리 쉬프트 시켜서 2차 노광 및 2차 현상 공정으로 제 2 포토 레지스트 패턴을 형성하는 제 7 단계; 상기 제 2 포토 레지스트 패턴을 마스크로 상기 보호막을 식각해서, 상기 화소영역에 화소전극 형성용 제 1 홈들과, 제 2 공통전극 형성용 제 2 홈들을 형성하는 제 8 단계; 상기 제 2 포토 레지스트 패턴을 포함한 상기 제 1, 제 2 홈들 상부에 투명 도전막을 형성하는 제 9 단계; 상기 제 2 포토레지스트 패턴을 리프트 오프(lift-off) 공정으로 제거하여, 상기 화소영역에 화소전극과, 상기 화소전극 사이에 제 2 공통전극을 형성하는 제 10 단 계를 포함함을 특징으로 한다.
마스크, 리프트 오프, 횡전계, 투과율
Description
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도
도 2는 일반적인 횡전계 방식(IPS)의 액정표시장치를 나타낸 개략적인 단면도
도 3a 내지 도 3b는 IPS 모드에서 전압 온(on)/오프(off)시 액정의 상 변이 모습을 나타내는 도면
도 4a 및 도 4b는 각각 오프상태와 온 상태일 때 IPS 모드 액정표시장치의 동작을 나타낸 사시도
도 5는 종래 기술에 따른 횡전계 방식의 액정표시장치의 평면도
도 6은 도 5의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도
도 7a 내지 도 7f는 종래 기술에 따른 횡전계 방식의 액정표시장치의 제조방법을 나타낸 공정단면도
도 8은 종래 기술에 따른 횡전계 방식의 액정표시장치의 화소전극 패턴 형성 확대도
도 9는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 평면도
도 10은 도 9의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 구조 단면도
도 11a 내지 도 11f는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 제조방법을 나타낸 공정단면도
도 12는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 화소전극 패턴 형성 확대도
도 13은 본 발명에 따른 횡전계 방식 액정표시장치의 평면도
도 14는 도 13의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ' 선상을 자른 본 발명에 따른 횡전계 방식의액정표시장치의 구조 단면도
도 15a 내지 도 15g는 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법을 나타낸 공정단면도
도 16은 본 발명에 따른 횡전계 방식 액정표시장치의 제조시 마스크 패턴을 이용한 2회 노광시의 전극선폭(W) 및 전극간격(L)을 나타낸 평면도
도 17은 본 발명과 종래 기술의 구동전압-투과율을 나타낸 비교 데이터도
* 도면의 주요부분에 대한 부호의 설명 *
150 : 하부기판 151 : 게이트 라인
151a : 게이트전극 151b : 제 1 공통배선
151c : 제 1 공통전극 152 : 게이트절연막
153 : 비정질 실리콘층 153a : 활성층
154 : n+ 비정질 실리콘층 154a : 오믹 접촉층
155 : 제 1 금속층 155b : 소오스전극
155c : 드레인전극 155d : 데이터라인
155e : 제 1 도전형 패턴 155e : 제 2 도전성 패턴
156 : 제 1 포토레지스트 패턴 157 : 보호막
158a : 제 2 포토레지스트 패턴 158b : 제 3 포토레지스트 패턴
159 : 투명 도전막 159a : 화소전극
159b : 제 2 공통전극
본 발명은 액정표시장치(Liquid Crystal Display Device: LCD)에 관한 것으로, 보다 구체적으로는 마스크를 쉬프트 시켜서 2회의 노광을 실시하고, 리프트 오프 공정을 이용하여 투과율을 개선시킨 횡전계 방식의 액정표시장치의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방 송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분 의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성되어 있다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.
한편, 상기와 같이 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다.
이러한 액정은 전기적인 특정분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도이다.
도 1에 도시한 바와 같이, 일정 공간을 갖고 합착된 하부기판(1) 및 상부기판(2)과, 상기 하부기판(1)과 상부기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.
보다 구체적으로 설명하면, 상기 하부기판(1)은 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)이 배열되고, 상기 게이트 라인(4)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열되며, 상기 게이트 라인(4)과 데이터 라인(5)이 교차하는 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 있다.
그리고 상기 상부기판(2)은 상기 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(7)과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(4)으로부터 돌출된 게이트 전극과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극 상측의 게이트 절연막위에 형성된 액티브층과, 상기 데이터 라인(5)으로부터 돌출된 소오스 전극과, 상기 소오스 전극에 대향되도록 드레인 전극을 구비하여 구성된다.
상기 화소전극(6)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(6)상에 위치한 액정층(3)이 상기 박막 트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층(3)의 배향 정도에 따라 액정층(3)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.
전술한 바와 같은 액정패널은 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하며, 상부기판(2)의 공통전극(9)이 접지역할을 하게 되어 정전기로 인한 액정 셀의 파괴를 방지할 수 있다.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점을 갖고 있다.
따라서, 상기의 단점을 극복하기 위해 새로운 기술 즉, IPS의 액정표시장치가 제안되고 있다.
도 2는 일반적인 IPS의 액정표시장치를 나타낸 개략적인 단면도이다.
도 2에 도시한 바와 같이, 하부기판(11)상에 화소전극(12)과 공통전극(13)이 동일 평면상에 형성되어 있다.
그리고 상기 하부기판(11)과 일정 공간을 갖고 합착된 상부기판(15) 사이에 형성된 액정층(14)은 상기 하부기판(11)상의 상기 화소전극(12)과 공통전극(13) 사이의 횡전계에 의해 작동한다.
도 3a 내지 도 3b는 IPS 모드에서 전압 온(on)/오프(off)시 액정의 상 변이 모습을 나타내는 도면이다.
즉, 도 3a는 화소전극(12) 또는 공통전극(13)에 횡전계가 인가되지 않은 오프(off)상태로써, 액정층(14)의 상 변이가 일어나지 않음을 알 수 있다. 예를 들어 화소전극(12)과 공통전극(13)의 수평 방향에서 기본적으로 45ㅀ틀어져있다.
도 3b는 상기 화소전극(12)과 공통전극(13)에 횡전계가 인가된 온(on) 상태로써, 액정층(14)의 상 변이가 일어나고, 도 3a의 오프 상태와 비교해서 45ㅀ정도로 뒤틀림 각을 가지고, 화소전극(12)과 공통전극(13)의 수평방향과 액정의 비틀림 방향이 일치함을 알 수 있다.
상술한 바와 같이 IPS의 액정표시장치는 동일 평면상에 화소전극(12)과 공통전극(13)이 모두 존재한다.
상기 횡전계 방식의 장점으로는 광시야각이 가능하다는 것이다.
즉, 액정표시장치를 정면에서 보았을 때, 상/하/좌/우 방향으로 약 70ㅀ방향에서 가시 할 수 있다.
그리고, 일반적으로 사용되는 액정표시장치에 비해 제작 공정이 간단하고, 시야각에 따른 색의 이동이 적은 장점이 있다.
그러나, 공통전극(13)과 화소전극(12)이 동일 기판상에 존재하기 때문에 빛에 의한 투과율 및 개구율이 저하되는 단점이 있다.
또한, 구동전압에 의한 응답시간을 개선해야 하고, 셀 갭(cell gap)의 정렬오차 마진(misalign margin)이 작기 때문에 상기 셀 갭을 균일하게 해야 하는 단점이 있다.
즉, 횡전계 방식의 액정표시장치는 상기와 같은 장점과 단점이 있으므로 사용자의 사용 용도에 따라 선택해서 사용할 수 있다.
도 4a 및 도 4b는 각각 오프상태와 온 상태일 때 IPS의 액정표시장치의 동작을 나타낸 사시도이다.
도 4a에 도시한 바와 같이, 화소전극(12) 또는 공통전극(13)에 횡전계 전압이 인가되지 않았을 경우에는 액정분자 배열방향(16)은 초기 배향막(도시되지 않음)의 배열 방향과 동일한 방향으로 배열된다.
그리고 도 4b에 도시한 바와 같이, 화소전극(12)과 공통전극(13)에 횡전계 전압이 인가되었을 때 액정분자의 배열방향(16)은 전기장이 인가되는 방향(17)으로 배열함을 알 수 있다.
이하, 첨부된 도면을 참고하여 종래의 횡전계 방식 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 5는 종래 기술에 따른 횡전계 방식의 액정표시장치의 평면도이고, 도 6은 도 5의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도이다.
도 7a 내지 도 7f는 종래 기술에 따른 횡전계 방식의 액정표시장치의 제조방법을 나타낸 공정단면도이고, 도 8은 종래 기술에 따른 횡전계 방식의 액정표시장치의 화소전극 패턴 형성 확대도이다.
종래 기술에 따른 횡전계 방식의 액정표시장치의 제조방법은 4마스크를 이용하여 제조한 것으로, 도 5와 도 6 및 도 7a에 도시한 바와 같이, 투명한 하부기판(50)상에 도전성 금속을 증착하고, 제 1 마스크를 이용한 포토 및 식각 공정을 이 용하여 도전성 금속을 패터닝하여, 일방향을 갖는 게이트 라인(51)을 형성한다. 상기 게이트 라인(51)의 일측에서 돌출된 일영역에 게이트 전극(51a)을 형성한다.
상기 도전성 금속을 패터닝하여 게이트 라인(51)을 형성함과 동시에, 상기 게이트 라인(51)과 이격되도록 동일층상에 제 1 공통배선(51b) 및 제 1 공통전극(51c)들을 형성한다.
이때 제 1 공통배선(51b)은 게이트라인(51)과 평행하게 일정 거리를 갖도록 2줄로 형성되어 있고, 제 1 공통전극(51c)은 상기 2줄의 제 1 공통배선(51b)과 연결되며, 일정 간격을 갖도록 배열되어 있다. 이때 제 1 공통전극(51c)은 게이트라인(51)과 수직(후술될 데이터라인과 평행)하게 형성되어 있다.
도 7b에 도시한 바와 같이, 상기 게이트 전극(51a)이 형성된 하부기판(50)의 전면에 게이트 절연막(52), 비정질 실리콘층(53), n+ 비정질 실리콘층(54), 그리고 소오스/드레인 형성용 제 1 금속층(55)을 순차적으로 형성한다.
이후에 제 1 금속층(55) 위에 제 2 마스크를 이용한 포토리소그래피 공정으로 제 1 포토레지스트 패턴(56)을 형성한다. 이 경우 제 2 마스크는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소오스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 도 7c에 도시한 바와 같이, 제 1 포토레지스트 패턴(56)을 이용한 습식 식각공정으로 제 1 금속층(55)이 패터닝됨으로써 데이터 라인, 소오스 전극, 상기 소오스 전극과 일체화된 드레인 전극을 포함하는 금속 패턴들이 형성된다.
그 다음, 동일한 제 1 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비 정질 실리콘층(54)과 비정질 실리콘층(53)이 동시에 패터닝됨으로써 오믹접촉층(54a)과 활성층(53a)이 형성된다.
그리고 채널부에서 상대적으로 낮은 높이를 갖는 제 1 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소오스/드레인 패턴 및 오믹접촉층(54a)이 식각된다. 이에 따라, 채널부의 활성층(53a)이 노출되어 소오스 전극(55b)과 드레인 전극(55c)이 전기적으로 분리된다. 그리고 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 제 1 금속층이 적층된 데이터라인(55a)이 형성된다.
이어서, 스트립 공정으로 소오스/드레인 패턴부 위에 남아 있는 제 1 포토레지스트 패턴을 제거한다.
상기 공정에 의해서 게이트전극(51a)과 활성층(53a)과 소오스전극(55b)과 드레인전극(55c)으로 구성된 박막 트랜지스터(TFT)가 형성된다.
이때 박막 트랜지스터(TFT)는 소오스 전극(55b)을 'U'자형으로 형성하고, 드레인 전극(55c)을 상기 'U'자형의 소오스 전극(55b)의 사이에 배열하여 'U'자형의 채널영역을 갖도록 형성할 수 있다.
다음에 박막 트랜지스터(TFT)를 포함한 하부기판(50) 전면에 PECVD 등의 증착방법으로 보호막(57)을 형성하고, 보호막(57) 상에 포토레지스트를 도포한다.
이후에 제 3 마스크를 이용하여 상기 포토레지스트를 선택적으로 노광 및 현상해서 제 2 포토레지스트 패턴(58)을 형성한다.
이후에 제 2 포토레지스트 패턴(58)을 마스크로 보호막(57)을 식각해서 드레 인전극(55c)의 일영역이 드러나도록 콘택홀(59)을 형성한다.
이어서, 도 7d에 도시한 바와 같이, 상기 콘택홀(59)을 포함한 보호막(57) 상에 투명 도전막(60)을 증착한다.
이후에 투명 도전막(60)상에 포토레지스트를 도포한 후, 제 4 마스크(70)를 이용해서 선택적으로 노광 및 현상해서 제 3 포토레지스트 패턴(61)을 형성한다.
이때 화소영역에 대응되는 제 4 마스크(70)의 차광영역의 선폭 및 제 3 포토레지스트 패턴(61)의 선폭은 4㎛로 진행한다.
다음에 도 7e에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(61)을 마스크로 상기 투명 도전막(60)을 습식식각하여 제 1 공통전극(51c) 사이의 화소영역에 화소전극(60a)을 형성한다.
상기와 같이 투명 도전막(60)을 습식식각하여 화소전극을 형성할 경우, 도 8에 도시한 바와 같이 제 3 포토레지스트 패턴(61) 양측 가장자리 하부의 투명 도전막(60)이 일부 더 식각되어서 CD 손실이 발생할 수 있다. 이때 화소전극(60a)의 CD 손실이 발생하여 대략 3.5㎛의 선폭을 갖도록 형성된다.
이후에 상기 제 3 포토레지스트 패턴(61)을 제거한다.
상기에 설명된 횡전계 방식의 액정표시장치의 제조방법은, 4개의 마스크를 이용하여 형성한 것으로 마스크의 개수를 줄여서 공정을 단순화시키는 것에 한계가 있으며, 투명 도전막을 습식식각하여 화소전극을 형성할 때 원하지 않는 CD 손실이 발생하므로, 화소전극을 원래의 목적에 부합되게 균일하게 형성하는데 어려움이 따른다.
다음에, 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 제조방법에 대하여 설명한다.
도 9는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 평면도이고, 도 10은 도 9의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 구조 단면도이다.
도 11a 내지 도 11f는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 제조방법을 나타낸 공정단면도이고, 도 12는 종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 화소전극 패턴 형성 확대도이다.
종래의 다른 기술에 따른 횡전계 방식의 액정표시장치의 제조방법은 3마스크를 이용한 리프트 오프 방법을 이용하여 제조하는 것으로, 도 9와 도 10 및 도 11a에 도시한 바와 같이, 투명한 하부기판(100)상에 도전성 금속을 증착하고, 제 1 마스크를 이용한 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향을 갖는 게이트 라인(101)을 형성한다. 상기 게이트 라인(101)의 일측에서 돌출된 일영역에 게이트 전극(101a)을 형성한다.
상기 도전성 금속을 패터닝하여 게이트 라인(101)을 형성함과 동시에, 상기 게이트 라인(101)과 이격되도록 동일층상에 제 1 공통배선(101b) 및 제 1 공통전극(101c)을 형성한다.
이때 제 1 공통배선(101b)은 게이트라인(101)과 평행하게 일정 거리를 갖도록 2줄로 형성되어 있고, 제 1 공통전극(101c)은 상기 2줄의 제 1 공통배선(101b)과 연결되도록 일정 거리를 갖도록 2줄로 형성되어 있다. 이때 제 1 공통전극(101c)은 게이트라인(101)과 수직하게 형성되어 있다.
도 11b에 도시한 바와 같이, 상기 게이트 전극(101a)이 형성된 하부기판(100)의 전면에 게이트 절연막(102), 비정질 실리콘층(103), n+ 비정질 실리콘층(104), 그리고 소오스/드레인 형성용 제 1 금속층(105)을 순차적으로 형성한다.
이후에 제 1 금속층(105) 위에 제 2 마스크를 이용한 포토리소그래피 공정으로 제 1 포토레지스트 패턴(106)을 형성한다. 이 경우 제 2 마스크는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소오스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 도 11c에 도시한 바와 같이, 제 1 포토레지스트 패턴(106)을 이용한 습식 식각공정으로 제 1 금속층(105)이 패터닝됨으로써 데이터 라인, 소오스 전극, 상기 소오스 전극과 일체화된 드레인 전극을 포함하는 금속 패턴들이 형성된다.
그 다음, 동일한 제 1 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층(154)과 비정질 실리콘층(153)이 동시에 패터닝됨으로써 오믹접촉층(104a)과 활성층(103a)이 형성된다.
그리고 채널부에서 상대적으로 낮은 높이를 갖는 제 1 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소오스/드레인 패턴 및 오믹접촉층(104a)이 식각된다. 이에 따라, 채널부의 활성층(103a)이 노출되어 소오스 전극(105b)과 드레인 전극(105c)이 전기적으로 분리된다.
이어서, 스트립 공정으로 소오스/드레인 패턴부 위에 남아 있는 제 1 포토레지스트 패턴을 제거한다.
상기 공정에 의해서 소오스 전극(105b)과 연결되며 게이트라인(101)과 교차 배열되어 화소영역을 정의하도록 데이터라인(105d)이 형성되고, 드레인전극(105c)에서 연장된 제 1 공통배선(101b) 상부에는 비정질 실리콘층(103)과 n+ 비정질 실리콘층(104)과 제 1 금속층(105)이 적층된 제 1 도전성 패턴(105e)이 형성되고, 드레인전극(105c)과 이격된 상측의 제 1 공통배선(101b) 상부에는 비정질 실리콘층(103)과 n+ 비정질 실리콘층(104)과 제 1 금속층(105)이 적층된 제 2 도전성 패턴(105f)이 형성된다.(도 9 참조)
상기에서 데이터라인(105d)과 제 1 공통전극(101c)은 지그재그 형태를 이루도록 형성하였다.
상기 소오스 전극(105b)은 'U'자형으로 형성하고, 드레인 전극(105c)을 상기 'U'자형의 소오스 전극(105b)의 사이에 배열하여 'U'자형의 채널영역을 갖도록 형성한다.
그리고 상기 공정에 의해서 게이트전극(101a)과 활성층(103a)과 소오스전극(105b)과 드레인전극(105c)으로 구성된 박막 트랜지스터(TFT)가 형성된다.
다음에 도 11d에 도시한 바와 같이, 박막 트랜지스터(TFT)를 포함한 하부기판(150) 전면에 PECVD 등의 증착방법으로 보호막(107)을 형성하고, 보호막(107) 상에 포토레지스트를 도포한다.
이후에 제 4 마스크(120)를 이용하여 포토레지스트를 선택적으로 노광 및 현상해서 제 2 포토레지스트 패턴(108)을 형성한다. 이때 화소영역의 제 4 마스크(120)의 차광영역은 그 폭이 4㎛이다.
이어서, 도 11e에 도시한 바와 같이, 제 2 포토레지스트 패턴(108)을 마스 크로 보호막(107)을 건식식각해서 제 1, 제 2 홈들을 형성한다.
상기 제 1 홈들은 상기 드레인 전극(105c)에서 연장된 제 1 도전성 패턴(105e) 및 드레인 전극(105c)과 이격된 제 2 도전성 패턴(105f)의 일영역이 드러나도록 보호막(107)을 식각하여 형성하고, 제 2 홈들은 제 1 공통배선(101b) 및 제 1 공통전극(101c)의 일영역이 드러나도록 화소영역에 데이터라인(105d)과 평행하도록 제 1 홈들 사이에 형성한다.
이어서, 제 1, 제 2 홈들과 제 2 포토레지스트 패턴(108)을 포함한 하부기판(100)의 전면에 투명 도전막(109)을 형성한다.
다음에 도 11f에 도시한 바와 같이, 제 2 포토레지스트 패턴(108)을 리프트 오프(lift-off) 공정으로 제거한다.
이에 의해서, 화소영역에는 일정간격을 갖도록 화소전극(109a)과 제 2 공통전극(109b)이 형성된다.
이때 화소전극(109a)은 제 1 홈을 통해서 제 1, 제 2 도전성 패턴(105e, 105f)들과 연결되고, 제 1 도전성 패턴(105e)을 통해 드레인전극(105c)에 연결된다.
그리고 제 2 공통전극(109b)은 제 2 홈을 통해서 제 1 공통배선(101b) 및 제 1 공통전극(101c)과 연결된다.
상기에서 제 2 포토레지스트 패턴(108)을 마스크로 보호막(107)을 식각할 때, 제 2 포토레지스트 패턴(108) 가장자리 하부의 보호막(107)이 손실되어서 제 1, 제 2 홈들의 폭은 제 4 마스크(120)의 차광영역의 폭 보다 늘어나게 된다. 이에 따 라서 화소전극(109a)과 제 2 공통전극(109b)의 폭은 원래 제조하려던 폭보다 늘어나게 되어서 화소영역의 전체 투과율이 5∼10%정도 감소하게 되는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 마스크 수를 줄여서 생산성을 향상시킴과 동시에 투과율을 개선시키기에 알맞은 횡전계 방식의 액정표시장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 따른 횡전계 방식의 액정표시장치의 제조방법은 제 1 마스크를 이용하여, 기판상에 일방향으로 복수개의 게이트라인들 및 제 1 공통배선과 제 1 공통전극을 형성하는 제 1 단계; 상기 게이트라인을 포함한 상기 기판상에 게이트절연막을 형성하는 제 2 단계; 제 2 마스크를 이용하여, 상기 게이트라인과 종횡으로 배열되어 화소영역을 정의하는 데이터 라인과, 소오스 전극과 드레인 전극을 형성하는 제 3 단계; 상기 드레인 전극에서 연장되는 제 1 도전성 패턴과, 상기 제 1 도전성 패턴과 이격되도록 상기 제 1 공통배선 상부에 제 2 도전성 패턴을 형성하는 제 4 단계; 상기 기판 전면에 보호막을 형성하는 제 5 단계; 제 3 마스크 공정을 이용하여 1차 노광 및 1차 현상 공정으로 제 1 포토레지스트 패턴을 형성하는 제 6 단계; 상기 제 3 마스크나 상기 기판중 어느 하나를 일정 거리 쉬프트 시켜서 2차 노광 및 2차 현상 공정으로 제 2 포토 레지스트 패턴을 형성하는 제 7 단계; 상기 제 2 포토 레지스트 패턴을 마스크로 상기 보호막을 식각해서, 상기 화소영역에 화소전극 형성용 제 1 홈들과, 제 2 공통전극 형성용 제 2 홈들을 형성하는 제 8 단계; 상기 제 2 포토 레지스트 패턴을 포함한 상기 제 1, 제 2 홈들 상부에 투명 도전막을 형성하는 제 9 단계; 상기 제 2 포토레지스트 패턴을 리프트 오프(lift-off) 공정으로 제거하여, 상기 화소영역에 화소전극과, 상기 화소전극 사이에 제 2 공통전극을 형성하는 제 10 단계를 포함함을 특징으로 한다.
상기 제 1 공통배선은 상기 게이트라인과 평행하게 일정 거리를 갖도록 2줄로 형성되어 있고, 상기 제 1 공통전극은 상기 2줄의 제 1 공통배선과 연결되도록 일정 거리를 갖도록 2줄로 형성되어 있음을 특징으로 한다.
상기 제 3 단계는, 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소오스/드레인 형성용 제 1 금속층을 순차적으로 형성하는 단계; 상기 제 1 금속층 상에 박막 트랜지스터의 채널부에 회절 노광부를 갖는 상기 제 2 마스크를 이용한 포토리쏘그래피 공정으로 상기 채널부에서 얇은 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 이용한 습식식각 공정으로 상기 제 1 금속층을 패터닝하여 상기 데이터 라인, 상기 소오스 전극, 상기 소오스 전극과 일체화된 드레인 전극으로 구성된 소오스/드레인 패턴을 형성하는 단계; 상기 동일한 제 1 포토레지스트 패턴을 이용한 건식식각 공정으로 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 패터닝하여 오믹접촉층과 활성층을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 애싱(Ashing)한 후, 이를 마스크로 건식 식각하여 상기 채널부의 상기 소오스/드레인 패턴 및 오믹접촉층을 식각하여 상기 소오스 전극과 상기 드레인 전극을 분리하는 단계; 상기 포토레지스트 패턴을 제거하는 단계를 포함함을 특징으로 한다.
상기 데이터라인은 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층 형성되어 있고, 상기 제 1 도전성 패턴은 상기 드레인전극에서 연장된 상기 제 1 공통배선 상부에 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층 형성되어 있고, 상기 제 2 도전성 패턴은 상기 드레인전극과 이격된 상측의 상기 제 1 공통배선 상부에 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층되어 형성됨을 특징으로 한다.
상기 1차 노광 및 1차 현상 공정시 상기 제 2 포토레지스트 패턴은 절반 정도의 두께가 제거되도록 노광 및 현상함을 특징으로 한다.
상기 제 3 마스크나 상기 기판의 쉬프트 거리는 상기 화소전극 또는 상기 제 2 공통전극의 선폭(W)과 상기 전극들간 간격(L)을 더한 값만큼 진행함을 특징으로 한다.
상기 제 1 홈들은 상기 제 1, 제 2 도전성 패턴의 일영역이 드러나도록 상기 화소영역에 상기 데이터라인과 평행하게 형성함을 특징으로 한다.
상기 제 2 홈들은 상기 제 1 공통배선과 상기 제 1 공통전극의 일영역이 드러나도록 상기 제 1 홈들 사이에 형성함을 특징으로 한다.
상기 화소전극은 상기 제 1, 제 2 도전성 패턴과 연결되고, 상기 제 1 도전성 패턴을 통해 상기 드레인전극에 연결됨을 특징으로 한다.
상기 제 2 공통전극은 상기 제 1 공통배선 및 상기 제 1 공통전극과 연결됨을 특징으로 한다.
상기 화소영역의 상기 제 3 마스크 및 이를 이용한 1차, 2차 노광 공정은,
x = L+C, y = 2W+L+C 그리고 s = W+L의 식에 의해 진행함을 특징으로 한다.
상기 x는 화소영역에 대응되는 상기 제 3 마스크의 차광영역의 폭이고, 상기 y는 화소영역에 대응되는 상기 제 3 마스크의 투광영역의 폭이고, 상기 s는 상기 제 3 마스크의 쉬프트 거리이며, 상기 W는 화소영역 내에 형성된 상기 화소전극 또는 제 2 공통전극의 선폭이고, 상기 L은 상기 화소전극과 상기 제 2 공통전극 사이의 간격을 의미하는 것을 특징으로 한다.
상기 데이터라인과 상기 제 1 공통전극은 지그재그 형태를 이루도록 형성함을 특징으로 한다.
상기 소오스 전극을 'U'자형으로 형성하고, 상기 드레인 전극을 상기 'U'자형의 상기 소오스 전극의 사이에 배열하여 'U'자형의 채널영역을 갖도록 형성하는 것을 특징으로 한다.
상기 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 또는 인듐아연산화물(Indium Zinc Oxide : IZO)을 사용함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 횡전계 방식의 액정표시장치의 제조방법에 대하여 설명한다.
도 13은 본 발명에 따른 횡전계 방식 액정표시장치의 평면도이고, 도 14는 도 13의 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ' 선상을 자른 본 발명에 따른 횡전계 방식의 액정표시장치의 구조 단면도이다.
그리고 도 15a 내지 도 15g는 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법을 나타낸 공정단면도이고, 도 16은 본 발명에 따른 횡전계 방식 액정표시장치의 제조시 마스크 패턴을 이용한 2회 노광시의 전극선폭(W) 및 전극간격(L)을 나타낸 평면도이다.
도 17은 본 발명과 종래 기술의 구동전압-투과율을 나타낸 비교 데이터도이다.
본 발명에 따른 횡전계 방식 액정표시장치의 제조방법은 도 13과 도 14 및 도 15a에 도시한 바와 같이, 투명한 하부 기판(150)상에 도전성 금속을 증착하고, 제 1 마스크를 이용한 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일방향을 갖는 게이트 라인(151)을 형성한다. 상기 게이트 라인(151)의 일측에서 돌출된 일영역에 게이트 전극(151a)을 형성한다.
상기 도전성 금속을 패터닝하여 게이트 라인(151)을 형성함과 동시에, 상기 게이트 라인(151)과 이격되도록 동일층상에 제 1 공통배선(151b) 및 제 1 공통전극(151c)을 형성한다.
이때 제 1 공통배선(151b)은 게이트라인(151)과 평행하게 일정 거리를 갖도록 2줄로 형성되어 있고, 제 1 공통전극(151c)은 상기 2줄의 제 1 공통배선(151b)과 연결되도록 일정 거리를 갖도록 2줄로 형성되어 있다. 이때 제 1 공통전극(151c)은 게이트라인(151)과 수직하게 형성되어 있다.
여기서 상기 도전성 금속으로는 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 중 적어도 어느 하나의 금속을 사용할 수 있다.
도 15b에 도시한 바와 같이, 상기 게이트 전극(151a)이 형성된 하부기판(150)의 전면에 게이트 절연막(152), 비정질 실리콘층(153), n+ 비정질 실리콘층(154), 그리고 소오스/드레인 형성용 제 1 금속층(155)을 순차적으로 형성한다.
이때, 게이트 절연막(152)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
그리고 소오스/드레인 형성용 제 1 금속층(155)은 AlNd/Mo의 이중층이나 AlNd의 단일층으로 구성할 수 있다.
이후에 제 1 금속층(155) 위에 제 2 마스크를 이용한 포토리소그래피 공정으로 제 1 포토레지스트 패턴(156)을 형성한다. 이 경우 제 2 마스크는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소오스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 도 15c에 도시한 바와 같이, 제 1 포토레지스트 패턴(156)을 이용한 습식 식각공정으로 제 1 금속층(155)이 패터닝됨으로써 데이터 라인, 소오스 전극, 상기 소오스 전극과 일체화된 드레인 전극을 포함하는 금속 패턴들이 형성된다.(미도시)
그 다음, 동일한 제 1 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층(154)과 비정질 실리콘층(153)이 동시에 패터닝됨으로써 오믹접촉층(154a)과 활성층(153a)이 형성된다.
그리고 채널부에서 상대적으로 낮은 높이를 갖는 제 1 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소오스/드레인 패턴 및 오믹접촉층(154a)이 식각된다. 이에 따라, 채널부의 활성층(153a)이 노출되어 소오스 전극(155b)과 드레인 전극(155c)이 전기적으로 분리된다.
이어서, 스트립 공정으로 소오스/드레인 패턴부 위에 남아 있는 제 1 포토레지스트 패턴을 제거한다.
상기 공정에 의해서 소오스 전극(155b)과 연결되며 게이트라인(151)과 교차 배열되어 화소영역을 정의하도록 데이터라인(155d)이 형성되고, 드레인전극(155c)에서 연장된 제 1 공통배선(151b) 상부에는 비정질 실리콘층(153)과 n+ 비정질 실리콘층(154)과 제 1 금속층(155)이 적층된 제 1 도전성 패턴(155e)이 형성되고, 드레인전극(155c)과 이격된 상측의 제 1 공통배선(151b) 상부에는 비정질 실리콘층(153)과 n+ 비정질 실리콘층(154)과 제 1 금속층(155)이 적층된 제 2 도전성 패턴(155f)이 형성된다.(도 13 참조) 상기 데이터라인(155d)은 비정질 실리콘층(153)과 n+ 비정질 실리콘층(154)과 제 1 금속층(155)이 적층 형성되어 있다.
상기에서 데이터라인(155d)과 제 1 공통전극(151c)은 지그재그 형태를 이루도록 형성하였지만, 지그재그 형태 외에 평행하게 형성하는 것도 가능하다.
이때 박막 트랜지스터(TFT)는 소오스 전극(155b)을 'U'자형으로 형성하고, 드레인 전극(155c)을 상기 'U'자형의 소오스 전극(155b)의 사이에 배열하여 'U'자형의 채널영역을 갖도록 형성할 수 있다.
상기 'U'자형의 채널영역은 본 발명의 실시예에 따른 설명으로 본 발명을 한정하기 위한 것이 아니며, 상기 'U'자형의 채널 모양 외에도 다양한 모양의 채널을 형성할 수 있다.
그리고 상기 공정에 의해서 게이트전극(151a)과 활성층(153a)과 소오스전극(155b)과 드레인전극(155c)으로 구성된 박막 트랜지스터(TFT)가 형성된다.
다음에 도 15d에 도시한 바와 같이, 박막 트랜지스터(TFT)를 포함한 하부기판(150) 전면에 PECVD 등의 증착방법으로 보호막(157)을 형성하고, 보호막(157) 상에 포토레지스트를 도포한다.
그리고 제 3 마스크(200)를 이용하여 1차 노광 및 1차 현상 공정으로 상기 포토레지스트를 선택적으로 패터닝하여, 제 2 포토레지스트 패턴(158a)을 형성한다.
상기 1차 노광 및 1차 현상 공정시 상기 포토레지스트(158)는 절반 정도의 두께가 제거되도록 노광 및 현상한다.
이후에 도 15e에 도시한 바와 같이, 상기 제 3 마스크(200)를 일정 거리 좌측으로 쉬프트시켜서, 제 2 포토레지스트 패턴(158a)을 2차 노광 및 2차 현상하여 제 3 포토레지스트 패턴(158b)을 형성한다.
상기에서는 제 3 마스크(200)를 좌측으로 쉬프트 시켰지만, 우측으로 쉬프트 시킬 수도 있고, 제 3 마스크(200)가 아닌 하부기판(150)을 쉬프트 시킬 수도 있다.
이때 쉬프트 거리(이동 거리)는 형성하려고 하는 전극 선폭(W)과 전극간 간격(L)을 더한 값만큼 진행한다.
이후에 도 15f에 도시한 바와 같이, 제 3 포토레지스트 패턴(158b)을 마스크로 보호막(157) 및 게이트절연막(152)을 건식식각한다.
상기 건식식각 공정시, 화소영역에 데이터라인(155d)과 평행하게 복수개의 제 1 홈들을 형성한다. 상기 제 1 홈들은, 상기 드레인 전극(155c)에서 연장된 제 1 도전성 패턴(155e) 및 드레인 전극(155c)과 이격된 제 2 도전성 패턴(155f)의 일영역이 드러나도록 보호막(157)을 식각한다.
그리고 상기 건식식각 공정시, 화소영역에 데이터라인(155d)과 평행하도록, 제 1 홈들 사이에 제 2 홈들을 형성한다. 상기 제 2 홈들은 상기 제 1 공통배선(151b) 및 제 1 공통전극(151c)의 일영역이 드러나도록 형성한다.
이어서, 제 1, 제 2 홈들과 제 3 포토레지스트 패턴(158b)을 포함한 하부기판(150)의 전면에 투명 도전막(159)을 형성한다.
이때, 투명 도전막(159)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 사용된다.
다음에 도 15g에 도시한 바와 같이, 제 3 포토레지스트 패턴(158b)을 리프트 오프(lift-off) 공정으로 제거한다.
이에 의해서, 제 3 포토레지스트 패턴(158b)의 상부에 형성된 투명 도전막(159)이 같이 제거되어, 화소영역에 일정간격을 갖도록 화소전극(159a)과 제 2 공통전극(159b)이 형성된다.
이때 화소전극(159a)은 제 1 홈을 통해서 제 1, 제 2 도전성 패턴(155e, 155f)들과 연결되고, 제 1 도전성 패턴(155e)을 통해 드레인전극(155c)에 연결된다.
그리고 제 2 공통전극(159b)은 제 2 홈을 통해서 제 1 공통배선(151b) 및 제 1 공통전극(151c)과 연결된다.
상기 본 발명에서 마스크를 쉬프트 시켜서 2회의 노광 및 현상 공정을 진행하면 2번 노광되는 영역이 발생하는데, 2번 노광되는 영역은 도 16에 도시된 바와 같이, 1차 노광 및 2차 노광시에 모두 노광되는 부분으로 화소전극(159a)과 제 2 공통전극(159b)이 형성되는 제 1 영역(161)으로 정의된다.
그리고 상기 마스크는 1차 노광시에 마스킹되는 제 2 영역(160)과 2차 노광시에 마스킹되는 제 3 영역(162)으로 정의된다.
상기에서 1차 노광 및 2차 노광을 위한 마스크 패턴의 선폭과 쉬프트 거리 및 원하는 전극 선폭 및 전극 간격을 식으로 나타내면 다음과 같다.
x = L+C [식1]
y = 2W+L+C [식2]
s = W+L [식3]
이때, 'x'는 화소영역에 대응되는 제 3 마스크(200)의 차광영역의 폭이고, 'y'는 화소영역에 대응되는 제 3 마스크(200)의 투광영역의 거리이며, 's'는 제 3 마스크(200)의 쉬프트 거리이며, 'W'는 화소영역 내에 형성된 화소전극(159a) 및 제 2 공통전극(159b)의 선폭이고, 'L'은 화소전극(159a)과 제 2 공통전극(159b) 사이의 간격을 의미한다. 그리고 C는 공정시의 CD 편차를 의미한다.
상기의 [식1]내지 [식3]을 'W', 'L' 및 's'에 관한 식으로 다시 정리하면 다음과 같다.
W = (y-x)/2 +C [식4]
L = x-C [식5]
s = (y+x)/2 [식6]
상기의 식을 이용해서 제 3 마스크(200)의 차광영역의 폭 및 쉬프트 거리를 조절하여, 원하는 폭 및 간격을 갖는 화소전극(159a)과 제 2 공통전극(159b)을 형성할 수 있다.
또한, 상기와 같이 제 3 마스크(200)를 쉬프트 시켜서 2회의 노광을 실시하는 공정을 사용하면, 원하는 선폭의 해상도보다 작은 전극 선폭을 구현할 수 있고, 또한 전극의 선폭도 종래에 최소 해상도였던 3.5㎛가 가능하게 된다.
이에 의해서 동일 면적의 화소영역에 더 많은 전극을 구비시킬 수 있다.
상기 공정에서 선폭(W) 또는 전극간 간격(L)의 디멘젼(dimension)들은 동일 장비에서 만들 수 있는 최소 선폭보다 적어도 하나는 더 작아야 한다.
상기와 같은 공정을 진행하여 횡전계 방식의 액정표시장치를 제조하면, 화소전극 및 제 2 공통전극을 최적의 선폭을 갖도록 형성할 수 있으므로, 도 17에 도시한 바와 같이, 종래 기술 대비 본 발명에서 구동 전압이 감소되고 평균 투과율이 증가함을 알 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 범 위내에서 변경 실시될 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 횡전계 방식 액정표시장치의 제조방법은 다음과 같은 효과가 있다.
한 개의 마스크를 쉬프트 시켜서 2회의 노광을 실시하여, 원하는 선폭의 해상도보다 작은 전극 선폭을 구현할 수 있으며, 동일 면적의 화소영역에 더 많은 전극을 구비시킬 수 있으므로, 종래 기술 대비 구동 전압을 감소시킬 수 있고, 평균 투과율을 증가시킬 수 있다.
Claims (15)
- 제 1 마스크를 이용하여, 기판상에 일방향으로 복수개의 게이트라인들 및 제 1 공통배선과 제 1 공통전극을 형성하는 제 1 단계;상기 게이트라인을 포함한 상기 기판상에 게이트절연막을 형성하는 제 2 단계;제 2 마스크를 이용하여, 상기 게이트라인과 종횡으로 배열되어 화소영역을 정의하는 데이터 라인과, 소오스 전극과 드레인 전극을 형성하는 제 3 단계;상기 드레인 전극에서 연장되는 제 1 도전성 패턴과, 상기 제 1 도전성 패턴과 이격되도록 상기 제 1 공통배선 상부에 제 2 도전성 패턴을 형성하는 제 4 단계;상기 기판 전면에 보호막을 형성하는 제 5 단계;제 3 마스크 공정을 이용하여 1차 노광 및 1차 현상 공정으로 제 1 포토레지스트 패턴을 형성하는 제 6 단계;상기 제 3 마스크나 상기 기판중 어느 하나를 일정 거리 쉬프트 시켜서 2차 노광 및 2차 현상 공정으로 제 2 포토 레지스트 패턴을 형성하는 제 7 단계;상기 제 2 포토 레지스트 패턴을 마스크로 상기 보호막을 식각해서, 상기 화소영역에 화소전극 형성용 제 1 홈들과, 제 2 공통전극 형성용 제 2 홈들을 형성하는 제 8 단계;상기 제 2 포토 레지스트 패턴을 포함한 상기 제 1, 제 2 홈들 상부에 투명 도전막을 형성하는 제 9 단계;상기 제 2 포토레지스트 패턴을 리프트 오프(lift-off) 공정으로 제거하여, 상기 화소영역에 화소전극과, 상기 화소전극 사이에 제 2 공통전극을 형성하는 제 10 단계를 포함함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 공통배선은 상기 게이트라인과 평행하게 일정 거리를 갖도록 2줄로 형성되어 있고, 상기 제 1 공통전극은 상기 2줄의 제 1 공통배선과 연결되도록 일정 거리를 갖도록 2줄로 형성되어 있음을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 3 단계는,비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소오스/드레인 형성용 제 1 금속층을 순차적으로 형성하는 단계;상기 제 1 금속층 상에 박막 트랜지스터의 채널부에 회절 노광부를 갖는 상기 제 2 마스크를 이용한 포토리쏘그래피 공정으로 상기 채널부에서 얇은 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 이용한 습식식각 공정으로 상기 제 1 금속층을 패터닝하여 상기 데이터 라인, 상기 소오스 전극, 상기 소오스 전극과 일체화된 드레인 전극으로 구성된 소오스/드레인 패턴을 형성하는 단계;상기 동일한 제 1 포토레지스트 패턴을 이용한 건식식각 공정으로 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 패터닝하여 오믹접촉층과 활성층을 형성하는 단계;상기 제 1 포토레지스트 패턴을 애싱(Ashing)한 후, 이를 마스크로 건식 식각하여 상기 채널부의 상기 소오스/드레인 패턴 및 오믹접촉층을 식각하여 상기 소오스 전극과 상기 드레인 전극을 분리하는 단계;상기 포토레지스트 패턴을 제거하는 단계를 포함함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 데이터라인은 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층 형성되어 있고, 상기 제 1 도전성 패턴은 상기 드레인전극에서 연장된 상기 제 1 공통배선 상부에 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층 형성되어 있고, 상기 제 2 도전성 패턴은 상기 드레인전극과 이격된 상측의 상기 제 1 공통배선 상부에 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층이 적층되어 형성됨을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 1차 노광 및 1차 현상 공정시 상기 제 2 포토레지스트 패턴은 절반 정 도의 두께가 제거되도록 노광 및 현상함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 3 마스크나 상기 기판의 쉬프트 거리는 상기 화소전극 또는 상기 제 2 공통전극의 선폭(W)과 상기 전극들간 간격(L)을 더한 값만큼 진행함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 홈들은 상기 제 1, 제 2 도전성 패턴의 일영역이 드러나도록 상기 화소영역에 상기 데이터라인과 평행하게 형성함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 홈들은 상기 제 1 공통배선과 상기 제 1 공통전극의 일영역이 드러나도록 상기 제 1 홈들 사이에 형성함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 화소전극은 상기 제 1, 제 2 도전성 패턴과 연결되고, 상기 제 1 도전 성 패턴을 통해 상기 드레인전극에 연결됨을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 공통전극은 상기 제 1 공통배선 및 상기 제 1 공통전극과 연결됨을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 화소영역의 상기 제 3 마스크 및 이를 이용한 1차, 2차 노광 공정은,x = L+C, y = 2W+L+C 그리고 s = W+L의 식에 의해 진행함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 11 항에 있어서,상기 x는 화소영역에 대응되는 상기 제 3 마스크의 차광영역의 폭이고,상기 y는 화소영역에 대응되는 상기 제 3 마스크의 투광영역의 폭이고,상기 s는 상기 제 3 마스크의 쉬프트 거리이며,상기 W는 화소영역 내에 형성된 상기 화소전극 또는 제 2 공통전극의 선폭이고, 상기 L은 상기 화소전극과 상기 제 2 공통전극 사이의 간격을 의미하는 것을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 데이터라인과 상기 제 1 공통전극은 지그재그 형태를 이루도록 형성함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 소오스 전극을 'U'자형으로 형성하고, 상기 드레인 전극을 상기 'U'자형의 상기 소오스 전극의 사이에 배열하여 'U'자형의 채널영역을 갖도록 형성하는 것을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
- 제 1 항에 있어서,상기 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 또는 인듐아연산화물(Indium Zinc Oxide : IZO)을 사용함을 특징으로 하는 횡전계 방식의 액정표시장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050032366A KR101107711B1 (ko) | 2005-04-19 | 2005-04-19 | 횡전계 방식의 액정표시장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050032366A KR101107711B1 (ko) | 2005-04-19 | 2005-04-19 | 횡전계 방식의 액정표시장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060110141A true KR20060110141A (ko) | 2006-10-24 |
| KR101107711B1 KR101107711B1 (ko) | 2012-01-25 |
Family
ID=37616119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050032366A KR101107711B1 (ko) | 2005-04-19 | 2005-04-19 | 횡전계 방식의 액정표시장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101107711B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101380784B1 (ko) * | 2007-10-10 | 2014-04-04 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
| WO2022110040A1 (zh) * | 2020-11-27 | 2022-06-02 | 京东方科技集团股份有限公司 | 显示基板、掩模板和显示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210007074A (ko) | 2019-07-09 | 2021-01-20 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620322B1 (ko) * | 2000-07-10 | 2006-09-13 | 엘지.필립스 엘시디 주식회사 | 횡전계 방식의 액정 표시장치 및 그 제조방법 |
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| KR100494703B1 (ko) * | 2001-12-31 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
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- 2005-04-19 KR KR1020050032366A patent/KR101107711B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR101107711B1 (ko) | 2012-01-25 |
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