KR20060105228A - 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치 - Google Patents

내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치 Download PDF

Info

Publication number
KR20060105228A
KR20060105228A KR1020050027704A KR20050027704A KR20060105228A KR 20060105228 A KR20060105228 A KR 20060105228A KR 1020050027704 A KR1020050027704 A KR 1020050027704A KR 20050027704 A KR20050027704 A KR 20050027704A KR 20060105228 A KR20060105228 A KR 20060105228A
Authority
KR
South Korea
Prior art keywords
voltage
memory device
semiconductor memory
package
internal
Prior art date
Application number
KR1020050027704A
Other languages
English (en)
Inventor
이윤봉
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050027704A priority Critical patent/KR20060105228A/ko
Publication of KR20060105228A publication Critical patent/KR20060105228A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 패키지 레벨 테스트가 가능한 반도체 메모리 장치에 관한 것으로, 반도체 장치의 단품 패키지 시, 표준 패키지에서 사용되지 않는 NC 핀에 내부 전압 패드를 연결하여 패키지 후에도 내부 전압 레벨을 평가할 수 있도록 하는 반도체 메모리 장치가 개시된다.
NC 핀, 내부 전압 ,DRAM

Description

내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리 장치{Semiconductor memory device capable of testing internal voltages in package}
도 1은 일반적인 표준 DRAM 66핀 TSOP(thin small outline package) 패키지의 핀배치도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 개략적인 블럭도이다.
도 3은 본 발명에 따른 표준 DRAM 66핀 TSOP 패키지의 핀배치도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 메모리 장치 110 : 내부 전압 발생기
120 : 내부 회로 11~16 : 전압 라인
20 : 신호 패드 21~26 :내부 전압 패드
30 : 제 2 외부 핀 31 : 제 1 외부 핀
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치에 관한 것 이다.
최근에 반도체 메모리 장치의 고집적화, 다기능화 및 저전원 전압화가 급속히 진행되고 있다. 이러한 추세에 따라 반도체 메모리 장치의 집적도 및 입출력 기능이 다양해지고 있다. 따라서 외부의 장치와 연결되는 반도체 메모리 장치의 패드 수가 증가하고 있다.
도 1은 일반적인 X4, X8, X16 표준 DRAM 66핀 TSOP 패키지품의 핀 배치도이다. 도 1을 참조하면, X16 표준 DRAM에서 16개의 DQ핀이 사용되고, X8 표준 DRAM에서는 8개, X4 표준 DRAM에서 4개의 DQ핀이 사용된다. 또한 X16 표준 DRAM에서 두개의 데이터 마스크 핀(LDM, UDM)이 사용되나, X4 및 X8 표준 DRAM에서는 하위 데이터 마스크 핀(LDM)은 사용되지 않고 비접속 상태(NC:No Connection)가 되며, 데이터 마스크 핀(DM)만이 사용된다. 또한 X4, X8, X16 표준 DRAM 66핀 TSOP 패키지품에서는 X4, X8 및 X16 표준 DRAM에서 실질적으로 사용되지 않는 비접속 상태(NC)의 핀이 6개가 존재한다.
일반적으로 웨이퍼 상에 반도체 장치들이 설계된 후에는, 상기 반도체 장치들 중 일부 선택된 반도체 장치들(즉, 테스트용 셀들)이 웨이퍼의 일부 영역에 형성된 테스트 패턴(Test pattern)을 통하여, 테스트 장비에 의해 테스트된다. 이를 웨이퍼 레벨(Wafer level) 테스트라 한다. 반도체 메모리 장치는, 외부의 장치들과 제어 신호들 및 데이터 신호들을 송수신하기 위한 신호 패드와, 내부 전압들을 발생하여 상기 반도체 메모리 장치의 내부 회로들에 공급하는 내부 전압 발생기와, 상기 내부 전압들의 레벨을 체크하기 위한 내부 전압 테스트용 패드들을 포함한다. 웨이퍼 레벨 테스트시에는 내부 전압 테스트용 패드들에 테스트 장비의 프로브가 직접 접촉되므로, 반도체 메모리 장치의 내부 전압들에 대한 테스트가 가능하다. 하지만, 패키지 조립 과정에서 상기 테스트용 패드들은 외부의 리드와 본딩되지 않으므로, 패키지 상태에서는 외부에서 상기 테스트용 패드들에 어떠한 전기적인 접촉이나 연결을 할 수 없게 된다. 즉, 패키지 상태에서는 내부 전압 레벨을 측정할 수 없고, 따라서 설계된 반도체 메모리 장치가 패키지 된 후, 상기 내부 전압 레벨의 변화 여부를 체크할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 패키지 형성 시, 표준 패키지에서 사용하지 않는 핀에 내부 전압 패드를 연결하여 패키지된 반도체 메모리 장치에서 내부 전압 특성을 테스트할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 외부 전압을 수신하고 내부 전압들을 발생하는 내부 전압 발생기; 및 복수의 외부 핀들에 각각 연결되고, 전압 라인들을 통하여 내부 전압들을 각각 수신하는 내부 전압 패드들을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
이하, 첨부된 도면을 참도하여 본 발명을 상세하게 설명한다.
도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 내부 전압 발생기(110), 내부 회로(120), 전압 라인들(11~16), 내부 전압 패드들(21~26), 신호 패드들(20), 제1 외부 핀들(31~36), 및 제 2 외부 핀들(30)을 포함한다. 상기 내부 전압 발생기(100)는 외부 전압(Vcc)을 수신하고, 다양한 전압 레벨을 가지는 내부 전압들을 발생하여, 상기 전압 라인들(11~16)을 통하여 상기 내부 회로(120)에 각각 출력한다. 상기 내부 전압들은 승압 전압(VPP), 전원 전압(VCP), 코어전압(VCORE), 기판 백바이어스전압(VBB), 제 1 비트라인 프리차지 전압(VBLP1), 제 2 비트라인 프리차지 전압(VBLP2)을 포함한다. 상기 내부 전압들(VPP, VCP, VCORE, VBB, VBLP)은 상기 내부 회로(120)에 동작 전원으로서 공급된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 이들에 대한 상세한 설명은 생략하기로 한다. 상기 내부 회로(120)는 상기 제 2 외부 핀들(30)에 연결된 상기 신호 패드들(20)을 통하여, 외부의 장치와 통신한다.
상기 내부 전압 패드들(21~26)은 상기 전압 라인들(11~16)을 통하여 상기 내 부 전압 발생기(110)에 각각 연결되고, 상기 제1 외부 핀들(31~36)에 더 연결된다. 여기에서, 상기 제1 외부 핀들(31~36)은 상기 반도체 메모리 장치(100)의 노말 동작시 사용되지 않는 핀들이고, 반도체 메모리 장치의 NC 핀들로서 구현될 수 있다.
상술한 것과 같이, 상기 반도체 메모리 장치(100)에서는 상기 내부 전압 패드들(21~26)이 상기 제1 외부 핀들(31~36)에 연결되어 있으므로, 패키지 상태에서도 상기 내부 전압들의 테스트가 가능하다.
도 3은 본 발명에 따른 X4, X8, X16 표준 DRAM 66핀 TSOP(thin small outline package) 패키지품의 핀 배치도이다. 도 3을 참조하면, NC 핀들(14, 19, 25, 43, 50, 53)에 내부 전압 패드들(VPP, VCP, VCORE, VBB, VBLP1, VBLP2)이 연결될 수 있다. 따라서 패키징 공정 후에도 웨이퍼 레벨에서 실시하는 반도체 메모리 장치의 테스트를 실시할 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 예를 들어, 본 발명은 66 핀 TSOP 구조외에, BGA(Ball Grid Array) 타입의 패키지에도 NC 볼에 내부 전원 패드를 연결할 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따르면 반도체 장치의 패키지 형성 시, 표준 리 장치에서 내부 전압 특성을 테스트할 수 있다.패키지에서 사용하지 않는 핀에 내부 전압 패드를 연결하여 패키지된 반도체 메모

Claims (5)

  1. 반도체 메모리 장치에 있어서,
    외부 전압을 수신하고 내부 전압들을 발생하는 내부 전압 발생기; 및
    복수의 외부 핀들에 각각 연결되고, 전압 라인들을 통하여 상기 내부 전압들을 각각 수신하는 내부 전압 패드들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 패키지 이후 테스트 시, 테스트 장치에 의해 상기 복수의 외부 핀들을 통하여 상기 내부 전압들이 테스트 되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 외부 핀들은 NC(No connected) 핀들인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 외부 핀들은 메모리 장치의 노멀 동작 시, 사용되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 내부 전압들은 승압 전압, 전원 전압, 코어전압, 기판 백바이어스 전압, 제 1 비트라인 프리차지 전압, 제 2 비트라인 프리차지 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020050027704A 2005-04-01 2005-04-01 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치 KR20060105228A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050027704A KR20060105228A (ko) 2005-04-01 2005-04-01 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050027704A KR20060105228A (ko) 2005-04-01 2005-04-01 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치

Publications (1)

Publication Number Publication Date
KR20060105228A true KR20060105228A (ko) 2006-10-11

Family

ID=37635048

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050027704A KR20060105228A (ko) 2005-04-01 2005-04-01 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치

Country Status (1)

Country Link
KR (1) KR20060105228A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110892483A (zh) * 2019-10-17 2020-03-17 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110892483A (zh) * 2019-10-17 2020-03-17 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件
CN110892483B (zh) * 2019-10-17 2021-01-29 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件
US11125816B2 (en) 2019-10-17 2021-09-21 Yangtze Memory Technologies Co., Ltd. Method of testing memory device employing limited number of test pins and memory device utilizing same
US11719748B2 (en) 2019-10-17 2023-08-08 Yangtze Memory Technologies Co., Ltd. Method of testing memory device employing limited number of test pins and memory device utilizing same

Similar Documents

Publication Publication Date Title
US7309999B2 (en) Electronic device having an interface supported testing mode
US7466160B2 (en) Shared memory bus architecture for system with processor and memory units
US6812726B1 (en) Entering test mode and accessing of a packaged semiconductor device
KR100881622B1 (ko) 멀티칩 및 그것의 테스트 방법
US8446790B2 (en) Circuit for supplying a reference voltage in a semiconductor memory device for testing an internal voltage generator therein
US7760573B2 (en) Semiconductor memory device and stress testing method thereof
JP2005209239A (ja) 半導体集積回路装置
KR20070109434A (ko) 반도체 칩의 오픈 테스트(ｏｐｅｎ ｔｅｓｔ) 및 쇼트테스트(ｓｈｏｒｔ ｔｅｓｔ) 방법 및 반도체 테스트시스템
US5898700A (en) Test signal generator and method for testing a semiconductor wafer having a plurality of memory chips
US7006940B1 (en) Set up for a first integrated circuit chip to allow for testing of a co-packaged second integrated circuit chip
CN112562770A (zh) 具有测试电路的半导体装置
KR20110052133A (ko) 반도체 장치
CN106771950B (zh) 一种用于晶圆的测试系统及其测试方法
US6352868B1 (en) Method and apparatus for wafer level burn-in
KR20060105228A (ko) 내부 전압의 패키지 레벨 테스트가 가능한 반도체 메모리장치
US20080028104A1 (en) Semiconductor device and operation control method of semiconductor device
KR100647473B1 (ko) 멀티 칩 패키지 반도체 장치 및 불량 검출방법
US6727581B2 (en) Semiconductor module
KR100871378B1 (ko) Ｆｂｇａ 패키지 테스트 장치
US20170309566A1 (en) Semiconductor integrated circuit device and method of manufacturing semiconductor integrated circuit device
KR20040084157A (ko) 반도체 메모리 집적회로
JP4022698B2 (ja) 検査回路基板
KR100780619B1 (ko) 반도체 장치
JP2003270302A (ja) 半導体装置
US20240175912A1 (en) Test device and test system for semiconductor devices

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination