KR20060101909A - Method for forming recess gate of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 반도체 기판의 활성 영역에 각 채널 영역마다 두개의 리세스 영역을 정의하는 더블 리세스 게이트를 형성한다. 상기 더블 리세스 게이트를 형성함으로써 전체 채널 길이가 2배 이상으로 증가되어 현재의 반도체 공정 및 향후 70nm 이하의 반도체 소자에서 발생할 수 있는 리프레쉬 특성을 향상시키며 공정 여유도의 증가로 인해 수율을 향상시키는 기술을 나타낸다.  BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a recess gate of a semiconductor device, and forms a double recess gate defining two recess regions in each channel region in an active region of a semiconductor substrate. By forming the double recess gate, the total channel length is more than doubled to improve refresh characteristics that may occur in the current semiconductor process and the semiconductor device of 70 nm or less in the future, and to improve the yield by increasing the process margin. Indicates.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}Recess gate formation method of a semiconductor device {METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법을 도시한 단면도. 1 is a cross-sectional view showing a gate electrode forming method of a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 반도체 소자의 스텝 게이트 형성 방법을 도시한 단면도. 2 is a cross-sectional view showing a step gate forming method of a semiconductor device according to the prior art.

도 3은 종래의 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도. 3 is a cross-sectional view showing a recess gate forming method of a semiconductor device according to the related art.

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.4A to 4F are cross-sectional views illustrating a method of forming a recess gate in a semiconductor device according to the present invention.

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 반도체 기판의 활성 영역에 각 채널 영역마다 두개의 리세스 영역을 정의하는 더블 리세스 게이트를 형성한다. 상기 더블 리세스 게이트를 형성함으로써 전체 채널 길이가 2배 이상으로 증가되어 현재의 반도체 공정 및 향후 70nm 이하의 반도체 소자에서 발생할 수 있는 리프레쉬 특성을 향상시키며 공정 여유도의 증가로 인해 수율을 향상시키는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a recess gate of a semiconductor device, and forms a double recess gate defining two recess regions in each channel region in an active region of a semiconductor substrate. By forming the double recess gate, the total channel length is more than doubled to improve refresh characteristics that may occur in the current semiconductor process and the semiconductor device of 70 nm or less in the future, and to improve the yield by increasing the process margin. Indicates.

최근에 반도체 소자의 칩 사이즈가 감소하면서 게이트 채널 길이의 감소에 따른 리프레쉬 특성의 악화가 문제되고 있다. Recently, as the chip size of semiconductor devices decreases, deterioration of the refresh characteristics due to the decrease in the gate channel length has been a problem.

게이트 전극의 폭이 감소함에 따라 캐패시터에 저장된 전하가 소스/드레인을 통해 잃어버리는 시간이 감소하게 되고 따라서 이를 보충해 주는 리프레쉬 특성이 악화되고 있다. 리프레쉬 특성이 악화되면 DRAM 전체의 동작 효율이 감소하게 된다. 이를 극복하기 위하여 게이트 채널의 길이를 증가시키는 스텝 게이트 및 리세스 게이트를 형성한다. As the width of the gate electrode decreases, the time required for the charge stored in the capacitor to lose through the source / drain decreases, and thus, the refresh characteristics to compensate for this deteriorate. If the refresh characteristics deteriorate, the operating efficiency of the entire DRAM is reduced. To overcome this, step gates and recess gates are formed to increase the length of the gate channel.

도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법 을 도시한 단면도들이다. 1 to 3 are cross-sectional views illustrating a gate electrode forming method of a semiconductor device according to the prior art.

도 1을 참조하면, 종래 기술에 따른 게이트 전극을 도시한 단면도이다. 1 is a cross-sectional view showing a gate electrode according to the prior art.

반도체 기판(10)의 활성 영역 상부가 평면인 상태에서 게이트 산화막, 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 형성하고 상기 적층 구조를 식각하여 게이트 전극(30)을 형성한다. The gate electrode 30 is formed by forming a stacked structure of a gate oxide layer, a polysilicon layer, a gate metal layer, and a gate hard mask layer while the upper portion of the active region of the semiconductor substrate 10 is planar.

도 2를 참조하면, 상기 도 1의 게이트 전극에서 채널 길이를 증가 시키기 위하여 형성한 스텝 게이트를 도시한 단면도이다. 2 is a cross-sectional view illustrating a step gate formed to increase a channel length in the gate electrode of FIG. 1.

여기서, 반도체 기판(10)의 일부를 소정 깊이 식각하여 'A'와 같이 단차가 있는 스텝 게이트 영역을 형성한 후 반도체 기판(10) 전면에 게이트 산화막을 형성한다. 다음에 단차가 있는 상기 스텝 게이트 영역 상부에 폴리실리콘층, 게이트 금 속층 및 게이트 하드마스크층의 적층 구조를 가지는 게이트 전극(30)을 형성한다. Here, a portion of the semiconductor substrate 10 is etched to a predetermined depth to form a stepped gate region having a step like 'A', and then a gate oxide film is formed on the entire surface of the semiconductor substrate 10. Next, a gate electrode 30 having a stacked structure of a polysilicon layer, a gate metal layer, and a gate hard mask layer is formed on the stepped gate region.

도 3을 참조하면, 상기 도 1 및 도 2의 게이트 전극(30)에서 채널 길이를 증가시키기 위하여 형성한 리세스 게이트를 도시한 단면도이다. 3 is a cross-sectional view illustrating a recess gate formed in the gate electrode 30 of FIGS. 1 and 2 to increase a channel length.

게이트 전극이 형성될 부분의 반도체 기판(10)을 소정 깊이 식각하여 'B'와 같이 리세스 게이트 영역을 형성한 후 상기 리세스 게이트 영역을 매립하는 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조를 가지는 게이트 전극(30)을 형성한다. The semiconductor substrate 10 of the portion where the gate electrode is to be formed is etched to a predetermined depth to form a recess gate region such as 'B', and then a polysilicon layer, a gate metal layer, and a gate hard mask layer to fill the recess gate region. A gate electrode 30 having a stacked structure is formed.

상술한 종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법에서, 반도체 소자의 크기가 작아지면서 게이트 전극의 폭이 감소하고, 이에 따라 채널의 길이 역시 감소하게 되어 접합 누설 전류가 증가되는 문제점이 있다. 상기 문제점인 누설 전류의 발생을 감소시키기 위해 Cell Vt를 증가시키게 되면 소스/드레인 도핑 농도가 감소되고, 이는 저장 전극 콘택 및 비트 라인 콘택의 접촉 저항 증가 및 스피드가 감소되는 문제점이 발생한다. In the above-described method of forming a gate electrode of a semiconductor device according to the related art, the width of the gate electrode decreases as the size of the semiconductor device decreases, thereby decreasing the length of the channel, thereby increasing the junction leakage current. Increasing Cell Vt to reduce the occurrence of leakage current, which is the problem, causes a decrease in source / drain doping concentration, which causes a problem in that contact resistance and speed of storage electrode contacts and bit line contacts are decreased.

상기 문제점을 해결하기 위하여, 반도체 기판의 활성 영역을 각 채널 영역마다 두개의 리세스 영역을 정의하는 더블 리세스 게이트를 형성한다. 상기 더블 리세스 게이트를 형성함으로써 전체 채널 길이가 2배 이상으로 증가되어 현재의 반도체 공정 및 향후 70nm 이하의 반도체 소자에서 발생할 수 있는 리프레쉬 특성을 향상시키며 공정 여유도의 증가로 인해 수율을 향상시키는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, a double recess gate is formed in the active region of the semiconductor substrate to define two recess regions for each channel region. By forming the double recess gate, the total channel length is more than doubled to improve the refresh characteristics that may occur in the current semiconductor process and the semiconductor device of 70 nm or less in the future, and to improve the yield by increasing the process margin. It is an object of the present invention to provide a method for forming a recess gate of an element.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은Recess gate forming method of a semiconductor device according to the present invention

반도체 기판 상부에 각 채널영역마다 두개의 리세스 게이트 영역을 정의하는 더블 리세스 게이트 영역을 노출시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the semiconductor substrate to expose a double recess gate region defining two recess gate regions for each channel region;

상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 더블 리세스 게이트 영역을 형성한 후 상기 감광막 패턴을 제거하는 단계와,Etching the semiconductor substrate using the photoresist pattern as a mask to form a double recess gate region, and then removing the photoresist pattern;

상기 더블 리세스 게이트 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계와,Forming a gate oxide film on an entire surface of the semiconductor substrate including the double recess gate region;

상기 더블 리세스 게이트 영역을 매립하는 폴리실리콘층을 형성하는 단계와,Forming a polysilicon layer filling the double recess gate region;

상기 폴리실리콘층 상부에 게이트 도전층 및 게이트 하드마스크층의 적층 구조를 형성하고 상기 적층 구조를 식각하여 게이트 전극을 형성하는 단계Forming a stacked structure of a gate conductive layer and a gate hard mask layer on the polysilicon layer, and etching the stacked structure to form a gate electrode

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다. 4A through 4F are cross-sectional views illustrating a method of forming a recess gate in a semiconductor device according to the present invention.

도 4a를 참조하면, 반도체 기판의 활성 영역(100) 상부에 각 채널영역마다 두개의 리세스 게이트 영역을 정의하는 더블 리세스 게이트 영역을 노출시키는 감광막 패턴(107)을 형성한다. Referring to FIG. 4A, a photoresist pattern 107 is formed on the active region 100 of the semiconductor substrate to expose a double recess gate region defining two recess gate regions for each channel region.

도 4b를 참조하면, 감광막 패턴(107)을 마스크로 상기 반도체 기판의 활성 영역(100)을 식각하여 상기 더블 리세스 게이트 영역을 형성한 후 감광막 패턴(107)을 제거한다. Referring to FIG. 4B, the active region 100 of the semiconductor substrate is etched using the photoresist pattern 107 as a mask to form the double recess gate region, and then the photoresist pattern 107 is removed.

도 4c를 참조하면, 더블 리세스 게이트 영역을 포함하는 반도체 기판(100)의 전체 표면에 게이트 산화막(110)을 형성한다. Referring to FIG. 4C, the gate oxide layer 110 is formed on the entire surface of the semiconductor substrate 100 including the double recess gate region.

도 4d를 참조하면, 더블 리세스 게이트 영역을 매립하는 폴리실리콘층(120)을 형성한다. Referring to FIG. 4D, a polysilicon layer 120 filling the double recess gate region is formed.

도 4e를 참조하면, 폴리실리콘층(120) 상부에 게이트 금속층(130) 및 게이트 하드마스크층(140)의 적층 구조를 형성한다. Referring to FIG. 4E, a stacked structure of the gate metal layer 130 and the gate hard mask layer 140 is formed on the polysilicon layer 120.

도 4f를 참조하면, 상기 적층 구조를 식각하여 게이트 전극을 형성한 후 상기 게이트 전극 측벽에 스페이서(150)을 형성한다. 여기서, 더블 리세스 게이트를 형성함으로써 종래의 리세스 게이트에 비하여 게이트 채널 길이가 2배 이상 증가되는 것을 특징으로 한다. Referring to FIG. 4F, the stack structure is etched to form a gate electrode, and then spacers 150 are formed on sidewalls of the gate electrode. In this case, the gate channel length is increased by 2 times or more as compared with the conventional recess gate by forming the double recess gate.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 반도체 기판의 활성 영역에 각 채널 영역마다 두개의 리세스 게이트 영역을 정의하는 더블 리세스 게이트를 형성한다. 상기 더블 리세스 게이트를 형성함으로써 전체 채널 길이가 2배 이상으로 증가되어 현재의 반도체 공정 및 향후 70nm 이하의 반도체 소자에서 발생할 수 있는 리프레쉬 특성을 향상시키며 공정 여유도의 증가로 인해 수율이 향상되는 효과가 있다. The recess gate forming method of the semiconductor device according to the present invention forms a double recess gate defining two recess gate regions in each channel region in an active region of the semiconductor substrate. By forming the double recess gate, the total channel length is more than doubled to improve the refresh characteristics that may occur in the current semiconductor process and the semiconductor device of 70 nm or less in the future, and the yield is improved by increasing the process margin. There is.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.

Claims (1)

반도체 기판 상부에 각 채널영역마다 두개의 리세스 게이트 영역을 정의하는 더블 리세스 게이트 영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the semiconductor substrate, the photoresist pattern exposing a double recess gate region defining two recess gate regions for each channel region; 상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 더블 리세스 게이트 영역을 형성한 후 상기 감광막 패턴을 제거하는 단계;Etching the semiconductor substrate using the photoresist pattern as a mask to form a double recess gate region, and then removing the photoresist pattern; 상기 더블 리세스 게이트 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계;Forming a gate oxide layer on an entire surface of the semiconductor substrate including the double recess gate region; 상기 더블 리세스 게이트 영역을 매립하는 폴리실리콘층을 형성하는 단계;Forming a polysilicon layer filling the double recess gate region; 상기 폴리실리콘층 상부에 게이트 도전층 및 게이트 하드마스크층의 적층 구조를 형성하고 상기 적층 구조를 식각하여 게이트 전극을 형성하는 단계; Forming a stacked structure of a gate conductive layer and a gate hard mask layer on the polysilicon layer and etching the stacked structure to form a gate electrode; 를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. Recess gate forming method of a semiconductor device comprising a.
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