KR20060099625A - Pulse width limit circuit of switching mode power supply - Google Patents

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KR20060099625A
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Abstract

본 발명은 스위칭 모드 파워 서플라이의 펄스폭 제한 회로에 관한 것으로서, 해결하고자 하는 기술적 과제는 스위칭 소자에 흐르는 전류의 피크치를 감지하여 스위칭 소자를 온/오프시키는 펄스폭을 제한하는데 있다.The present invention relates to a pulse width limiting circuit of a switching mode power supply, and a technical problem to be solved is to limit a pulse width for turning on / off a switching element by sensing a peak value of a current flowing through the switching element.

이를 위해 본 발명에 의한 해결 방법의 요지는 트랜스포머의 입력측 권선에 연결된 스위칭 소자를 통해서 흐르는 전류를 전압으로 변환하여 미리 설정된 보정 전압과 비교하고, 스위칭 소자의 전압이 보정 전압보다 크면 스위칭 소자를 오프시키는 제1제어부와, 스위칭 소자의 전압을 미리 설정된 기준 전압과 비교하고, 스위칭 소자의 전압이 기준 전압보다 크면 제1제어부의 보정 전압을 감소시켜, 스위칭 소자의 온/오프 펄스폭을 제한하는 제2제어부로 이루어진 펄스폭 제한 회로가 개시된다.To this end, the gist of the solution according to the present invention is to convert the current flowing through the switching element connected to the input winding of the transformer into a voltage and compare it with a preset correction voltage, and turn off the switching element when the voltage of the switching element is greater than the correction voltage. The second control unit compares the voltage of the switching element with a preset reference voltage, and when the voltage of the switching element is greater than the reference voltage, reduces the correction voltage of the first control unit to limit the on / off pulse width of the switching element. A pulse width limiting circuit composed of a control unit is disclosed.

SMPS, PWM, 스위칭 소자, 비교기, 보정 전압 SMPS, PWM, Switching Element, Comparator, Correction Voltage

Description

스위칭 모드 파워 서플라이의 펄스폭 제한 회로{Pulse width limit circuit of Switching Mode Power Supply}Pulse width limit circuit of Switching Mode Power Supply

도 1은 종래 스위칭 모드 파워 서플라이의 일례를 개략적으로 도시한 회로도이다.1 is a circuit diagram schematically showing an example of a conventional switched mode power supply.

도 2는 종래 스위칭 모드 파워 서플라이에서 동작 파형을 도시한 파형도이다.2 is a waveform diagram illustrating an operation waveform in a conventional switching mode power supply.

도 3a 및 도 3b는 종래 스위칭 모드 파워 서플라이에 채택된 전류 모드 펄스폭 변조부를 개략적으로 도시한 회로도이다.3A and 3B are circuit diagrams schematically illustrating a current mode pulse width modulator employed in a conventional switching mode power supply.

도 4는 전류원과 저항에 의한 보정 전압 상승 제한 회로를 개략적으로 도시한 회로도이다.4 is a circuit diagram schematically showing a correction voltage rise limiting circuit by a current source and a resistor.

도 5는 프라이머리 사이드 레귤레이이션(Primary Side Regulation:PSR)의 경우 펄스폭 변조부의 전원전압으로부터 되먹임을 받아 제어하는 회로를 개략적을 도시한 회로도이다.FIG. 5 is a circuit diagram schematically illustrating a circuit for controlling feedback from a power supply voltage of a pulse width modulation unit in the case of Primary Side Regulation (PSR).

도 6은 종래의 스위칭 모드 파워 서플라이에서 입력전원전압에 따라 스위칭 소자가 차단될 때의 전류 피크치가 달라지는 상태를 도시한 파형도이다.FIG. 6 is a waveform diagram illustrating a state in which a current peak value when a switching element is cut off varies according to an input power supply voltage in a conventional switching mode power supply.

도 7a 및 도 7b는 본 발명에 의한 스위칭 모드 파워 서플라이의 펄스폭 제한 회로를 개략적으로 도시한 회로도이다.7A and 7B are schematic circuit diagrams illustrating a pulse width limiting circuit of a switched mode power supply according to the present invention.

도 8은 본 발명의 펄스폭 제한 회로에서 소스 전류원의 크기를 줄여서 보정 전압을 감소시키는 회로를 도시한 것이다.Figure 8 shows a circuit for reducing the correction voltage by reducing the size of the source current source in the pulse width limiting circuit of the present invention.

도 9는 본 발명의 펄스폭 제한 회로에서 저항을 줄여서 보정 전압을 감소시키는 회로를 도시한 것이다.9 illustrates a circuit for reducing the correction voltage by reducing the resistance in the pulse width limiting circuit of the present invention.

도 10은 본 발명의 펄스폭 제한 회로에서 저항을 줄여서 보정 전압을 감소시키는 다른 회로를 도시한 것이다.Fig. 10 shows another circuit for reducing the correction voltage by reducing the resistance in the pulse width limiting circuit of the present invention.

도 11은 본 발명의 펄스폭 제한 회로에서 프라이머리 사이드 레귤레이이션(PSR)의 경우 보정 전압을 감소시키는 회로를 도시한 것이다.Figure 11 shows a circuit for reducing the correction voltage in the case of primary side regulation (PSR) in the pulse width limiting circuit of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10; 제1제어부 11; 제1비교기10; A first control unit 11; First comparator

12; 오실레이터 13; 제1RS 플립플롭12; Oscillator 13; 1RS Flip-Flop

14; 앤드 게이트 20; 제2제어부14; And gate 20; Second control unit

21; 제2비교기 22; 제2RS 플립플롭21; Second comparator 22; 2RS flip-flop

23; 보정 전압 감소부23; Correction voltage reduction section

본 발명은 스위칭 모드 파워 서플라이의 펄스폭 제한 회로에 관한 것으로서, 보다 상세히는 스위칭 소자에 흐르는 전류의 피크치를 감지하여 스위칭 소자를 온/오프시키는 펄스폭 증가를 제한할 수 있는 스위칭 모드 파워 서플라이의 펄스폭 제 한 회로에 관한 것이다.The present invention relates to a pulse width limiting circuit of a switching mode power supply, and more particularly, to a pulse of a switching mode power supply capable of limiting an increase in pulse width for turning on / off a switching element by sensing a peak value of a current flowing through the switching element. It is about a limiting circuit.

도 1을 참조하면, 종래 스위칭 모드 파워 서플라이의 일례가 개략적인 회로도로서 도시되어 있다.Referring to FIG. 1, an example of a conventional switched mode power supply is shown as a schematic circuit diagram.

도시된 바와 같이 종래 스위칭 모드 파워 서플라이는 교류 전원을 직류로 정류하는 정류부(1)와, 상기 정류부(1)로부터의 전원 및 스위칭 동작에 의해 입력측에서 출력측으로 전압을 유도하는 트랜스포머(2)와, 상기 트랜스포머(2)의 입력측에 연결된 동시에 온/오프 동작을 반복하여 출력측으로 전압이 유도되도록 하는 스위칭 소자(3)와, 상기 스위칭 소자(3)의 온/오프 펄스폭을 제어하는 펄스폭 변조부(4)로 이루어져 있다. 이러한 구성의 스위칭 모드 파워 서플라이를 플라이 백 컨버터(fly-back converter)라고도 한다.As shown, the conventional switching mode power supply includes a rectifier 1 for rectifying AC power into DC, a transformer 2 for inducing a voltage from an input side to an output side by a power supply and a switching operation from the rectifier 1, A switching element 3 connected to an input side of the transformer 2 and repeating an on / off operation to induce a voltage to an output side, and a pulse width modulator controlling an on / off pulse width of the switching element 3. It consists of (4). The switch mode power supply in this configuration is also referred to as a fly-back converter.

이러한 스위칭 모드 파워 서플라이의 동작 모드에는 연속 도통 모드(Continuous Conduction Mode: CCM)와, 불연속 도통 모드(Discontinuous Conduction Mode: DCM)가 있다. 입력 전압의 범위가 넓은 경우에 대응하기 쉽고, 출력측의 다이오드가 고성능일 필요가 없기 때문에 통상은 불연속 도통 모드가 많이 이용되고 있다.The operation mode of the switched mode power supply includes a continuous conduction mode (CCM) and a discontinuous conduction mode (DCM). It is easy to cope with the case where the range of input voltage is wide, and since the diode on the output side does not need to be a high performance, the discontinuous conduction mode is usually used a lot.

도 2를 참조하면, 종래 스위칭 모드 파워 서플라이에서 동작 파형이 도시되어 있다.Referring to FIG. 2, an operational waveform is shown in a conventional switched mode power supply.

도시된 바와 같이 불연속 도통 모드일 경우 스위칭 소자가 온되어 있는 동안 에너지가 트랜스포머의 입력측(자화 인덕턴스)에 쌓이게 되고, 스위칭 소자가 오프되어 있는 동안 그 에너지가 전부 출력측으로 넘어가거나 손실되어 입력측(자화 인 덕턴스)의 에너지가 0으로 된다. 이 경우 출력측으로 넘겨지는 파워는 아래의 식 1과 같다.As shown, in the discontinuous conduction mode, energy is accumulated on the input side (magnetization inductance) of the transformer while the switching element is on, and all of the energy is passed to the output side or lost while the switching element is off, so that the input side (magnetization The ductance) becomes zero. In this case, the power delivered to the output side is shown in Equation 1 below.

Figure 112005013251102-PAT00001
Figure 112005013251102-PAT00001

여기서, P0은 출력 파워, Lm은 트랜스포머 입력측 자화 인덕턴스, Ipk는 피크 전류, f는 스위칭 주파수, η는 효율이다.Where P 0 is the output power, L m is the transformer input side magnetization inductance, I pk is the peak current, f is the switching frequency, and η is the efficiency.

따라서, 종래 스위칭 모드 파워 서플라이는 이러한 특성을 이용하여 피크 전류 Ipk를 제어하는 경우가 많다. 주로, 과부하가 걸릴 경우 스위칭 모드 파워 서플라이를 스스로 보호하기 위한 것이다. 물론 출력측의 최대 전류를 제한하기 위한 경우도 있다.Therefore, conventional switching mode power supplies often use these characteristics to control the peak current I pk . Primarily, it is to protect the switched-mode power supply itself in the event of overload. Of course, there are cases where the maximum current on the output side is limited.

도 3a 및 도 3b는 종래 스위칭 모드 파워 서플라이에 채택된 전류 모드 펄스폭 변조부를 개략적으로 도시한 회로도이다.3A and 3B are circuit diagrams schematically illustrating a current mode pulse width modulator employed in a conventional switching mode power supply.

먼저 도 3a에 도시된 바와 같이 종래 전류 모드 펄스폭 변조부(4)는 스위칭 소자(3)를 흐르는 전류를 감지하여 전압으로 변환하여 출력하는 전류 센서(5)와, 상기 전류 센서(5)로부터의 전압이 보정 전압(Vc)보다 클 경우 상태 반전 신호를 출력하는 비교기(4a)와, 상기 비교기(4a)로부터 상태 반전 신호 출력시 역시 상태 반전 신호를 출력하는 RS 플립플롭(4b)과, 상기 RS 플립플롭(4b) 및 오실레이터(4c)의 파형 신호를 입력받아 소정 신호를 상기 스위칭 소자(3)에 출력하는 앤드 게이트(4d)를 포함한다. 여기서, 상기 오실레이터(4c)의 파형은 RS 플립플롭(4b)의 S 단자에 입력된다.First, as shown in FIG. 3A, the conventional current mode pulse width modulator 4 detects a current flowing through the switching element 3, converts it into a voltage, and outputs the voltage from the current sensor 5. A comparator 4a for outputting a state inversion signal when the voltage of V is greater than the correction voltage V c , an RS flip-flop 4b for outputting a state inversion signal when the state inversion signal is output from the comparator 4a, And an AND gate 4d for receiving the waveform signals of the RS flip-flop 4b and the oscillator 4c and outputting a predetermined signal to the switching element 3. Here, the waveform of the oscillator 4c is input to the S terminal of the RS flip-flop 4b.

따라서, 전류 센서(5)로부터 감지된 전압이 보정 전압보다 클 경우, 상기 비교기(4a)는 상기 RS 플립플롭(4b)을 리셋시킨다. 그러면, 상기 RS 플립플롭(4b)은 Q 단자를 통하여 앤드 게이트(4d)에 예를 들면 로우 신호를 출력한다. 이에 따라 상기 앤드 게이트(4d)는 스위칭 소자(3)를 오프시킨다. 물론, 상기 오실레이터(4c)로부터의 다음번 하이 신호는 RS 플립플롭(4b)을 셋트시켜서, 다시 상기 앤드 게이트(4d)가 스위칭 소자(3)를 온시키도록 한다.Thus, when the voltage sensed from the current sensor 5 is greater than the correction voltage, the comparator 4a resets the RS flip-flop 4b. Then, the RS flip-flop 4b outputs, for example, a low signal to the AND gate 4d through the Q terminal. As a result, the AND gate 4d turns off the switching element 3. Of course, the next high signal from the oscillator 4c sets the RS flip-flop 4b, which in turn causes the AND gate 4d to turn on the switching element 3.

여기서, 실제 집적회로(IC)에서는 앤드 게이트를 구현하기 번거롭다. 따라서, 도 3b에 도시된 바와 같이 노어 회로(또는 낸드 회로)로 구성하게 되는데, 그에 따라 플립 플롭, 비교기 등의 구체적인 회로가 달라질 수 있으나, 이에 따른 변동에 의해 본 발명의 의의가 제한되는 것은 아니다.In this case, the AND gate is cumbersome to implement in an actual integrated circuit (IC). Therefore, as shown in FIG. 3B, the circuit is configured as a NOR circuit (or a NAND circuit), and accordingly, specific circuits such as a flip flop and a comparator may vary, but the meaning of the present invention is not limited by the variation. .

도 4를 참조하면, 프라이머리 사이드 레귤레이이션(Primary Side Regulation:PSR)의 경우 전류원과 저항에 의한 보정 전압 상승 제한 회로가 개략적으로 도시되어 있다.Referring to FIG. 4, in the case of Primary Side Regulation (PSR), a correction voltage rise limiting circuit by a current source and a resistor is schematically illustrated.

도시된 바와 같이 상술한 비교기(4a)에 입력되는 보정 전압은 출력측으로부터 얻은 전압(Vo)에 따라 포토 커플러(6)에 흐르는 전류를 변화시켜서 만들어 낼 수 있다. 즉, 출력측으로부터 출력 전압이 작은 경우 포토 커플러(6)내의 다이오드에 흐르는 전류가 줄어들도록 되어 있다. 그러면, 포토 커플러(6) 내의 트랜지스터를 통해 흐르는 전류가 줄어들게 되므로, 소스 전류원(7)으로부터 흘러오는 전류는 주 로 저항(8)을 통하여 흐르게 되고, 따라서 보정 전압이 올라가게 된다. 이 회로에서 콘덴서(9)는 노이즈를 줄이 위해 로우 패스 필터를 구성하기 위해 부착된 것이다. 한편, 출력측에서 과부하가 걸리거나 해서 포토 커플러(6) 내의 다이오드가 완전히 오프되면 포토 커플러(6) 내의 트랜지스터도 완전히 오프된다. 그러면, 소스 전류원(7)으로부터 흘러오는 전류는 과도적일 때를 제외하고는 전부 저항(8)으로 흐르게 된다. 이때, 보정 전압이 최대 전압이 되는데, 그 값은 소스 전류원의 전류×저항이 된다. 따라서, 이러한 회로는 간단한 구성으로 비교기(4a)의 보정 전압을 만들고, 그 최대 전압을 제한한다.As shown in the drawing, the correction voltage input to the comparator 4a can be generated by changing the current flowing through the photo coupler 6 according to the voltage Vo obtained from the output side. That is, when the output voltage is small from the output side, the current flowing through the diode in the photo coupler 6 is reduced. Then, since the current flowing through the transistor in the photo coupler 6 is reduced, the current flowing from the source current source 7 mainly flows through the resistor 8, and thus the correction voltage is increased. In this circuit, the capacitor 9 is attached to form a low pass filter to reduce noise. On the other hand, if the diode in the photo coupler 6 is completely turned off due to overload at the output side, the transistor in the photo coupler 6 is also turned off completely. Then, all the current flowing from the source current source 7 flows to the resistor 8 except when it is transient. At this time, the correction voltage becomes the maximum voltage, which is the current x resistance of the source current source. Thus, this circuit makes the correction voltage of the comparator 4a with a simple configuration and limits its maximum voltage.

도 5를 참조하면, 출력측으로부터 프로그래머블 제너 다이오드와 포토 커플러 등을 생략한 프라이머리 사이드 레귤레이션의 경우 펄스폭 변조부의 전원전압으로부터 되먹임을 받아 제어하는 회로가 개략적으로 도시되어 있다. 도시된 바와 같이 이러한 회로는 포토 커플러로부터 되먹임을 받지 않고 펄스폭 변조부(4)를 동작시키기 위한 전원전압으로부터 되먹임을 받는 경우이다.Referring to FIG. 5, in the case of primary side regulation in which a programmable zener diode, a photo coupler, and the like are omitted from an output side, a circuit for controlling feedback from a power supply voltage of a pulse width modulation unit is schematically illustrated. As shown in the drawing, such a circuit receives feedback from a power supply voltage for operating the pulse width modulator 4 without receiving feedback from the photo coupler.

펄스폭 변조부(4)의 동작 전원이 보조 권선으로부터 공급되는 경우, 출력 전압과 펄스폭 변조부(4)의 전원 전압은 별개의 권선이지만 동일한 트랜스포머(2)에 감겨 있는 것으로부터 오는 것이므로, 그들의 전압은 어느 정도 상관 관계를 갖고 있다. 따라서 펄스폭 변조부의 전원전압으로 되먹임을 받더라도 출력 전압이 다소 부정확하기는 하나 어느 정도 제어가 된다. 정확한 출력 전압이 요구되지 않는 저가형 어댑터, 충전기 등에 많이 이용되는 방법이다. When the operating power supply of the pulse width modulator 4 is supplied from the auxiliary winding, the output voltage and the power supply voltage of the pulse width modulator 4 are separate windings but are wound from the same transformer 2, so that they The voltage is somewhat correlated. Therefore, even if the output voltage is somewhat inaccurate even when feedbacked to the power supply voltage of the pulse width modulator, it is controlled to some extent. It is widely used in low-cost adapters and chargers that do not require accurate output voltage.

도시된 바와 같이 비교기(10)는 전압(Vcc)을 분압하여 목표 전압(VREF)과의 차이를 증폭하고, 그것을 저항(11)과 콘덴서(12)로 로우 패스 필터링하여 보정 전압을 발생시킨다. 이때, 보정 전압의 최대 전압은 비교기(10)의 최대 출력 전압에 의해 결정된다. 따라서 Vcc에 따라 Vc의 최대 전압을 달라지도록 하면 스위칭 모드 파워 서플라이의 최대 출력 전류를 제어할 수 있다.As shown, the comparator 10 divides the voltage V cc to amplify the difference between the target voltage V REF and low pass filtering the resistor 11 and the capacitor 12 to generate a correction voltage. . At this time, the maximum voltage of the correction voltage is determined by the maximum output voltage of the comparator 10. Therefore, by varying the maximum voltage of V c according to V cc , the maximum output current of the switched-mode power supply can be controlled.

도 6을 참조하면, 종래의 스위칭 모드 파워 서플라이에서 입력전원전압에 따라 스위칭 소자가 차단될 때의 전압이 달라지는 상태가 파형도로서 도시되어 있다.Referring to FIG. 6, a waveform diagram illustrating a state in which a voltage when a switching element is cut off is changed according to an input power supply voltage in a conventional switching mode power supply.

도시된 바와 같이 보정 전압 Vc의 최대 전압을 제한하여 스위칭 모드 파워 서플라이의 최대 출력을 제한하는 방법은 회로의 지연 시간과 스위칭 소자의 턴-오프 딜레이 타임(turn-off delay time) 때문에 입력전압이 달라짐에 따라 결과가 달라진다. 비교기(4a)가 전류 센서(5)로부터의 전압이 보정 전압 Vc보다 커졌음을 감지하고 스위칭 소자(3)를 차단시키는데 시간이 걸리며 그동안 자화 인덕턴스를 통해 흐르는 전류는 계속 증가하고 있었기 때문이다. 이 지연 시간 동안의 전류 증가는 스위칭 모드 파워 서플라이의 입력 전압에 따라 달라지기 때문에, 스위칭 소자(3)가 오프되었을 때의 전류는 도시된 바와 같이 같은 보정 전압 Vc에 대해서도 다르다. 이에 따라 출력 파워는 그 차단시 피크 전류 Ipk의 제곱에 비례하므로 더 큰 차이로 나타나는 문제가 있다.As shown, the method of limiting the maximum output voltage of the switching mode power supply by limiting the maximum voltage of the correction voltage V c is because of the delay time of the circuit and the turn-off delay time of the switching element. As you vary, your results will vary. This is because it takes time for the comparator 4a to detect that the voltage from the current sensor 5 is greater than the correction voltage V c , and shut off the switching element 3, during which the current flowing through the magnetizing inductance continues to increase. Since the current increase during this delay time depends on the input voltage of the switching mode power supply, the current when the switching element 3 is off is also different for the correction voltage V c as shown. As a result, the output power is proportional to the square of the peak current I pk at the time of blocking, which causes a larger difference.

즉, 종래에는 전류 모드 펄스폭 변조의 경우 비교기의 비교 레벨 증가를 제 한하여 왔으나, 펄스폭 변조부의 회로 딜레이와 스위칭 소자의 턴-오프 딜레이 타임 때문에 부정확하고, 스위칭 모드 파워 서플라이의 입력전원전압이 달라짐에 영향을 많이 받는 문제가 있다.That is, the current mode pulse width modulation has limited the increase of the comparator's comparison level, but it is inaccurate due to the circuit delay of the pulse width modulation unit and the turn-off delay time of the switching element, and the input power supply voltage of the switching mode power supply is changed. There is a problem that is affected a lot.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 스위칭 소자에 흐르는 전류의 피크치를 감지하여 펄스폭 변조부의 펄스폭 증가를 제한함으로써, 스위칭 모드 파워 서플라이의 최대 출력 파워나 최대 출력 전류가 스위칭 모드 파워 서플라이의 입력 전원 전압이 달라지더라도 영향받지 않는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-described problems, and an object of the present invention is to detect the peak value of the current flowing through the switching element and limit the increase in the pulse width of the pulse width modulation unit, thereby reducing the maximum output power or the maximum output power of the switching mode power supply. It is to provide a pulse width limiting circuit of a switched mode power supply whose output current is not affected even if the input supply voltage of the switched mode power supply varies.

상기한 목적을 달성하기 위해 본 발명에 의한 스위칭 모드 파워 서플라이의 펄스폭 제한 회로는 트랜스포머의 입력측 권선에 연결된 스위칭 소자를 통해서 흐르는 전류를 전압으로 변환하여 미리 설정된 보정 전압과 비교하고, 상기 스위칭 소자의 전류를 변환한 전압이 보정 전압보다 크면 스위칭 소자를 오프시키는 제1제어부와, 상기 스위칭 소자의 전류 변환 전압을 미리 설정된 기준 전압과 비교하고, 상기 스위칭 소자의 전류 변환 전압이 기준 전압보다 크면 상기 제1제어부의 보정 전압을 감소시켜, 스위칭 소자의 온/오프 펄스폭을 제한하는 제2제어부를 포함한다.In order to achieve the above object, the pulse width limiting circuit of the switching mode power supply according to the present invention converts a current flowing through a switching element connected to an input winding of a transformer into a voltage and compares it with a preset correction voltage. A first control unit which turns off the switching element when the voltage converted from the current is greater than the correction voltage, and compares the current conversion voltage of the switching element with a preset reference voltage, and when the current conversion voltage of the switching element is greater than the reference voltage, And a second control section for reducing the on / off pulse width of the switching element by reducing the correction voltage of the first control section.

여기서, 상기 제1제어부는 상기 스위칭 소자의 전류 변환 전압 및 보정 전압을 입력받는 제1비교기와, 일정 주기의 클럭 주파수를 출력하는 오실레이터와, 상 기 제1비교기의 출력을 R 단자가 받고, 상기 오실레이터의 출력을 S 단자가 받는 동시에 Q 단자를 갖는 제1RS 플립플롭과, 상기 오실레이터 및 제1RS 플립플롭의 Q 단자에 의한 출력 신호를 입력 신호로 하여 상기 스위칭 소자를 온/오프시키는 앤드 게이트를 포함한다.Here, the first control unit receives a first comparator for receiving the current conversion voltage and the correction voltage of the switching element, an oscillator for outputting a clock frequency of a predetermined period, the R terminal receives the output of the first comparator, A first RS flip-flop having an Q terminal at the same time that the S terminal receives the output of the oscillator, and an AND gate for turning on / off the switching element using an output signal from the Q terminal of the oscillator and the first RS flip flop as an input signal; do.

또한, 상기 제1RS 플립플롭은 스위칭 소자가 온되어 있는 상태에서, 스위칭 소자의 전류 변환 전압이 보정 전압보다 커지게 되면 제1비교기에 의해 리셋되어 상기 앤드게이트가 스위칭 소자를 오프시키도록 한다.In addition, the first RS flip-flop is reset by a first comparator when the current conversion voltage of the switching device becomes larger than the correction voltage while the switching device is turned on so that the AND gate turns off the switching device.

또한, 상기 제1RS 플립플롭은 스위칭 소자가 오프되어 있는 상태에서, 오실레이터에 의한 하이 신호로 셋트되어 상기 앤드게이트가 스위칭 소자를 온시키도록 한다.In addition, the first RS flip-flop is set to a high signal by the oscillator while the switching device is turned off so that the AND gate turns on the switching device.

또한, 상기 제2제어부는 상기 스위칭 소자의 전류 변환 전압 및 기준 전압을 입력받는 제2비교기와, 상기 제2비교기의 출력을 S 단자가 받고, 상기 오실레이터의 출력을 R 단자가 받는 동시에 Q 단자를 갖는 제2RS 플립플롭과, 상기 제2RS 플립플롭의 Q 단자에 의한 출력 신호를 입력 신호로 하여 상기 제1비교기에 입력되는 보정 전압을 감소시키는 보정 전압 감소부를 포함한다.The second control unit may receive a second comparator that receives a current conversion voltage and a reference voltage of the switching element, an S terminal receives an output of the second comparator, and an R terminal receives an output of the oscillator, and simultaneously provides a Q terminal. And a correction voltage reduction unit configured to reduce the correction voltage input to the first comparator using the second RS flip-flop having the second signal and the output signal of the Q terminal of the second RS flip-flop as an input signal.

또한, 상기 제2RS 플립플롭은 스위칭 소자가 온되어 있는 상태에서, 스위칭 소자의 전류 변환 전압이 기준 전압보다 커지게 되면 제2비교기에 의해 셋트되어 상기 보정 전압 감소부가 보정 전압을 감소시키도록 한다.The second RS flip-flop is set by a second comparator when the current conversion voltage of the switching device becomes larger than the reference voltage while the switching device is turned on so that the correction voltage reducing unit reduces the correction voltage.

또한, 상기 제2RS 플립플롭은 스위칭 소자가 다시 온되는 상태에서, 오실레이터에 의한 하이 신호로 리셋되어 상기 보정 전압 감소부의 작동이 정지되도록 한 다.In addition, the second RS flip-flop is reset to a high signal by the oscillator while the switching device is turned on again to stop the operation of the correction voltage reducing unit.

또한, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와, 상기 포토 커플러에 병렬 연결된 저항과, 상기 저항에 직렬 연결되어 상기 보정 전압 감소부의 신호에 따라 전류량이 가변하는 소스 전류원을 포함하며, 상기 보정 전압 감소부의 신호에 의해 소스 전류원에 의한 전류량이 감소됨으로써, 상기 저항과 소스 전류원 사이에서 출력되는 보정 전압이 감소되도록 한다.In addition, a photo coupler of the output current is variable according to the voltage of the output side of the transformer, a resistor connected in parallel to the photo coupler, and a source current source connected in series with the resistor and the amount of current varies according to the signal of the correction voltage reducing unit The amount of current generated by the source current source is reduced by the signal of the correction voltage reduction unit, thereby reducing the correction voltage output between the resistor and the source current source.

또한, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와, 상기 포토 커플러에 병렬 연결된 제1저항 및 제2저항과, 상기 제2저항에 연결되어, 상기 제2저항을 제1저항에 병렬로 연결할 수도 있고, 끊을 수도 있는 트랜지스터와, 상기 제1저항 및 제2저항에 공통으로 직렬 연결된 소스 전류원을 포함하며, 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 트랜지스터를 켜서 상기 제2저항을 병렬 연결되도록 하여 상기 포토 커플러의 콜렉터 및 에미터 사이에서 출력되는 보정 전압이 감소되도록 한다.In addition, a photo coupler whose output current varies according to the voltage of the output side of the transformer, a first resistor and a second resistor connected in parallel to the photo coupler, and connected to the second resistor, and the second resistor is connected to the first resistor. A transistor which may be connected in parallel or disconnected and a source current source which is commonly connected in series with the first and second resistors, and the base current of the transistor is increased by a signal of the correction voltage reducing unit, thereby By turning on, the second resistor is connected in parallel so that the correction voltage output between the collector and the emitter of the photo coupler is reduced.

또한, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와, 상기 포토 커플러에 병렬 연결된 동시에 자신들은 직렬 연결된 제1저항 및 제2저항과, 상기 제2저항에 콜렉터 및 에미터가 병렬 연결된 트랜지스터와, 상기 제1저항에 직렬 연결된 소스 전류원을 포함하며, 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 제1저항과 소스 전류원 사이에서 출력되는 보정 전압이 감소되도록 한다.In addition, a photo coupler whose output current varies according to the voltage on the output side of the transformer, and the first and second resistors connected in parallel at the same time, and the collector and emitter are connected in parallel to the second resistor. And a transistor and a source current source connected in series with the first resistor, wherein the base current of the transistor is increased by the signal of the correction voltage reducing unit, thereby reducing the correction voltage output between the first resistor and the source current source. .

또한, 상기 트랜스포머로부터 동작 전압을 인가받고, 이를 자신의 기준 전압 과 비교하여 증폭 출력하는 연산 증폭기와, 상기 연산 증폭기의 출력단에 직렬 연결된 제1저항 및 제2저항과, 상기 제2저항과 병렬 연결된 콘덴서와, 상기 제2저항에 연결되어, 상기 제2저항을 제1저항에 직렬로 연결할 수도 있고, 끊을 수도 있는 트랜지스터를 포함하며, 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 콘덴서 양단에서 출력되는 보정 전압이 감소되도록 한다.In addition, an operational amplifier receives an operating voltage from the transformer and compares it with its reference voltage and amplifies and outputs the operational amplifier, a first resistor and a second resistor connected in series with an output terminal of the operational amplifier, and a parallel connection with the second resistor. And a transistor connected to the second resistor and connected to the first resistor in series or to the first resistor, wherein the base current of the transistor is increased by a signal of the correction voltage reducing unit. The correction voltage output from both ends of the capacitor is reduced.

상기와 같이 하여 본 발명에 의한 스위칭 모드 파워 서플라이의 펄스폭 제한 회로는 스위칭 소자를 통해 흐르는 전류를 감지하여, 이것이 기준 전압 이상이 되면 보정 전압을 낮추는 회로(보정 전압 감소부)를 작동시켜서 펄스폭을 감소시킨다. 따라서, 스위칭 소자 전류의 피크값의 제곱에 비례하는 출력 파워의 최대값이 스위칭 모드 파워 서플라이의 입력 전압이 달라진다고 해도 그다지 영향받지 않게 된다.As described above, the pulse width limiting circuit of the switching mode power supply according to the present invention senses the current flowing through the switching element, and when it is equal to or higher than the reference voltage, activates a circuit (correction voltage reducing section) that lowers the correction voltage and adjusts the pulse width. Decreases. Therefore, the maximum value of the output power proportional to the square of the peak value of the switching element current is not so affected even if the input voltage of the switching mode power supply varies.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 7a 및 도 7b는 본 발명에 의한 스위칭 모드 파워 서플라이의 펄스폭 제한 회로를 개략적으로 도시한 회로도이다.7A and 7B are schematic circuit diagrams illustrating a pulse width limiting circuit of a switched mode power supply according to the present invention.

도 7a에 도시된 바와 같이 본 발명에 의한 스위칭 모드 파워 서플라이의 펄스폭 제한 회로는 크게 스위칭 소자(3)의 온/오프 펄스폭을 제어하는 제1제어부 (10)와, 상기 제1제어부(10)에 입력되는 보정 전압(Vc)을 제어하는 제2제어부(20)로 이루어져 있다.As shown in FIG. 7A, the pulse width limiting circuit of the switching mode power supply according to the present invention includes a first control unit 10 which largely controls the on / off pulse width of the switching element 3, and the first control unit 10. The second control unit 20 for controlling the correction voltage (V c ) input to the.

즉, 상기 제1제어부(10)는 트랜스포머의 입력측 권선에 연결된 스위칭 소자(3)를 통해서 흐르는 전류를 전압으로 변환하여 미리 설정된 보정 전압(Vc)과 비교하고, 상기 스위칭 소자(3)의 전류 변환 전압이 보정 전압(Vc)보다 크면 스위칭 소자(3)를 오프시키도록 구성되어 있다.That is, the first controller 10 converts the current flowing through the switching element 3 connected to the winding of the input side of the transformer into a voltage, compares it with a preset correction voltage V c , and compares the current of the switching element 3 with the current. It is configured to turn off the switching element 3 when the conversion voltage is larger than the correction voltage V c .

또한, 상기 제2제어부(20)는 상기 스위칭 소자(3)의 전류 변환 전압을 미리 설정된 기준 전압(VLIM)과 비교하고, 상기 스위칭 소자(3)의 전압이 기준 전압(VLIM)보다 크면 상기 제1제어부(10)의 보정 전압(Vc)을 감소시켜, 스위칭 소자(3)의 온/오프 펄스폭을 제한하도록 구성되어 있다.In addition, the second controller 20 compares the current conversion voltage of the switching element 3 with a preset reference voltage V LIM , and when the voltage of the switching element 3 is greater than the reference voltage V LIM . The on / off pulse width of the switching element 3 is limited by reducing the correction voltage V c of the first control unit 10.

좀더 구체적으로, 상기 제1제어부(10)는 상기 스위칭 소자(3)의 전압(즉, 전류 센서(5)로부터의 전압) 및 보정 전압(Vc)을 입력받는 제1비교기(11)와, 일정 주기의 클럭 주파수를 출력하는 오실레이터(12)와, 상기 제1비교기(11)의 출력 신호를 R 단자가 받고, 상기 오실레이터(12)의 출력 신호를 S 단자가 받는 동시에 Q 단자를 통하여 소정 신호를 출력하는 제1RS 플립플롭(13)과, 상기 오실레이터(12) 및 제1RS 플립플롭(13)의 Q 단자에 의한 출력 신호를 각각의 입력 신호로 하여 상기 스위칭 소자(3)를 온/오프시키는 앤드 게이트(14)를 포함한다.More specifically, the first controller 10 may include a first comparator 11 that receives a voltage of the switching element 3 (ie, a voltage from the current sensor 5) and a correction voltage V c ; The R terminal receives the output signal of the oscillator 12 and the first comparator 11 and the S terminal receives the output signal of the oscillator 12 while outputting a clock frequency of a predetermined period and a predetermined signal through the Q terminal. To turn on / off the switching element 3 using a first RS flip-flop 13 for outputting a signal and an output signal from the Q terminal of the oscillator 12 and the first RS flip-flop 13 as respective input signals. And gate 14.

이와 같이 하여 상기 제1제어부(10)중 상기 제1RS 플립플롭(13)은 스위칭 소 자(3)가 온되어 있는 상태에서, 스위칭 소자(3)의 전압(전류 센서(5)로부터의 전압)이 보정 전압(Vc)보다 커지게 되면 제1비교기(11)에 의해 R 단자로 소정 신호(예를 들면 하이 신호)가 입력됨으로써 리셋된다. 따라서, 상기 제1RS 플립플롭(13)은 Q 단자를 통하여 소정 신호(예를 들면 로우 신호)를 앤드 게이트(14)에 입력시킨다. 그러면, 상기 앤드 게이트(14)는 두 개의 입력 신호중 하나가 로우 신호이므로, 결국 스위칭 소자(3)에 로우 신호를 출력하여 상기 스위칭 소자(3)가 오프되도록 한다.In this way, the first RS flip-flop 13 of the first control unit 10 is the voltage of the switching element 3 (voltage from the current sensor 5) while the switching element 3 is turned on. When the correction becomes greater than a voltage (V c) it is reset by being the predetermined signal (e.g. a high signal) to the R input terminal by the first comparator 11. Accordingly, the first RS flip-flop 13 inputs a predetermined signal (for example, a low signal) to the AND gate 14 through the Q terminal. Then, the AND gate 14 is one of the two input signal is a low signal, and eventually outputs a low signal to the switching element 3 so that the switching element 3 is turned off.

한편, 상기 제1제어부(10)중 상기 제1RS 플립플롭(13)은 스위칭 소자(3)가 오프되어 있는 상태에서, 오실레이터(12)에 의한 소정 신호(예를 들면 하이 신호)가 S 단자로 입력됨으로써 셋트된다. 따라서, 상기 제1RS 플립플롭(13)은 Q 단자를 통하여 소정 신호(예를 들면 하이 신호)를 앤드 게이트(14)에 입력시킨다. 그러면, 상기 앤드 게이트(14)는 두 개의 입력 신호가 모두 하이 신호이므로, 결국 스위칭 소자(3)에 하이 신호를 출력하여 상기 스위칭 소자(3)가 온되도록 한다.Meanwhile, in the first RS flip-flop 13 of the first control unit 10, a predetermined signal (for example, a high signal) by the oscillator 12 is transferred to the S terminal while the switching element 3 is turned off. Set by input. Accordingly, the first RS flip-flop 13 inputs a predetermined signal (for example, a high signal) to the AND gate 14 through the Q terminal. Then, the AND gate 14 is a high signal of both input signals, and thus outputs a high signal to the switching element 3 so that the switching element 3 is turned on.

물론, 상기 오실레이터(12)에 의한 신호가 로우인 상태에서는 앤드 게이트(14)가 로우 신호를 출력함으로써, 상기 스위칭 소자(3)는 오프된다.Of course, when the signal by the oscillator 12 is low, the AND gate 14 outputs a low signal, so that the switching element 3 is turned off.

계속해서, 상기 제2제어부(20)는 상기 스위칭 소자(3)의 전압(즉, 전류 센서(5)로부터의 전압) 및 기준 전압(VLIM)을 입력받는 제2비교기(22)와, 상기 제2비교기(22)의 출력을 S 단자가 받고, 상기 오실레이터(12)의 출력을 R 단자가 받는 동시에 Q 단자를 통하여 소정 신호를 출력하는 제2RS 플립플롭(22)과, 상기 제2RS 플 립플롭(22)의 Q 단자에 의한 출력 신호를 입력 신호로 하여 상기 제1비교기(11)에 입력되는 보정 전압(Vc)을 감소시키는 보정 전압 감소부(23)를 포함한다.Subsequently, the second controller 20 includes a second comparator 22 that receives the voltage of the switching element 3 (ie, the voltage from the current sensor 5) and the reference voltage V LIM . A second RS flip-flop 22 for receiving an output of the second comparator 22 and receiving an output of the oscillator 12 from an R terminal and outputting a predetermined signal through a Q terminal; And a correction voltage reduction unit 23 for reducing the correction voltage V c input to the first comparator 11 using the output signal from the Q terminal of the flop 22 as an input signal.

이와 같이 하여, 상기 제2제어부(20)중 제2RS 플립플롭(22)은 스위칭 소자(3)가 온되어 있는 상태에서, 스위칭 소자(3)의 전압(즉, 전류 센서(5)로부터의 전압)이 기준 전압(VLIM)보다 커지게 되면 제2비교기(22)에 의한 소정 신호(예를 들면 하이 신호)가 S 단자로 입력됨으로써 셋트된다. 따라서, 상기 제2RS플립플롭은 Q 단자를 통하여 소정 신호(예를 들면 하이 신호)를 보정 전압 감소부(23)에 출력함으로써, 상기 보정 전압 감소부(23)가 작동되도록 한다. 물론, 이러한 보정 전압 감소부(23)에 의해 제1제어부(10)중 제1비교기(11)에 입력되는 보정 전압(Vc)은 감소된 채 입력된다.In this way, the second RS flip-flop 22 of the second control unit 20 is the voltage of the switching element 3 (ie, the voltage from the current sensor 5) while the switching element 3 is turned on. ) Becomes larger than the reference voltage V LIM , the predetermined signal (for example, a high signal) by the second comparator 22 is inputted to the S terminal. Accordingly, the second RS flip-flop outputs a predetermined signal (for example, a high signal) to the correction voltage reduction unit 23 through the Q terminal, thereby enabling the correction voltage reduction unit 23 to operate. Of course, the correction voltage V c input to the first comparator 11 of the first control unit 10 by the correction voltage reducing unit 23 is reduced.

한편, 상기 제2제어부(20)중 제2RS 플립플롭(22)은 스위칭 소자(3)가 다시 온되는 상태에서, 상기 오실레이터(12)에 의한 소정 신호(예를 들면 하이 신호)가 R 단자에 입력됨으로써 리셋된다. 따라서, 상기 제RS플립플롭은 Q 단자를 통하여 소정 신호(예를 들면 로우 신호)를 보정 전압 감소부(23)에 출력함으로써, 상기 보정 전압 감소부(23)의 작동이 정지되도록 한다.On the other hand, the second RS flip-flop 22 of the second control unit 20 is a predetermined signal (for example, a high signal) by the oscillator 12 to the R terminal while the switching device 3 is turned on again. It is reset by input. Accordingly, the RS flip-flop outputs a predetermined signal (for example, a low signal) to the correction voltage reduction unit 23 through the Q terminal, thereby stopping the operation of the correction voltage reduction unit 23.

여기서, 도 7b에 도시된 바와 같이 Q 단자를 갖는 제1RS 플립플롭(13)은

Figure 112005013251102-PAT00002
단자를 갖는 제1RS 플립플롭(13')으로 대체될 수 있고, 또한 이에 따라 앤드 게이트(14)은 노어 게이트(14')로 대체될 수 있다. 물론, 이러한 구성을 한다고 해도 동작은 위에서 설명한 바와 같으므로 이것의 동작 설명은 생략하기로 한다. Here, the first RS flip-flop 13 having a Q terminal as shown in FIG.
Figure 112005013251102-PAT00002
It may be replaced by the first RS flip-flop 13 'having a terminal, and thus the AND gate 14 may be replaced by the NOR gate 14'. Of course, even with such a configuration, since the operation is as described above, the description of the operation thereof will be omitted.

이하의 설명에서는 상기 보정 전압을 어떠한 구성 및 방법으로 감소시키는지에 대하여 첨부된 도면을 참조하여 설명하기로 한다.In the following description, a configuration and a method of reducing the correction voltage will be described with reference to the accompanying drawings.

도 8은 본 발명의 펄스폭 제한 회로에서 소스 전류원의 크기를 줄여서 보정 전압을 감소시키는 회로를 도시한 것이다.Figure 8 shows a circuit for reducing the correction voltage by reducing the size of the source current source in the pulse width limiting circuit of the present invention.

도시된 바와 같이 트랜스포머의 출력측 전압(Vo)에 따라 출력 전류가 가변하는 포토 커플러(31)가 구비되어 있고, 상기 포토 커플러(31)에는 병렬로 저항(32)이 연결되어 있다. 또한, 상기 저항(32)에는 보정 전압 감소부(23)의 신호에 따라 전류량이 가변하는 소스 전류원(33)이 직렬로 연결되어 있다. 도면중 상기 소스 전류원(33)의 일측에 도시된 굵은 화살표는 보정 전압 감소 신호를 의미한다.As shown, a photo coupler 31 having an output current varying according to the output voltage V o of the transformer is provided, and a resistor 32 is connected to the photo coupler 31 in parallel. In addition, a source current source 33 whose current amount varies in accordance with the signal of the correction voltage reducing unit 23 is connected to the resistor 32 in series. The bold arrow shown on one side of the source current source 33 in the figure means a correction voltage reduction signal.

이와 같은 구성에 의해 본 발명은 상기 보정 전압 감소부(23)의 신호에 의해 상기 소스 전류원(33)에 의한 전류량이 감소한다. 따라서, 상기 저항(32)을 통해 흐르는 전류도 감소함으로써, 결국 상기 저항(32)과 소스 전류원(33) 사이에서 출력되는 보정 전압(Vc)은 자연스럽게 감소한다.With this configuration, the present invention reduces the amount of current by the source current source 33 due to the signal of the correction voltage reducing unit 23. Therefore, the current flowing through the resistor 32 also decreases, so that the correction voltage V c outputted between the resistor 32 and the source current source 33 naturally decreases.

도 9는 본 발명의 펄스폭 제한 회로에서 저항을 줄여서 보정 전압을 감소시키는 회로를 도시한 것이다.9 illustrates a circuit for reducing the correction voltage by reducing the resistance in the pulse width limiting circuit of the present invention.

도시된 바와 같이 트랜스포머의 출력측 전압(Vo)에 따라 출력 전류가 가변하는 포토 커플러(41)가 구비되어 있고, 상기 포토 커플러(41)에는 병렬로 제1저항(42)이 연결되어 있다. 또한, 상기 제1저항(42)에는 제2저항(44) 및 트랜지스터 (43)가 연결되어 있다. 또한, 상기 제1저항(42) 및 제2저항(44) 그리고, 트랜지스터(43)에는 소스 전류원(45)이 직렬로 연결되어 있다. 도면중 상기 트랜지스터(43)의 베이스 일측에 도시된 굵은 화살표는 보정 전압 감소 신호를 의미한다.As shown, a photo coupler 41 having an output current varying according to the output side voltage V o of the transformer is provided, and a first resistor 42 is connected to the photo coupler 41 in parallel. In addition, a second resistor 44 and a transistor 43 are connected to the first resistor 42. In addition, a source current source 45 is connected in series to the first resistor 42, the second resistor 44, and the transistor 43. In the drawing, a thick arrow shown on one side of the base of the transistor 43 indicates a correction voltage reduction signal.

이와 같은 구성에 의해 본 발명은 상기 보정 전압 감소부(23)의 신호에 의해 상기 트랜지스터(43)의 베이스 전류가 증가한다. 따라서, 상기 제1저항(42)을 통해서만 흐르던 전류가 상기 트랜지스터(43) 및 제2저항(44)으로도 흐르게 됨으로써, 결국 상기 제2저항(44)과 소스 전류원(45) 사이에서 출력되는 보정 전압(Vc) 역시 자연스럽게 감소된다.In this configuration, the base current of the transistor 43 is increased by the signal of the correction voltage reducing unit 23 according to the present invention. Therefore, the current flowing only through the first resistor 42 also flows to the transistor 43 and the second resistor 44, so that the correction is finally output between the second resistor 44 and the source current source 45. The voltage V c is also naturally reduced.

도 10은 본 발명의 펄스폭 제한 회로에서 저항을 줄여서 보정 전압을 감소시키는 다른 회로를 도시한 것이다.Fig. 10 shows another circuit for reducing the correction voltage by reducing the resistance in the pulse width limiting circuit of the present invention.

도시된 바와 같이 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러(51)가 구비되어 있고, 상기 포토 커플러(51)에는 병렬 연결된 동시에 자신들은 직렬 연결된 제1저항(52) 및 제2저항(53)이 구비되어 있다. 또한, 상기 제2저항(53)에는 트랜지스터(54)의 콜렉터 및 에미터가 병렬 연결되어 있으며, 상기 제1저항(52)에는 소스 전류원(55)이 직렬 연결되어 있다. 도면중 상기 트랜지스터(54)의 베이스 일측에 도시된 굵은 화살표는 보정 전압 감소 신호를 의미한다.As shown in the drawing, a photo coupler 51 having an output current varying according to a voltage of an output side of a transformer is provided, and the photo coupler 51 is connected in parallel and at the same time they are connected in series with a first resistor 52 and a second resistor ( 53). In addition, the collector and emitter of the transistor 54 are connected in parallel with the second resistor 53, and the source current source 55 is connected in series with the first resistor 52. In the figure, a thick arrow shown at one side of the base of the transistor 54 indicates a correction voltage reduction signal.

이와 같은 구성에 의해 본 발명은 상기 보정 전압 감소부(23)의 신호에 의해 상기 트랜지스터(54)의 베이스 전류가 증가한다. 따라서, 제1저항(52) 및 제2저항(53)의 합이던 전체 저항값이, 제2저항(53)이 쇼트됨으로써, 제1저항(52)의 값으로 만 감소되고, 상기 제1저항(52)과 소스 전류원(55) 사이에서 출력되는 보정 전압(Vc)이 자연스럽게 감소된다.With this configuration, the base current of the transistor 54 is increased by the signal of the correction voltage reducing unit 23 in the present invention. Therefore, the total resistance value, which is the sum of the first resistor 52 and the second resistor 53, is shortened to the value of the first resistor 52 by the second resistor 53 being shorted. The correction voltage V c output between the 52 and the source current source 55 is naturally reduced.

도 11은 본 발명의 펄스폭 제한 회로에서 Primary Side Regulation(PSR)의 경우 보정 전압을 감소시키는 회로를 도시한 것이다.FIG. 11 illustrates a circuit for reducing a correction voltage in the case of Primary Side Regulation (PSR) in the pulse width limiting circuit of the present invention.

도시된 바와 같이 트랜스포머로부터 동작 전압(Vcc)을 인가받고, 이를 자신의 기준 전압(VREF)과 비교하여 증폭 출력하는 연산 증폭기(61)가 구비되어 있다. 또한, 상기 연산 증폭기(61)의 출력단에는 저항(62)이 직렬로 연결되어 있고, 상기 저항(62)에는 콘덴서(63)가 병렬로 연결되어 R-C 회로를 구성한다. 또한, 상기 콘덴서(63)는 트랜지스터(64)의 콜렉터 및 에미터가 병렬로 연결되어 있으며, 상기 콜렉터에는 보조 저항(65)이 더 연결되어 있다. 도면중 상기 트랜지스터(64)의 베이스 일측에 도시된 굵은 화살표는 보정 전압 감소 신호를 의미한다.As illustrated, an operational amplifier 61 receives an operating voltage V cc from a transformer and compares it with its reference voltage V REF to amplify and output the amplified output. In addition, a resistor 62 is connected in series to the output terminal of the operational amplifier 61, and a capacitor 63 is connected in parallel to the resistor 62 to form an RC circuit. In addition, the capacitor 63 has a collector and an emitter of the transistor 64 connected in parallel, and an auxiliary resistor 65 is further connected to the collector. In the drawing, the thick arrow shown on one side of the base of the transistor 64 means a correction voltage reduction signal.

이와 같은 구성에 의해 본 발명은 상기 보정 전압 감소부(23)의 신호에 의해 상기 트랜지스터(64)의 베이스 전류가 증가한다. 따라서, R-C 회로를 통해 흐르던 전류가 트랜지스터(64)에 의해 소비됨으로써, 상기 R-C 회로(62,63)와 트랜지스터(64) 사이에서 출력되는 보정 전압(Vc)이 자연스럽게 감소된다.With this configuration, the base current of the transistor 64 is increased by the signal of the correction voltage reducing unit 23 in the present invention. Therefore, the current flowing through the RC circuit is consumed by the transistor 64, so that the correction voltage V c outputted between the RC circuits 62 and 63 and the transistor 64 is naturally reduced.

마지막으로, 위에서는 모두 전류 모드 펄스폭 변조에 관련해서만 설명했지만, 본 발명은 전압 모드 펄스폭 변조에도 그대로 적용할 수 있을 것이다.Finally, while all of the above has been described only with respect to current mode pulse width modulation, the present invention can be applied to voltage mode pulse width modulation as it is.

상술한 바와 같이, 본 발명에 따른 스위칭 모드 파워 서플라이의 펄스폭 제 한 회로는 스위칭 소자를 통해 흐르는 전류가 특정 레벨을 넘을 때마다 보정 전압(Vc)이 감소하게 되므로 결과적으로 보정 전압(Vc)의 증가를 제한하게 된다. 따라서, 스위치를 온/오프시키는 펄스폭을 제한하게 된다. 결국, 스위칭 소자를 통해 흐르는 전류의 최대치 전류(Ipk)가 제한되는데, 그 값은 스위칭 모드 파워 서플라이의 입력전원전압과의 상관 관계가 작게 된다. 따라서, 입력전원전압의 변동에 둔감하게 스위칭 모드 파워 서플라이의 최대 출력이 나타나게 되고, 출력 전류의 최대치를 제한할 수도 있게 된다.As described above, in the pulse width limiting circuit of the switching mode power supply according to the present invention, the correction voltage V c decreases whenever the current flowing through the switching element exceeds a specific level. As a result, the correction voltage V c is reduced. Will increase). Thus, the pulse width for turning on / off the switch is limited. As a result, the maximum current I pk of the current flowing through the switching element is limited, and the value becomes small in correlation with the input power supply voltage of the switching mode power supply. Therefore, the maximum output of the switching mode power supply appears insensitive to the variation of the input power supply voltage, and it is possible to limit the maximum value of the output current.

이상에서 설명한 것은 본 발명에 따른 스위칭 모드 파워 서플라이의 펄스폭 제한 회로를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the pulse width limiting circuit of the switching mode power supply according to the present invention, and the present invention is not limited to the above-described embodiment, and is claimed in the following claims. As described above, any person having ordinary knowledge in the field of the present invention without departing from the gist of the present invention will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (14)

트랜스포머의 입력측 권선에 연결된 스위칭 소자를 통해서 흐르는 전류를 전압으로 변환하여 미리 설정된 보정 전압과 비교하고, 상기 스위칭 소자의 전류를 변환한 전압이 보정 전압보다 크면 스위칭 소자를 오프시키는 제1제어부와, A first control unit which converts a current flowing through the switching element connected to the input winding of the transformer into a voltage and compares it with a preset correction voltage, and turns off the switching element when the converted voltage of the switching element is greater than the correction voltage; 상기 스위칭 소자의 전류 변환 전압을 미리 설정된 기준 전압과 비교하고, 상기 스위칭 소자의 전류 변환 전압이 기준 전압보다 크면 상기 제1제어부의 보정 전압을 감소시켜, 스위칭 소자의 온/오프 펄스폭을 제한하는 제2제어부를 포함하여 이루어진 것을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.The current conversion voltage of the switching element is compared with a preset reference voltage, and when the current conversion voltage of the switching element is greater than the reference voltage, the correction voltage of the first control unit is reduced to limit the on / off pulse width of the switching element. Pulse width limiting circuit of the switched mode power supply, characterized in that it comprises a second control unit. 제 1 항에 있어서, 상기 제1제어부는The method of claim 1, wherein the first control unit 상기 스위칭 소자의 전류 변환 전압 및 보정 전압을 입력받는 제1비교기와, A first comparator configured to receive a current conversion voltage and a correction voltage of the switching element; 일정 주기의 클럭 주파수를 출력하는 오실레이터와, An oscillator for outputting a clock frequency of a certain period, 상기 제1비교기의 출력을 R 단자가 받고, 상기 오실레이터의 출력을 S 단자가 받는 동시에 Q 단자를 갖는 제1RS 플립플롭과,A first RS flip-flop having a Q terminal and an R terminal receiving the output of the first comparator and an S terminal receiving the output of the oscillator; 상기 오실레이터 및 제1RS 플립플롭의 Q 단자에 의한 출력 신호를 입력 신호로 하여 상기 스위칭 소자를 온/오프시키는 앤드 게이트를 포함하여 이루어진 것을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.And an AND gate for turning on / off the switching element using the output signal of the oscillator and the Q terminal of the first RS flip-flop as an input signal. 제 1 항에 있어서, 상기 제1제어부는The method of claim 1, wherein the first control unit 상기 스위칭 소자의 전류 변환 전압 및 보정 전압을 입력받는 제1비교기와, A first comparator configured to receive a current conversion voltage and a correction voltage of the switching element; 일정 주기의 클럭 주파수를 출력하는 오실레이터와, An oscillator for outputting a clock frequency of a certain period, 상기 제1비교기의 출력을 R 단자가 받고, 상기 오실레이터의 출력을 S 단자가 받는 동시에
Figure 112005013251102-PAT00003
단자를 갖는 제1RS 플립플롭과,The R terminal receives the output of the first comparator and the S terminal receives the output of the oscillator.
Figure 112005013251102-PAT00003
A first RS flip-flop having a terminal; 상기 오실레이터 및 제1RS 플립플롭의
Figure 112005013251102-PAT00004
단자에 의한 출력 신호를 입력 신호로 하여 상기 스위칭 소자를 온/오프시키는 노어 게이트를 포함하여 이루어진 것을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.Of the oscillator and the first RS flip-flop
Figure 112005013251102-PAT00004
And a NOR gate for turning on / off the switching element using an output signal from a terminal as an input signal. 제 2 항에 있어서, 상기 제1RS 플립플롭은 스위칭 소자가 온되어 있는 상태에서, 스위칭 소자의 전류 변환 전압이 보정 전압보다 커지게 되면 제1비교기에 의해 리셋되어 상기 앤드게이트가 스위칭 소자를 오프시키도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.3. The switching circuit of claim 2, wherein the first RS flip-flop is reset by a first comparator when the current conversion voltage of the switching device is greater than the correction voltage while the switching device is turned on so that the AND gate turns off the switching device. Pulse width limiting circuit of a switched mode power supply, characterized by 제 4 항에 있어서, 상기 제1RS 플립플롭은 스위칭 소자가 오프되어 있는 상태에서, 오실레이터에 의한 하이 신호로 셋트되어 상기 앤드게이트가 스위칭 소자를 온시키도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.5. The pulse of the switching mode power supply of claim 4, wherein the first RS flip-flop is set to a high signal by an oscillator while the switching device is turned off so that the AND gate turns on the switching device. Width limiting circuit. 제 3 항에 있어서, 상기 제1RS 플립플롭은 스위칭 소자가 온되어 있는 상태에서, 스위칭 소자의 전류 변환 전압이 보정 전압보다 커지게 되면 제1비교기에 의 해 리셋되어 상기 노어 게이트가 스위칭 소자를 오프시키도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.4. The NOR flip-flop of claim 3, wherein the first RS flip-flop is reset by a first comparator when the current conversion voltage of the switching device is greater than the correction voltage while the switching device is on. A pulse width limiting circuit of a switched mode power supply, characterized in that for causing. 제 6 항에 있어서, 상기 제1RS 플립플롭은 스위칭 소자가 오프되어 있는 상태에서, 오실레이터에 의한 하이 신호로 셋트되어 상기 노어 게이트가 스위칭 소자를 온시키도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.The pulse of the switching mode power supply of claim 6, wherein the first RS flip-flop is set to a high signal by an oscillator while the switching element is turned off, so that the NOR gate turns on the switching element. Width limiting circuit. 제 2 항 또는 제 3 항에 있어서, 상기 제2제어부는 상기 스위칭 소자의 전류 변환 전압 및 기준 전압을 입력받는 제2비교기와, According to claim 2 or 3, wherein the second control unit and a second comparator that receives the current conversion voltage and the reference voltage of the switching element, 상기 제2비교기의 출력을 S 단자가 받고, 상기 오실레이터의 출력을 R 단자가 받는 동시에 Q 단자를 갖는 제2RS 플립플롭과,A second RS flip-flop having an output of the second comparator, an S terminal, an output of the oscillator an R terminal, and a Q terminal; 상기 제2RS 플립플롭의 Q 단자에 의한 출력 신호를 입력 신호로 하여 상기 제1비교기에 입력되는 보정 전압을 감소시키는 보정 전압 감소부를 포함하여 이루어진 것을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.And a correction voltage reducing unit configured to reduce a correction voltage input to the first comparator by using an output signal of the Q terminal of the second RS flip-flop as an input signal. 제 8 항에 있어서, 상기 제2RS 플립플롭은 스위칭 소자가 온되어 있는 상태에서, 스위칭 소자의 전류 변환 전압이 기준 전압보다 커지게 되면 제2비교기에 의해 셋트되어 상기 보정 전압 감소부가 보정 전압을 감소시키도록 함을 특징으로 하 는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.10. The method of claim 8, wherein the 2RS flip-flop is set by a second comparator when the current conversion voltage of the switching device is greater than the reference voltage in the state that the switching device is on, the correction voltage reducing unit reduces the correction voltage A pulse width limiting circuit of a switched mode power supply, characterized in that it is designed to cause a voltage drop. 제 8 항에 있어서, 상기 제2RS 플립플롭은 스위칭 소자가 다시 온되는 상태에서, 오실레이터에 의한 하이 신호로 리셋되어 상기 보정 전압 감소부의 작동이 정지되도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.The pulse width of the switching mode power supply of claim 8, wherein the second RS flip-flop is reset to a high signal by an oscillator while the switching device is turned on again to stop the operation of the correction voltage reducing unit. Limiting circuit. 제 8 항에 있어서, The method of claim 8, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와,A photo coupler whose output current varies according to the voltage on the output side of the transformer, 상기 포토 커플러에 병렬 연결된 저항과, A resistor connected in parallel with the photo coupler, 상기 저항에 직렬 연결되어 상기 보정 전압 감소부의 신호에 따라 전류량이 가변하는 소스 전류원을 포함하며,A source current source connected in series with the resistor and having a current amount varying according to a signal of the correction voltage reducing unit; 상기 보정 전압 감소부의 신호에 의해 소스 전류원에 의한 전류량이 감소됨으로써, 상기 저항과 소스 전류원 사이에서 출력되는 보정 전압이 감소됨을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.And a correction voltage output between the resistor and the source current source is reduced by reducing the amount of current caused by the source current source by the signal of the correction voltage reduction unit. 제 8 항에 있어서,The method of claim 8, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와,A photo coupler whose output current varies according to the voltage on the output side of the transformer, 상기 포토 커플러에 병렬 연결된 제1저항 및 제2저항과, A first resistor and a second resistor connected to the photo coupler in parallel; 상기 제2저항에 연결되어, 상기 제2저항을 제1저항에 병렬로 연결할 수도 있고, 끊을 수도 있는 트랜지스터와, A transistor connected to the second resistor, which may connect the second resistor to the first resistor in parallel, or may be disconnected; 상기 제1저항 및 제2저항에 공통으로 직렬 연결된 소스 전류원을 포함하며,A source current source connected in series with the first and second resistors in common; 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 트랜지스터를 켜서 상기 제2저항을 병렬 연결되도록 하여 상기 포토 커플러의 콜렉터 및 에미터 사이에서 출력되는 보정 전압이 감소되도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.The base current of the transistor is increased by the signal of the correction voltage reducing unit, thereby turning on the transistor so that the second resistor is connected in parallel, thereby reducing the correction voltage output between the collector and the emitter of the photo coupler. Pulse width limiting circuit of switching mode power supply. 제 8 항에 있어서,The method of claim 8, 상기 트랜스포머의 출력측 전압에 따라 출력 전류가 가변하는 포토 커플러와,A photo coupler whose output current varies according to the voltage on the output side of the transformer, 상기 포토 커플러에 병렬 연결된 동시에 자신들은 직렬 연결된 제1저항 및 제2저항과,The first and second resistors connected in parallel with the photo coupler at the same time; 상기 제2저항에 콜렉터 및 에미터가 병렬 연결된 트랜지스터와,A transistor connected in parallel with a collector and an emitter to the second resistor; 상기 제1저항에 직렬 연결된 소스 전류원을 포함하며,A source current source connected in series with said first resistor, 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 제1저항과 소스 전류원 사이에서 출력되는 보정 전압이 감소됨을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.And the correction voltage output between the first resistor and the source current source is decreased by increasing the base current of the transistor by the signal of the correction voltage reducing unit. 제 8 항에 있어서,The method of claim 8, 상기 트랜스포머로부터 동작 전압을 인가받고, 이를 자신의 기준 전압과 비교하여 증폭 출력하는 연산 증폭기와,An operational amplifier receiving an operating voltage from the transformer and amplifying and outputting the operating voltage by comparing with a reference voltage thereof; 상기 연산 증폭기의 출력단에 직렬 연결된 제1저항 및 제2저항과,A first resistor and a second resistor connected in series to the output terminal of the operational amplifier, 상기 제2저항과 병렬 연결된 콘덴서와,A capacitor connected in parallel with the second resistor, 상기 제2저항에 연결되어, 상기 제2저항을 제1저항에 직렬로 연결할 수도 있고, 끊을 수도 있는 트랜지스터를 포함하며,A transistor connected to the second resistor, the second resistor may be connected in series with the first resistor, or may be disconnected; 상기 보정 전압 감소부의 신호에 의해 상기 트랜지스터의 베이스 전류가 증가함으로써, 상기 콘덴서 양단에서 출력되는 보정 전압이 감소되도록 함을 특징으로 하는 스위칭 모드 파워 서플라이의 펄스폭 제한 회로.And a correction voltage output from both ends of the capacitor is reduced by increasing the base current of the transistor by a signal of the correction voltage reducing unit.
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