KR20060090423A - Set device for high speed interfacing from set level signal to cmos level signal - Google Patents

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Abstract

본 발명은 SET 레벨 신호의 CMOS 레벨 신호로의 고속 인터페이싱이 가능한 SET 장치에 대하여 개시된다. 본 발명의 SET 장치는 SET 로직 회로와 SET 출력 구동 회로 사이에 SET 출력 버퍼 회로를 구비한다. SET 출력 버퍼 회로는 정 위상과 부 위상의 SET 로직 신호를 수신하여 전압 스윙폭은 제1 및 제2 SET 로직 신호들과 동일하지만 큰 출력 전류를 갖는 제1 및 제2 버퍼링 신호들을 발생하여 SET 출력 구동 회로로 전달한다. SET 출력 구동 회로에서는 입력 오프셋이 존재하더라도 제1 및 제2 버퍼링 신호의 진폭 차이를 증폭하므로 SET 출력 구동 회로의 센싱 마진에는 변화가 없다. 그리고, SET 출력 구동 회로는 입력 오프셋 전압에 무관하게 제1 및 제2 버퍼링 신호들을 증폭하는 것이 가능하므로, SET 출력 구동 회로의 입력단 트랜지스터들의 크기를 상당히 작게 하게 되면, SET 로직 회로 및 SET 출력 버퍼 회로의 출력단에서 바라본 출력 커패시턴스가 감소한다. 이에 따라, SET 로직 회로의 고속 출력이 가능해지고, SET 출력 버퍼 회로의 출력단은 출력 전류가 매우 크므로, SET 출력 구동 회로의 입력단을 구동하는 데 역시 고속 동작이 가능해진다. 그러므로, SET 장치의 전체적인 동작 속도를 빠르게 하는 것이 가능하다.The present invention is directed to a SET apparatus capable of high speed interfacing of a SET level signal to a CMOS level signal. The SET device of the present invention includes a SET output buffer circuit between the SET logic circuit and the SET output driver circuit. The SET output buffer circuit receives the SET logic signals of the positive and negative phases so that the voltage swing width is the same as the first and second SET logic signals, but generates first and second buffering signals having a large output current to generate the SET output signal. Transfer to the drive circuit. In the SET output driver circuit, even if an input offset exists, the sensing margin of the SET output driver circuit is unchanged since the amplitude difference between the first and second buffering signals is amplified. In addition, since the SET output driver circuit can amplify the first and second buffering signals regardless of the input offset voltage, when the size of the input transistors of the SET output driver circuit is significantly reduced, the SET logic circuit and the SET output buffer circuit are large. The output capacitance seen from the output stage of is reduced. Accordingly, the high speed output of the SET logic circuit is enabled, and the output terminal of the SET output buffer circuit has a very large output current, so that high speed operation is also possible to drive the input terminal of the SET output driving circuit. Therefore, it is possible to speed up the overall operating speed of the SET apparatus.

SET 레벨, CMOS 레벨, SET 출력 버퍼 회로, SET 출력 구동 회로SET level, CMOS level, SET output buffer circuit, SET output driver circuit

Description

세트 레벨 신호의 씨모스 레벨 신호로의 고속 인터페이싱이 가능한 세트 장치{SET device for high speed interfacing from SET level signal to CMOS level signal}Set device for high speed interfacing from SET level signal to CMOS level signal

도 1a 내지 도 1c는 SET(Single Electron Transistor)를 설명하는 도면들이다.1A to 1C are diagrams illustrating a single electron transistor (SET).

도 2는 종래의 기술에 따른 SET 장치를 설명하는 도면이다.2 is a view for explaining a SET device according to the prior art.

도 3은 도 2의 SET 출력 구동 회로의 회로 다이어그램을 나타내는 도면이다.3 is a diagram illustrating a circuit diagram of the SET output driver circuit of FIG. 2.

도 4a 내지 도 4b는 도 3의 SET 출력 구동 회로의 동작을 설명하는 도면이다.4A to 4B are views for explaining the operation of the SET output driver circuit of FIG.

도 5는 도 3의 SET 출력 구동 회로를 시뮬레이션한 결과를 나타내는 도면이다. FIG. 5 is a diagram illustrating a result of a simulation of the SET output driver circuit of FIG. 3.

도 6은 본 발명의 일실시예에 따른 SET 장치를 설명하는 도면이다.6 is a view for explaining a SET device according to an embodiment of the present invention.

도 7은 도 6의 SET 출력 버퍼 회로의 회로 다이어그램을 나타내는 도면이다.7 is a diagram illustrating a circuit diagram of the SET output buffer circuit of FIG. 6.

도 8a 및 도 8b는 도 7의 제1 및 제2 로직 신호들과 제1 및 제2 버퍼링 신호들의 신호 파형을 설명하는 도면들이다.8A and 8B are diagrams illustrating signal waveforms of the first and second logic signals and the first and second buffering signals of FIG. 7.

도 9는 도 7의 제1 및 제2 OP 앰프들의 구체적인 회로 다이어그램을 나타내는 도면이다.FIG. 9 is a diagram illustrating a detailed circuit diagram of the first and second OP amplifiers of FIG. 7.

도 10은 도 6의 SET 장치를 시뮬레이션한 결과를 나타내는 도면이다.FIG. 10 is a diagram illustrating a result of a simulation of the SET apparatus of FIG. 6.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 SET 레벨 신호의 CMOS 레벨 신호로의 고속 인터페이싱이 가능한 SET 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a SET device capable of high speed interfacing of a SET level signal to a CMOS level signal.

도 1a는 SET의 구조를 설명하는 도면이고, 도 1b는 SET의 등가 회로를 설명하는 도면이고, 도 1c는 SET의 동작을 설명하는 그래프이다.FIG. 1A is a diagram for explaining the structure of a SET, FIG. 1B is a diagram for explaining an equivalent circuit of the SET, and FIG. 1C is a graph for explaining the operation of the SET.

도 1a를 참조하면, SET(100)는 소스 리드(105)와 드레인 리드(110), 2개의 리드(lead)를 포함한다. SET(100)는 또한 큰 저항과 작은 커패시턴스를 갖는 터널 정션을 통하여 소스 리드(105)와 드레인 리드(110)와 각각 연결되는 작은 메탈 아일랜드(115)를 포함한다. SET(100)는 또한 아일랜드(115)에 용량성(capacitively)으로 연결되는 게이트 리드(120)를 포함한다. 게이트 리드(120)로 인가되는 전압은 아일랜드(115)를 통해 흐르는 전류를 유발하는 데, 전계 효과 트랜지스터(Field Effect Transistor, FET)처럼, 게이트(120)에 인가된 전압에 의해 SET(100)를 흐르는 전류가 제어된다.Referring to FIG. 1A, the SET 100 includes a source lead 105 and a drain lead 110 and two leads. SET 100 also includes a small metal island 115 that is connected to source lead 105 and drain lead 110, respectively, through a tunnel junction with large resistance and small capacitance. SET 100 also includes a gate lead 120 that is capacitively coupled to island 115. The voltage applied to the gate lead 120 causes a current to flow through the island 115. The voltage is applied to the gate 120 by the voltage applied to the gate 120, such as a field effect transistor (FET). The flowing current is controlled.

도 1b를 참조하면, SET(100)의 등가회로를 나타낸 그림이다. SET(100)는 아일랜드(115)라 불리는 코어 부분(core part)에 게이트, 소스, 그리고 드레인이 연결되어 있으며, 각각의 노드에는 게이트-아일랜드 커패시턴스(CG)와 두개의 터널 정 션 커패시턴스(tunnel-junction capacitance, CS 및 CD)가 존재한다. SET(100)의 동작 온도는 다음과 같이 결정된다.Referring to FIG. 1B, an equivalent circuit diagram of the SET 100 is shown. The SET 100 has a gate, a source, and a drain connected to a core part called an island 115, and each node has a gate-island capacitance C G and two tunnel junction capacitances. -junction capacitance, C S and C D ). The operating temperature of the SET 100 is determined as follows.

Figure 112005007020312-PAT00001
Figure 112005007020312-PAT00001

즉, SET(100) 에너지

Figure 112005007020312-PAT00002
는 열 에너지(thermal energy) 보다 훨씬 커야만 SET(100)의 동작이 가능해진다. 그리고, SET(100)의 특성은 도 1c에 도시된 바와 같이, 게이트 전압에 대한 드레인 전류가 N=CGVG/e의 주기로 주기적으로 증가 및 감소를 반복한다는 것이다. 이러한 특성을 이용하여 적은 수의 트랜지스터들로 회로의 기능(functionality)을 증가시키려는 많은 노력이 이루어 지고 있다.Ie SET (100) energy
Figure 112005007020312-PAT00002
Is much greater than the thermal energy (thermal energy) to be able to operate the SET (100). And, the characteristic of the SET 100 is that, as shown in Figure 1c, the drain current with respect to the gate voltage is repeated to increase and decrease periodically with a period of N = C G V G / e. Many efforts have been made to increase the functionality of the circuit with a small number of transistors using this characteristic.

그런데, SET(100)는 드레인 동작 전압 영역이 거의 10mV 정도에 불과하며 구동 능력(drivability)가 매우 작다는 단점이 있다. 이 때문에, SET(100)로 이루어진 회로는 그 출력을 CMOS 레벨에 적절하게 인터페이스(interface) 해야 하는 과제를 안고 있다.However, the SET 100 has a disadvantage in that the drain operating voltage region is only about 10 mV and the driving capability is very small. For this reason, the circuit composed of the SET 100 has a problem of appropriately interfacing its output to the CMOS level.

도 2는 종래의 기술에 따른 SET 로직 회로와 SET 출력 구동 회로를 포함하는 SET 장치(device, 200) 설명하는 도면이다. 이를 참조하면, SET 장치(200)는 SET 로직 회로(210)의 출력을 CMOS 레벨로 인터페이스하기 위하여 SET 출력 구동 회로(220)가 사용된다. 출력 구동 회로(220)는 10mV 정도에 불과한 SET 출력 전압을 CMOS 레벨인 1.8V로 증폭해야 한다. 따라서, 출력 구동 회로(220)는 높은 이득 (high gain) 특성과 최소한의 입력 오프셋(input offset) 전압 특성을 갖는 증폭기가 되어야 한다.2 is a diagram illustrating a SET device 200 including a SET logic circuit and a SET output driver circuit according to the related art. Referring to this, the SET device 200 uses the SET output driver circuit 220 to interface the output of the SET logic circuit 210 to the CMOS level. The output driving circuit 220 must amplify the SET output voltage of only about 10 mV to 1.8 V, which is a CMOS level. Therefore, the output driving circuit 220 should be an amplifier having a high gain characteristic and a minimum input offset voltage characteristic.

도 3은 SET 출력 구동 회로의 회로 다이어그램을 나타내는 도면이다. 이를 참조하면, SET 출력 구동 회로(220)는 제1 차동 증폭기(310), 제2 차동 증폭기(320), 그리고 제1 내지 제3 인버터들(330, 340, 350)을 포함하는 증폭기로 구성된다. 제1 차동 증폭기(310)는 제1 입력 단자(IN+)로 수신되는 SET 로직 회로(210, 도 2)의 출력과 제2 입력 단자(IN-)로 수신되는 기준 전압(Vref)을 비교하여 그 출력을 제1 인버터(330)의 피모스 트랜지스터(M18)의 게이트로 전달한다. 제2 차동 증폭기(320)는 SET 로직 회로(210, 도 2)의 출력과 기준 전압(Vref)을 비교하여 그 출력을 제1 인버터(330)의 엔모스 트랜지스터(M19)의 게이트로 전달한다. 제1 인버터(330)의 출력은 제2 및 제3 인버터(340, 350)를 통하여 출력 전압(OUT)으로 발생된다.3 is a diagram illustrating a circuit diagram of a SET output driver circuit. Referring to this, the SET output driving circuit 220 includes an amplifier including a first differential amplifier 310, a second differential amplifier 320, and first to third inverters 330, 340, and 350. . The first differential amplifier 310 compares the output of the SET logic circuit 210 (FIG. 2) received through the first input terminal IN + with the reference voltage Vref received through the second input terminal IN−. The output is transferred to the gate of the PMOS transistor M18 of the first inverter 330. The second differential amplifier 320 compares the output of the SET logic circuit 210 (FIG. 2) with the reference voltage Vref and transfers the output to the gate of the NMOS transistor M19 of the first inverter 330. The output of the first inverter 330 is generated as an output voltage OUT through the second and third inverters 340 and 350.

이러한 SET 출력 구동 회로(220)는 도 4a에 도시된 바와 같이, SET 로직 회로의 출력이 기준 전압(Vref)을 기준으로 정(+)의 마진과 부(-)의 마진이 같은 범위를 가질 때 안정적으로 동작된다. 그런데, SET 출력 구동 회로(220)의 입력 오프셋 전압(Voffset)이 존재하면, 도 4b처럼, SET 출력 구동 회로(220)는 기준 전압(Vref)을 기준으로 정(+)의 마진과 부(-)의 마진 범위가 달라져서, 부(-)의 마진이 감소하여 증폭기의 동작이 불안정할 수 있다.As shown in FIG. 4A, when the output of the SET logic circuit has a positive margin and a negative margin based on the reference voltage Vref, the SET output driving circuit 220 has the same range. Stable operation However, if there is an input offset voltage V offset of the SET output driving circuit 220, as shown in FIG. 4B, the SET output driving circuit 220 has a positive margin and a negative (+) based on the reference voltage Vref. As the margin range of-) is changed, the negative margin is reduced and the operation of the amplifier may be unstable.

한편, SET 출력 구동 회로(220)는 입력 오프셋 전압을 최소로 하고 이득을 최대로 하기 위해서, 입력 단 트랜지스터들(M5, M6, M12, M13)의 크기가 매우 커야 한다. 그런데, SET 로직 회로(210)는 매우 작은 구동(drivability) 특성을 갖기 때문에, 이러한 회로 구성으로는 전체적인 동작 속도(speed)가 느려지는 단점을 갖고 있다.On the other hand, in order to minimize the input offset voltage and maximize the gain, the SET output driving circuit 220 needs to have very large sizes of the input terminal transistors M5, M6, M12, and M13. However, since the SET logic circuit 210 has a very small drivability characteristic, such a circuit configuration has a disadvantage in that the overall operating speed becomes slow.

도 5는 도 3의 출력 구동 회로(220)를 시뮬레이션한 결과를 나타내는 도면이다. 이를 참조하면, SET 로직 회로(210, 도 3)의 출력(out+)이 10nA의 출력 전류와 20mV의 전압 스윙(swing)을 갖는다고 가정할 때, 출력 구동 회로(220)는 입력 전압(IN+)의 20mV 스윙 전압을 증폭하여 1.8V 스윙 전압으로 정상적인 출력 전압(OUT)을 얻을 수 있다. 그런데, 출력 구동 회로(220)의 입력 커패시턴스가 250fF 정도일 때, 출력 전압(OUT)은 입력 전압(IN+)에 비하여 5us 정도의 지연이 발생했음을 볼 수 있다. 따라서, 수 MHz 급의 동작 속도를 요구하는 응용 전자 장치들에는 이러한 회로 구성이 부적합함을 알 수 있다.FIG. 5 is a diagram illustrating a result of simulating the output driving circuit 220 of FIG. 3. Referring to this, assuming that the output (out +) of the SET logic circuit 210 (FIG. 3) has an output current of 10 nA and a voltage swing of 20 mV, the output driving circuit 220 receives the input voltage IN +. The 20mV swing voltage can be amplified to achieve a normal output voltage (OUT) with a 1.8V swing voltage. However, when the input capacitance of the output driving circuit 220 is about 250fF, it can be seen that the output voltage OUT has a delay of about 5us compared to the input voltage IN +. Therefore, it can be seen that such a circuit configuration is not suitable for application electronic devices requiring an operating speed of several MHz.

따라서, 지연 없이 고속으로 SET 로직 회로를 CMOS 레벨로 인터페이스할 수 있는 SET 장치의 존재가 요구된다.Therefore, the existence of a SET device capable of interfacing the SET logic circuits to the CMOS level at high speed without delay is required.

본 발명의 목적은 지연 없이 고속으로 SET 레벨 신호를 CMOS 레벨 신호로 인터페이스할 수 있는 SET 장치를 제공하는 데 있다.An object of the present invention is to provide a SET device capable of interfacing a SET level signal to a CMOS level signal at high speed without delay.

본 발명의 다른 목적은 SET 레벨 신호를 CMOS 레벨 신호로 변환하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for converting a SET level signal into a CMOS level signal.

상기 목적을 달성하기 위하여, 본 발명의 바람직한 실시예들에 따른 SET 장치는 상보적인 관계로 SET 레벨을 갖는 제1 및 제2 로직 신호들을 발생하는 SET 로직 회로; 제1 및 제2 로직 신호들을 수신하여 제1 및 제2 로직 신호들 각각과 동일한 전압 레벨을 갖되 제1 및 제2 로직 신호들 보다 큰 전류 레벨을 갖는 제1 및 제2 버퍼링 신호를 발생하는 SET 출력 버퍼 회로; 및 제1 및 제2 버퍼링 신호들을 수신하여 CMOS 레벨의 출력 신호를 발생하는 SET 출력 구동 회로를 포함한다.In order to achieve the above object, a SET device according to preferred embodiments of the present invention comprises a SET logic circuit for generating first and second logic signals having a SET level in a complementary relationship; SET for receiving first and second logic signals and generating first and second buffering signals having the same voltage level as each of the first and second logic signals but having a current level greater than the first and second logic signals. Output buffer circuit; And a SET output driving circuit which receives the first and second buffering signals to generate a CMOS level output signal.

바람직하기로, SET 출력 버퍼 회로는 제1 로직 신호를 정(+) 입력 단자로 수신하고 제1 버퍼링 신호를 부(-)입력 단자로 수신하여 제1 버퍼링 신호를 발생하는 제1 OP 앰프; 및 제2 로직 신호를 정(+) 입력 단자로 수신하고 제2 버퍼링 신호를 부(-)입력 단자로 수신하여 제2 버퍼링 신호를 발생하는 제2 OP 앰프를 포함한다. SET 출력 구동 회로는 제1 버퍼링 신호와 제2 버퍼링 신호를 수신하여 제1 출력을 발생하는 제1 차동 증폭기; 제1 버퍼링 신호와 제2 버퍼링 신호를 수신하여 제2 출력을 발생하는 제2 차동 증폭기; 제1 출력과 제2 출력을 입력하는 제1 인버터; 제1 인버터의 출력을 입력하는 제2 인버터; 및 제2 인버터의 출력을 입력하여 출력 신호를 발생하는 제3 인버터를 포함한다.Preferably, the SET output buffer circuit comprises a first OP amplifier for receiving a first logic signal to a positive (+) input terminal and a first buffering signal to a negative (-) input terminal to generate a first buffering signal; And a second OP amplifier configured to receive a second logic signal through a positive input terminal and receive a second buffering signal through a negative input terminal to generate a second buffering signal. The SET output driver circuit includes a first differential amplifier receiving a first buffering signal and a second buffering signal to generate a first output; A second differential amplifier receiving the first buffering signal and the second buffering signal to generate a second output; A first inverter configured to input a first output and a second output; A second inverter for inputting an output of the first inverter; And a third inverter configured to input an output of the second inverter to generate an output signal.

더욱 바람직하기로, 제1 OP 앰프는 제1 로직 신호와 제1 버퍼링 신호가 각각의 그 게이트들에 연결되는 제1 및 제2 엔모스 트랜지스터; 전원 전압과 제1 및 제2 엔모스 트랜지스터 각각의 소스 사이에 연결되고 전류 미러를 구성하는 제3 및 제4 피모스 트랜지스터; 제1 및 제2 엔모스 트랜지스터의 소스들과 연결되고 기준 전류를 흘리는 전류 미러를 구성하는 제8 및 제9 엔모스 트랜지스터; 전원 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터와 제3 피모스 트랜지스터의 드레인이 그 게이트에 연결되고 제1 버퍼링 신호가 그 드레인에 연결되는 제5 피모스 트랜지스터; 및 제1 버퍼링 신호와 접지 전압 사이에 다이오드 타입으로 직렬 연결되는 제6 및 제7 엔모스 트랜지스터들을 포함한다. 그리고, 제2 OP 앰프는 제2 로직 신호와 제2 버퍼링 신호가 각각의 그 게이트들에 연결되는 제1 및 제2 엔모스 트랜지스터; 전원 전압과 제1 및 제2 엔모스 트랜지스터 각각의 소스 사이에 연결되고 전류 미러를 구성하는 제3 및 제4 피모스 트랜지스터; 제1 및 제2 엔모스 트랜지스터의 소스들과 연결되고 기준 전류를 흘리는 전류 미러를 구성하는 제8 및 제9 엔모스 트랜지스터; 전원 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터와 제3 피모스 트랜지스터의 드레인이 그 게이트에 연결되고 제2 버퍼링 신호가 그 드레인에 연결되는 제5 피모스 트랜지스터; 및 제2 버퍼링 신호와 접지 전압 사이에 다이오드 타입으로 직렬 연결되는 제6 및 제7 엔모스 트랜지스터들을 포함한다.More preferably, the first OP amplifier comprises: first and second NMOS transistors having a first logic signal and a first buffering signal coupled to their respective gates; Third and fourth PMOS transistors connected between a power supply voltage and a source of each of the first and second NMOS transistors to form a current mirror; Eighth and ninth NMOS transistors connected to sources of the first and second NMOS transistors and forming a current mirror configured to flow a reference current; A fifth PMOS transistor having a power supply voltage connected to a source thereof, a drain of the first NMOS transistor and a third PMOS transistor connected to the gate thereof, and a first buffering signal connected to the drain thereof; And sixth and seventh NMOS transistors connected in series by a diode type between the first buffering signal and the ground voltage. The second OP amplifier may further include: first and second NMOS transistors having a second logic signal and a second buffering signal connected to respective gates thereof; Third and fourth PMOS transistors connected between a power supply voltage and a source of each of the first and second NMOS transistors to form a current mirror; Eighth and ninth NMOS transistors connected to sources of the first and second NMOS transistors and forming a current mirror configured to flow a reference current; A fifth PMOS transistor having a power supply voltage connected to a source thereof, a drain of the first NMOS transistor and a third PMOS transistor connected to the gate thereof, and a second buffering signal connected to the drain thereof; And sixth and seventh NMOS transistors connected in series by a diode type between the second buffering signal and the ground voltage.

상기 다른 목적을 달성하기 위하여, 본 발명은 싱글 일렉트론 트랜지스터(SET) 레벨을 CMOS 레벨로 변환하는 방법에 있어서, 서로 상보적인 관계로 SET 레벨을 갖는 제1 및 제2 로직 신호들을 발생하는 단계; 제1 로직 신호와 동일한 전압 레벨을 갖되 제1 로직 신호 보다 큰 전류 레벨을 갖는 제1 버퍼링 신호를 발생하는 단계; 제2 로직 신호와 동일한 전압 레벨을 갖되 제2 로직 신호 보다 큰 전류 레벨을 갖는 제2 버퍼링 신호를 발생하는 단계; 및 제1 버퍼링 신호와 제2 버퍼링 신호를 비교 증폭하여 상기 CMOS 레벨의 출력 신호를 발생하는 단계를 포함한다.In order to achieve the above another object, the present invention provides a method for converting a single electron transistor (SET) level to a CMOS level, comprising the steps of: generating first and second logic signals having a SET level in a complementary relationship with each other; Generating a first buffering signal having the same voltage level as the first logic signal but having a current level greater than the first logic signal; Generating a second buffering signal having the same voltage level as the second logic signal but having a current level greater than the second logic signal; And comparing and amplifying the first buffering signal and the second buffering signal to generate the CMOS level output signal.

따라서, 본 발명에 의하면, SET 레벨 신호의 CMOS 레벨 신호로의 고속 인터 페이싱이 가능하다.Therefore, according to the present invention, the high speed interfacing of the SET level signal to the CMOS level signal is possible.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 6은 본 발명의 일실시예에 따른 SET 장치를 설명하는 도면이다. 이를 참조하면, SET 장치(600)는 SET 로직 회로(610), SET 출력 버퍼 회로(620), 그리고 SET 출력 구동 회로(630)를 포함한다. SET 로직 회로(610)는 SET 레벨로 서로 상보적인 제1 및 제2 로직 신호들(Vset, Vsetb)을 출력하여 SET 출력 버퍼 회로(620)로 전달한다. 제1 및 제2 로직 신호들(Vset, Vsetb)은 10mV 정도의 전압 스윙폭을 갖는다. SET 출력 버퍼 회로(620)는 제1 및 제2 로직 신호들(Vset, Vsetb)을 수신하여 제1 및 제2 버퍼링 신호들(Vo1, Vo2)을 출력한다. SET 출력 구동 회로(630)는 제1 및 제2 버퍼링 신호들(Vo1, Vo2)을 수신하여 CMOS 레벨의 출력 신호(Vout)를 출력한다. SET 출력 구동 회로(630)는 도 3과 같이 구성될 수 있다.6 is a view for explaining a SET device according to an embodiment of the present invention. Referring to this, the SET device 600 includes a SET logic circuit 610, a SET output buffer circuit 620, and a SET output driver circuit 630. The SET logic circuit 610 outputs the first and second logic signals Vset and Vsetb that are complementary to each other at the SET level, and transmits the first and second logic signals Vset and Vsetb to the SET output buffer circuit 620. The first and second logic signals Vset and Vsetb have a voltage swing width of about 10 mV. The SET output buffer circuit 620 receives the first and second logic signals Vset and Vsetb and outputs the first and second buffering signals Vo1 and Vo2. The SET output driver circuit 630 receives the first and second buffering signals Vo1 and Vo2 and outputs a CMOS level output signal Vout. The SET output driver circuit 630 may be configured as shown in FIG. 3.

도 7은 도 6의 SET 출력 버퍼 회로(620)를 설명하는 회로 다이어그램이다. 이를 참조하면, SET 출력 버퍼 회로(620)는 제1 로직 신호(Vset)를 정(+) 입력 단자로 입력하고 그 출력인 제1 버퍼링 신호(Vo1)를 부(-) 입력 단자로 입력하는 제1 OP 앰프(521)와 제2 로직 신호(Vsetb)를 정(+) 입력 단자로 입력하고 그 출력인 제 2 버퍼링 신호(Vo2)를 부(-) 입력 단자로 입력하는 제2 OP 앰프(522)를 포함한다. 제1 및 제2 OP 앰프들(521, 522)은 이득(gain)이 1인 소스 팔로워(souce follower)로 구성된다. 제1 및 제2 OP 앰프들(521, 522) 각각은 제1 및 제2 로직 신호들(Vset, Vsetb)과 거의 같은 진폭의 제1 및 제2 버퍼링 신호들(Vo1, Vo2)을 발생한다. 그런데, 제1 및 제2 버퍼링 신호들(Vo1, Vo2)은 제1 및 제2 로직 신호들(Vset, Vsetb)에 비하여 출력 전류가 매우 크다. 이에 따라, 제1 및 제2 버퍼링 신호들(Vo1, Vo2)은 SET 출력 구동 회로(630)의 입력단을 빠르게 구동할 수 있다.FIG. 7 is a circuit diagram illustrating the SET output buffer circuit 620 of FIG. 6. Referring to this, the SET output buffer circuit 620 inputs the first logic signal Vset to the positive input terminal and inputs the first buffering signal Vo1 to the negative input terminal. 2. The second OP amplifier 522, which inputs the OP amplifier 521 and the second logic signal Vsetb to the positive input terminal, and inputs the output second buffering signal Vo2 to the negative input terminal. ). The first and second OP amplifiers 521 and 522 are configured with a source follower having a gain of one. Each of the first and second OP amplifiers 521 and 522 generates the first and second buffering signals Vo1 and Vo2 having substantially the same amplitude as the first and second logic signals Vset and Vsetb. However, the first and second buffering signals Vo1 and Vo2 have a larger output current than the first and second logic signals Vset and Vsetb. Accordingly, the first and second buffering signals Vo1 and Vo2 may drive the input terminal of the SET output driving circuit 630 quickly.

도 8a 및 도 8b는 제1 및 제2 로직 신호들(Vset, Vsetb)과 제1 및 제2 버퍼링 신호들(Vo1, Vo2)의 신호 파형을 설명하는 도면이다. 이들을 참조하면, 제1 및 제2 로직 신호들(Vset, Vsetb)은 SET 로직 회로(610)에서 정 위상과 부 위상으로 동시에 출력된다. 제1 및 제2 로직 신호들(Vset, Vsetb)을 버퍼링한 SET 출력 버퍼 회로(620)의 제1 및 제2 버퍼링 신호들(Vo1, Vo2)은 SET 출력 구동 회로(630)에서 입력 오프셋 전압이 발생한다 하더라도 정위상과 부위상의 진폭 차이를 증폭하므로 SET 출력 구동 회로의 센싱 마진에는 변화가 없다. 따라서, SET 출력 구동 회로(630)는 오프셋 프리(offset free) 동작이 가능하다.8A and 8B illustrate signal waveforms of first and second logic signals Vset and Vsetb and first and second buffering signals Vo1 and Vo2. Referring to these, the first and second logic signals Vset and Vsetb are simultaneously output in the positive phase and the negative phase from the SET logic circuit 610. The first and second buffering signals Vo1 and Vo2 of the SET output buffer circuit 620 buffering the first and second logic signals Vset and Vsetb have an input offset voltage in the SET output driving circuit 630. Even if it occurs, there is no change in the sensing margin of the SET output driver circuit since it amplifies the difference between the amplitude of the phase and the phase. Therefore, the SET output driver circuit 630 can perform an offset free operation.

또한, SET 출력 구동 회로(630)는 입력 오프셋 전압에 무관하게 제1 및 제2 버퍼링 신호들(Vo1, Vo2)을 증폭하는 것이 가능하므로, SET 출력 구동 회로(630)의 입력단 트랜지스터들(M5, M6, 도 3)의 크기를 상당히 작게 할 수 있다. SET 출력 구동 회로(630)의 입력단 트랜지스터 크기를 작게 설계하게 되면, SET 로직 회로(610) 및 SET 출력 버퍼 회로(620)의 출력단에서 바라본 출력 커패시턴스(outputIn addition, since the SET output driver circuit 630 can amplify the first and second buffering signals Vo1 and Vo2 regardless of the input offset voltage, the input terminal transistors M5, M5, of the SET output driver circuit 630 may be amplified. The size of M6, Fig. 3) can be made significantly small. When the input transistor size of the SET output driver circuit 630 is designed to be small, the output capacitance viewed from the output terminals of the SET logic circuit 610 and the SET output buffer circuit 620 is output.

capacitance)가 감소한다. 이에 따라, SET 로직 회로(610)의 고속 출력이 가능해 지고 SET 출력 버퍼 회로(620)의 출력단은 출력 전류(output current)가 매우 크므로, SET 출력 구동 회로(630)의 입력단을 구동하는 데 역시 고속 동작이 가능해진다. 그러므로, SET 장치(600)의 전체적인 동작 속도를 빠르게 하는 것이 가능해진다.capacitance is reduced. Accordingly, the high speed output of the SET logic circuit 610 is possible, and the output terminal of the SET output buffer circuit 620 has a very large output current, so that it is also necessary to drive the input terminal of the SET output driving circuit 630. High speed operation is possible. Therefore, it becomes possible to speed up the overall operation speed of the SET apparatus 600.

도 9는 도 7의 제1 및 제2 OP 앰프들의 구체적인 회로 다이어그램을 나타낸다. 대표적으로, 제1 OP 앰프(521)은 제1 로직 신호(Vset)와 제1 버퍼링 신호(Vo1)를 각각 그 게이트들에 연결되는 제1 및 제2 엔모스 트랜지스터(M1, M2)와, 전원 전압(Vdd)과 제1 및 제2 엔모스 트랜지스터들(M1, M2) 각각의 소스 사이에 연결되고 전류 미러를 구성하는 제3 및 제4 피모스 트랜지스터(M3, M4)와, 제1 및 제2 엔모스 트랜지스터(M8, M9)의 소스들과 연결되고 기준 전류(Iref)를 흘리는 전류 미러를 구성하는 제8 및 제9 엔모스 트랜지스터(M8, M9), 전원 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터와 제3 피모스 트랜지스터(M3)의 드레인이 그 게이트에 연결되고 제1 버퍼링 신호(Vo1)가 그 드레인에 연결되는 제5 피모스 트랜지스터와, 그리고, 제1 버퍼링 신호(Vo1)와 접지 전압(Vss) 사이에 다이오드 타입으로 직렬 연결되는 제6 및 제7 엔모스 트랜지스터들(M6, M7)을 포함한다.FIG. 9 shows a detailed circuit diagram of the first and second OP amplifiers of FIG. 7. Typically, the first OP amplifier 521 may include a first and second NMOS transistors M1 and M2 connected to the gates of the first logic signal Vset and the first buffering signal Vo1, respectively, and a power supply. Third and fourth PMOS transistors M3 and M4 connected between the voltage Vdd and a source of each of the first and second NMOS transistors M1 and M2 and forming a current mirror, and the first and second 8th and 9th NMOS transistors M8 and M9 which are connected to the sources of the 2 NMOS transistors M8 and M9 and constitute a current mirror for flowing a reference current Iref, and a power supply voltage is connected to the source and A fifth PMOS transistor having a drain of the first NMOS transistor and the third PMOS transistor M3 connected to the gate thereof, and a first buffering signal Vo1 connected to the drain thereof; and a first buffering signal Vo1. And the sixth and seventh NMOS transistors M6 and M7 connected in series with a diode between the and the ground voltage Vss. It should.

제1 OP 앰프(521)은 2단 OP 앰프의 출력을 부궤환(negative feedback)시킨 것으로서, 제1 로직 신호(Vset)와 동일한 레벨의 제1 버퍼링 신호(Vo1)를 출력한다. 기준 전류(Iref)는 제1 OP 앰프(521)를 동작시키기 위한 전류원으로 사용된다. 제1 OP 앰프(521)의 출력단은 제5 피모스 트랜지스터(M5)에 의해 구동되는 데, 제 5 피모스 트랜지스터(M5)의 구동 능력은 SET(100, 도 1a) 보다 훨씬 크기 때문에 다음 단의 SET 출력 구동 회로(630)를 구동하는 데 고속 동작이 가능해 진다.The first OP amplifier 521 is a negative feedback of the output of the two-stage OP amplifier, and outputs a first buffering signal Vo1 having the same level as the first logic signal Vset. The reference current Iref is used as a current source for operating the first OP amplifier 521. The output terminal of the first OP amplifier 521 is driven by the fifth PMOS transistor M5. The driving capability of the fifth PMOS transistor M5 is much larger than that of the SET 100 (FIG. 1A). High speed operation is made possible to drive the SET output driving circuit 630.

도 10은 도 6의 SET 장치(600)를 시뮬레이션한 결과를 나타낸다. 이를 참조하면, SET 장치(600)의 시뮬레이션 결과는 앞서 설명한 도 5의 시뮬레이션 결과와 비교하여, 출력 신호(Vout)에 지연이 없다는 것을 볼 수 있다. 즉, SET 장치(600)는 고속 동작이 가능하다는 것을 알 수 있다.FIG. 10 shows a result of simulating the SET apparatus 600 of FIG. 6. Referring to this, it can be seen that the simulation result of the SET apparatus 600 is compared with the simulation result of FIG. 5 described above, and there is no delay in the output signal Vout. That is, it can be seen that the SET apparatus 600 can operate at high speed.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 SET 장치는 SET 로직 회로와 SET 출력 구동 회로 사이에 SET 출력 버퍼 회로를 구비하여, SET 레벨 신호의 CMOS 레벨 신호로의 고속 인터페이싱이 가능하다.The above-described SET apparatus of the present invention includes a SET output buffer circuit between the SET logic circuit and the SET output driver circuit, thereby enabling high speed interfacing of the SET level signal to the CMOS level signal.

Claims (7)

싱글 일렉트론 트랜지스터(SET) 레벨 신호를 CMOS 레벨 신호로 인터페이싱하는 SET 장치에 있어서,In a SET device for interfacing a single electron transistor (SET) level signal to a CMOS level signal, 서로 상보적인 관계로 상기 SET 레벨을 갖는 제1 및 제2 로직 신호들을 발생하는 SET 로직 회로;A SET logic circuit for generating first and second logic signals having the SET level in complementary relation to each other; 상기 제1 및 제2 로직 신호들을 수신하여 상기 제1 및 제2 로직 신호들 각각과 동일한 전압 레벨을 갖되 상기 제1 및 제2 로직 신호들 보다 큰 전류 레벨을 갖는 제1 및 제2 버퍼링 신호를 발생하는 SET 출력 버퍼 회로; 및Receive the first and second logic signals to receive first and second buffering signals having the same voltage level as each of the first and second logic signals but having a current level greater than the first and second logic signals. A generated SET output buffer circuit; And 상기 제1 및 제2 버퍼링 신호들을 수신하여 상기 CMOS 레벨의 출력 신호를 발생하는 SET 출력 구동 회로를 구비하는 것을 특징으로 하는 SET 장치.And a SET output driver circuit for receiving the first and second buffering signals to generate the CMOS level output signal. 제1항에 있어서, 상기 SET 출력 버퍼 회로는The circuit of claim 1, wherein the SET output buffer circuit comprises: 상기 제1 로직 신호를 정(+) 입력 단자로 수신하고 상기 제1 버퍼링 신호를 부(-)입력 단자로 수신하여 상기 제1 버퍼링 신호를 발생하는 제1 OP 앰프; 및A first OP amplifier configured to receive the first logic signal through a positive input terminal and receive the first buffering signal through a negative input terminal to generate the first buffering signal; And 상기 제2 로직 신호를 정(+) 입력 단자로 수신하고 상기 제2 버퍼링 신호를 부(-)입력 단자로 수신하여 상기 제2 버퍼링 신호를 발생하는 제2 OP 앰프를 구비하는 것을 특징으로 하는 SET 장치.And a second OP amplifier configured to receive the second logic signal through a positive input terminal and receive the second buffering signal through a negative input terminal to generate the second buffering signal. Device. 제2항에 있어서, 상기 제1 OP 앰프는The method of claim 2, wherein the first OP amplifier 상기 제1 로직 신호와 상기 제1 버퍼링 신호가 각각의 그 게이트들에 연결되는 제1 및 제2 엔모스 트랜지스터;First and second NMOS transistors having the first logic signal and the first buffering signal connected to respective gates thereof; 전원 전압과 상기 제1 및 제2 엔모스 트랜지스터 각각의 소스 사이에 연결되고 전류 미러를 구성하는 제3 및 제4 피모스 트랜지스터;Third and fourth PMOS transistors connected between a power supply voltage and a source of each of the first and second NMOS transistors to form a current mirror; 상기 제1 및 제2 엔모스 트랜지스터의 소스들과 연결되고 기준 전류를 흘리는 전류 미러를 구성하는 제8 및 제9 엔모스 트랜지스터;Eighth and ninth NMOS transistors connected to the sources of the first and second NMOS transistors and forming a current mirror configured to flow a reference current; 전원 전압이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터와 상기 제3 피모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 버퍼링 신호가 그 드레인에 연결되는 제5 피모스 트랜지스터; 및A fifth PMOS transistor having a power supply voltage connected to a source thereof, a drain of the first NMOS transistor and the third PMOS transistor connected to a gate thereof, and the first buffering signal connected to a drain thereof; And 상기 제1 버퍼링 신호와 접지 전압 사이에 다이오드 타입으로 직렬 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 SET 장치.And a sixth and seventh NMOS transistors connected in series by a diode type between the first buffering signal and a ground voltage. 제2항에 있어서, 상기 제2 OP 앰프는The method of claim 2, wherein the second OP amplifier 상기 제2 로직 신호와 상기 제2 버퍼링 신호가 각각의 그 게이트들에 연결되는 제1 및 제2 엔모스 트랜지스터;First and second NMOS transistors having the second logic signal and the second buffering signal connected to respective gates thereof; 전원 전압과 상기 제1 및 제2 엔모스 트랜지스터 각각의 소스 사이에 연결되고 전류 미러를 구성하는 제3 및 제4 피모스 트랜지스터;Third and fourth PMOS transistors connected between a power supply voltage and a source of each of the first and second NMOS transistors to form a current mirror; 상기 제1 및 제2 엔모스 트랜지스터의 소스들과 연결되고 기준 전류를 흘리는 전류 미러를 구성하는 제8 및 제9 엔모스 트랜지스터;Eighth and ninth NMOS transistors connected to the sources of the first and second NMOS transistors and forming a current mirror configured to flow a reference current; 전원 전압이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터와 상기 제3 피 모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 버퍼링 신호가 그 드레인에 연결되는 제5 피모스 트랜지스터; 및A fifth PMOS transistor having a power supply voltage connected to a source thereof, a drain of the first NMOS transistor and the third PMOS transistor connected to a gate thereof, and the second buffering signal connected to a drain thereof; And 상기 제2 버퍼링 신호와 접지 전압 사이에 다이오드 타입으로 직렬 연결되는 제6 및 제7 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 SET 장치.And a sixth and seventh NMOS transistors connected in series by a diode type between the second buffering signal and a ground voltage. 제1항에 있어서, 상기 SET 출력 구동 회로는The circuit of claim 1, wherein the SET output driving circuit comprises: 상기 제1 버퍼링 신호와 상기 제2 버퍼링 신호를 수신하여 제1 출력을 발생하는 제1 차동 증폭기;A first differential amplifier receiving the first buffering signal and the second buffering signal to generate a first output; 상기 제1 버퍼링 신호와 상기 제2 버퍼링 신호를 수신하여 제2 출력을 발생하는 제2 차동 증폭기;A second differential amplifier receiving the first buffering signal and the second buffering signal to generate a second output; 상기 제1 출력과 상기 제2 출력을 입력하는 제1 인버터;A first inverter configured to input the first output and the second output; 상기 제1 인버터의 출력을 입력하는 제2 인버터; 및A second inverter inputting an output of the first inverter; And 상기 제2 인버터의 출력을 입력하여 상기 출력 신호를 발생하는 제3 인버터를 구비하는 것을 특징으로 하는 SET 장치.And a third inverter for inputting the output of the second inverter to generate the output signal. 제5항에 있어서, 상기 제1 인버터는The method of claim 5, wherein the first inverter 전원 전압이 그 소스에 연결되고 상기 제1 출력이 그 게이트에 연결되는 피모스 트랜지스터; 및A PMOS transistor having a power supply voltage connected to its source and the first output connected to its gate; And 접지 전압이 그 소스에 연결되고 상기 제2 출력이 그 게이트에 연결되고 상기 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터를 구비 하는 것을 특징으로 하는 SET 장치.And an NMOS transistor having a ground voltage connected to the source thereof, the second output connected to the gate thereof, and the drain of the PMOS transistor connected to the drain thereof. 싱글 일렉트론 트랜지스터(SET) 레벨 신호를 CMOS 레벨 신호로 변환하는 방법에 있어서,In the method of converting a single electron transistor (SET) level signal to a CMOS level signal, 서로 상보적인 관계로 상기 SET 레벨을 갖는 제1 및 제2 로직 신호들을 발생하는 단계;Generating first and second logic signals having the SET level in a complementary relationship to each other; 상기 제1 로직 신호와 동일한 전압 레벨을 갖되 상기 제1 로직 신호 보다 큰 전류 레벨을 갖는 제1 버퍼링 신호를 발생하는 단계;Generating a first buffering signal having the same voltage level as the first logic signal but having a current level greater than the first logic signal; 상기 제2 로직 신호와 동일한 전압 레벨을 갖되 상기 제2 로직 신호 보다 큰 전류 레벨을 갖는 제2 버퍼링 신호를 발생하는 단계; 및Generating a second buffering signal having the same voltage level as the second logic signal but having a current level greater than the second logic signal; And 상기 제1 버퍼링 신호와 상기 제2 버퍼링 신호를 비교 증폭하여 상기 CMOS 레벨의 출력 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 SET 장치.And comparing and amplifying the first buffering signal and the second buffering signal to generate the CMOS level output signal.
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