KR20060083575A - Method and apparatus for phase control of memory - Google Patents

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KR20060083575A KR1020050004443A KR20050004443A KR20060083575A KR 20060083575 A KR20060083575 A KR 20060083575A KR 1020050004443 A KR1020050004443 A KR 1020050004443A KR 20050004443 A KR20050004443 A KR 20050004443A KR 20060083575 A KR20060083575 A KR 20060083575A
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Abstract

메모리의 위상 제어 장치가 개시된다. 본 발명에 의한 메모리의 위상 제어 장치는, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부, 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클럭주기 검출부, 소정의 제어신호에 따라 기준 클럭을 생성하거나 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부, 지연시켜야 할 위상만큼 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부 및 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 제어신호를 출력하는 클럭주기 제어부를 포함하여 이루어진다. A phase control device of a memory is disclosed. The apparatus for controlling phase of a memory according to the present invention includes a phase detector for detecting information on a phase difference between a reference clock and an output clock, and a clock cycle detector for determining a phase to be delayed in one clock period by receiving information on the phase difference. A clock generator for generating a reference clock or an inverted reference clock inverting the reference clock according to a predetermined control signal, a variable delay unit for delaying the phase of the clock generated by the clock generator by a phase to be delayed, and delayed. And a clock period control unit for outputting a control signal depending on whether or not the phase to be set is equal to or greater than a predetermined value.

본 발명에 의하면, 메모리를 제어함에 있어서 위상 제어 회로를 개선하여 위상을 지연시키는 데 사용하는 지연소자의 수를 반전 기준 클럭을 이용하여 1/2 만큼 감소시키고 읽기와 쓰기 신호를 분배하여 1/2 감소시켜서 결과적으로 전체 위상 제어 장치의 크기를 1/4 로 감소시킬 수 있는 효과를 거둘 수 있다. According to the present invention, in controlling the memory, the number of delay elements used to delay the phase by improving the phase control circuit is reduced by 1/2 by using an inverted reference clock and the read and write signals are distributed by 1/2. As a result, the size of the overall phase control device can be reduced to 1/4.

Description

메모리의 위상 제어 방법 및 장치{Method and apparatus for phase control of memory}Method and apparatus for phase control of memory

도 1은 일반적인 메모리의 위상 제어 장치를 나타내는 개념도를 도시한 것이다.1 is a conceptual diagram illustrating a phase control apparatus of a general memory.

도 2는 본 발명에 의한 메모리의 위상 제어 장치의 구성을 블록도로 도시한 것이다.2 is a block diagram showing the configuration of a phase control apparatus of a memory according to the present invention.

도 3은 본 발명에 의한 메모리의 위상 제어 방법에 대한 일 실시예를 흐름도로 도시한 것이다.3 is a flowchart illustrating an embodiment of a method of controlling a phase of a memory according to the present invention.

〈도면의 주요 부호에 대한 간단한 설명〉<Brief description of the major symbols in the drawings>

200: 위상 검출부 210: 클럭주기 검출부200: phase detector 210: clock period detector

220: 클럭주기 제어부 230: 클럭 생성부220: clock period controller 230: clock generator

240: 가변 지연부 242: 복호기240: variable delay unit 242: decoder

244, ... 및 246: 지연소자 250: 출력신호 분배부244, ... and 246: delay element 250: output signal distributor

본 발명은 메모리에 관한 것으로, 보다 상세하게는 메모리의 위상 제어 방법 및 장치에 관한 것이다.The present invention relates to a memory, and more particularly, to a method and apparatus for controlling phase of a memory.

종래의 메모리 제어 장치는 양 방향 신호에 해당하는 데이터 신호인 DQ 신호와 DQ 신호를 캡쳐링하는 데 사용되는 신호인 DQS 신호를 생성 및 제어하는 장치를 포함하고 있다. 읽기 동작을 할 경우, 메모리 디바이스가 DQ 및 DQS 신호를 출력하는 단계, 메모리 제어 장치는 메모리 디바이스가 출력한 신호를 입력받는 단계 및 입력 DQS의 상승 또는 하강하는 변에 입력 DQ를 캡쳐링하는 단계로 이루어진다. 메모리 디바이스가 DQ와 DQS 신호를 같은 위상 시점에 출력하게 되므로 정상적으로 입력 DQ를 캡쳐링하기 위해서는 입력 DQ에 비하여 입력 DQS는 90도 만큼 위상을 지연시키는 것이 바람직하다. 또한 쓰기 동작을 할 경우, 메모리 제어 장치가 DQ 신호 및 DQS 신호를 출력하는 단계, 메모리 디바이스는 메모리 제어 장치가 출력한 신호를 입력받는 단계 및 쓰기 데이터를 메모리에 저장하는 단계로 이루어진다. 메모리 디바이스가 정상적으로 쓰기 데이터를 인식하기 위해서는 출력 DQS을 출력 DQ에 비하여 90도 만큼 위상을 지연시켜서 출력하는 것이 바람직하다. 이와 같이 위상을 지연시키기 위하여 일반적으로 메모리 제어 장치에는 위상 제어 장치가 포함되어 있다.The conventional memory control apparatus includes a device for generating and controlling a DQ signal, which is a data signal corresponding to a bidirectional signal, and a DQS signal, which is a signal used to capture the DQ signal. When a read operation is performed, the memory device outputs DQ and DQS signals, and the memory controller receives the signal output from the memory device and captures the input DQ on the rising or falling side of the input DQS. Is done. Since the memory device outputs the DQ and the DQS signals at the same phase, it is preferable to delay the phase by 90 degrees compared to the input DQ in order to capture the input DQ normally. In addition, when a write operation is performed, the memory control device outputs a DQ signal and a DQS signal, and the memory device includes receiving a signal output from the memory control device and storing write data in the memory. In order for the memory device to recognize the write data normally, it is preferable to output the output DQS by delaying the phase by 90 degrees relative to the output DQ. Thus, in order to delay the phase, the memory control apparatus generally includes a phase control apparatus.

도 1은 일반적인 메모리의 위상 제어 장치를 나타내는 개념도를 도시한 것이다. 1 is a conceptual diagram illustrating a phase control apparatus of a general memory.

위상검출부(100)는 기준 클럭과 출력 클럭의 위상차를 검출한다. 가변지연부(110)는 기준 클럭과 출력 클럭의 위상이 같아지게 되면 기준 클럭을 지연시켜 출력하게 된다. 계산부(120)는 원하는 위상지연에 해당하는 지연소자의 수를 계산하 여, 기준 클럭을 지연시킬 위상만큼 지연소자(130, ... 및 140)를 통과시켜 지연된 기준 클럭을 출력하게 된다.The phase detector 100 detects a phase difference between the reference clock and the output clock. The variable delay unit 110 delays and outputs the reference clock when the reference clock and the output clock have the same phase. The calculation unit 120 calculates the number of delay elements corresponding to the desired phase delay, and passes the delay elements 130, ..., and 140 as much as the phase to delay the reference clock, and outputs the delayed reference clock.

프로세스, 전압, 온도 및 동작 주파수 등과 같은 변화에 대응하기 위해서는 위상 지연 값이 능동적으로 가변 되어야 한다. 이를 위해서는 위상 제어 장치의 가변 지연부는 모든 동작 조건에서 최대 클럭의 한 주기를 지연시킬 수 있어야 한다. 예를 들어, 한 클럭 주기가 10ns이고, 단위 지연 소자의 지연 시간이 100ps라고 하면, 위상 제어 장치의 가변 지연부에는 100개의 지연 소자가 포함되어야 한다. 그러나 이와 같은 가변 지연부는 단위 지연 소자의 수가 많을 뿐 아니라, 읽기 DQS 및 쓰기 DQS를 각각 제어하기 위해 2개의 가변 지연부를 갖추어야 하므로 전체 메모리 제어 장치의 크기가 커지게 되는 문제점이 있다.To respond to changes such as process, voltage, temperature and operating frequency, the phase delay value must be actively changed. To this end, the variable delay unit of the phase control device must be able to delay one cycle of the maximum clock under all operating conditions. For example, if one clock period is 10 ns and the delay time of the unit delay element is 100 ps, the variable delay unit of the phase control device should include 100 delay elements. However, since the variable delay unit has a large number of unit delay elements and two variable delay units to control the read DQS and the write DQS, respectively, the size of the entire memory control apparatus increases.

본 발명이 이루고자 하는 기술적 과제는, 메모리를 제어하는 장치에 있어서 위상 제어 장치를 개선하여 위상을 지연시키는 데 사용하는 단위 지연소자의 수를 반전 기준 클럭을 이용하여 최대 1/2만큼 감소시키고 읽기 신호와 쓰기 신호를 분배하여 최대 1/2만큼 감소시켜서 위상 제어 장치의 크기를 줄이기 위하여 메모리의 위상 제어 방법 및 장치를 제공하는 것이다.The technical problem to be achieved by the present invention is to improve the phase control device in the device for controlling the memory to reduce the number of unit delay elements used to delay the phase by a maximum of 1/2 by using an inverted reference clock and read signal In order to reduce the size of the phase control device by dividing and reducing the write signal by a maximum of 1/2, the present invention provides a method and device for controlling a phase of a memory.

상기의 과제를 이루기 위한 본 발명에 의한 메모리의 위상 제어 장치는, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부, 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클 럭주기 검출부, 소정의 제어신호에 따라 기준 클럭을 생성하거나 상기 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부, 상기 지연시켜야 할 위상만큼 상기 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부 및 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 제어신호를 출력하는 클럭주기 제어부를 포함하는 것을 특징으로 한다. The phase control apparatus of the memory according to the present invention for achieving the above object, the phase detection unit for detecting information about the phase difference between the reference clock and the output clock, the information on the phase difference to be delayed in one clock period A clock period detector for determining a phase, a clock generator for generating a reference clock according to a predetermined control signal or an inverted reference clock inverting the reference clock, and a clock generated by the clock generator as much as the phase to be delayed And a variable delay unit for delaying a phase of the clock signal and a clock cycle control unit for outputting the control signal depending on whether the phase to be delayed is equal to or greater than a predetermined value.

상기 메모리의 위상 제어 장치는 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 가변 지연부에 의해 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 출력신호 분배부를 더 구비하는 것이 바람직하다.The phase control apparatus of the memory may further include an output signal distribution unit for distributing a clock whose phase is delayed by the variable delay unit as a read signal or a write signal according to whether the phase control operation of the memory is read or write. desirable.

상기 클럭주기 제어부는 상기 지연시켜야 할 위상이 반주기 이하일 경우 상기 가변 지연부가 상기 기준 클럭을 입력으로 하여 출력하도록 제어하고, 반주기 이상일 경우 상기 가변지연부가 상기 반전 기준 클럭을 입력으로 하여 출력하도록 제어신호를 출력하는 것이 바람직하다.The clock period control unit controls the variable delay unit to output the reference clock as an input when the phase to be delayed is less than or equal to half a cycle, and outputs a control signal such that the variable delay unit outputs the inverted reference clock as an input when the phase is longer than half. It is preferable to output.

상기의 과제를 이루기 위한 본 발명에 의한 메모리의 위상 제어 방법은, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 단계, 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 단계 및 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 기준 클럭 또는 상기 기준 클럭이 반전된 반전 기준 클럭을 입력으로 하여 상기 결정된 위상만큼 지연하여 출력하는 단계를 포함하는 것을 특징으로 한다. In accordance with an aspect of the present invention, there is provided a method of controlling a phase of a memory, the method comprising: detecting information about a phase difference between a reference clock and an output clock, and receiving a phase input information and delaying the delay in one clock cycle. And determining the delay and outputting the reference clock or the inverted reference clock in which the reference clock is inverted according to whether the phase to be delayed is equal to or greater than a predetermined value and outputting the delayed signal by the determined phase. It is done.

상기 메모리의 위상 제어 방법은 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 단계를 더 구비하는 것이 바람직하다.The method of controlling the phase of the memory may further include distributing and outputting a clock having a delayed phase as a read signal or a write signal according to whether the phase control operation of the memory is read or write.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 메모리의 위상 제어 방법 및 장치에 대해 상세히 설명한다.Hereinafter, a method and apparatus for controlling phase of a memory according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 메모리의 위상 제어 장치의 구성을 블록도로 도시한 것으로서, 상기 메모리의 위상 제어 장치는 위상 검출부(200), 클럭주기 검출부(210), 클럭주기 제어부(220), 클럭 생성부(230), 가변 지연부(240) 및 출력신호 분배부(250)를 포함하여 이루어진다. 상기 가변 지연부(240)는 복호기(242) 및 지연소자(244, ... 및 246)를 구비함이 바람직하다.2 is a block diagram illustrating a configuration of a phase control apparatus of a memory according to the present invention. The phase control apparatus of the memory includes a phase detector 200, a clock cycle detector 210, a clock cycle controller 220, and a clock generator. The unit 230 includes a variable delay unit 240 and an output signal distribution unit 250. The variable delay unit 240 preferably includes a decoder 242 and delay elements 244,..., And 246.

상기 메모리는 휘발성 메모리, 특히 DDR SDRAM,임이 바람직하다.The memory is preferably volatile memory, in particular DDR SDRAM.

위상 검출부(200)는 클럭 생성부(230)에서 생성된 기준 클럭의 위상과 출력 클럭의 위상 차에 대한 정보를 검출한다.The phase detector 200 detects information on the phase difference between the phase of the reference clock and the output clock generated by the clock generator 230.

클럭주기 검출부(210)는 위상 검출부(200)에서 검출한 위상 차에 대한 정보를 입력받아서 현재 동작 조건 및 내부에 저장되어 있는 단위지연소자의 지연시간 정보를 이용하여 한 클럭 주기에서 지연시켜야 할 위상을 한 클럭 주기에서 소요되는 지연소자의 수를 기준으로 결정한다. The clock period detector 210 receives the information on the phase difference detected by the phase detector 200 and phases to be delayed in one clock cycle using current operating conditions and delay time information of the unit delay element stored therein. Is determined based on the number of delay elements required in one clock cycle.

클럭주기 제어부(220)는 클럭주기 검출부(210)에서 결정된 지연시키려는 위상이 반주기 이하일 경우 가변 지연부(240)가 클럭 생성부(230)에서 생성한 기준 클럭을 입력으로 하여 지연된 출력하도록 제1제어신호를 출력하고, 반주기 이상일 경우 가변지연부(240)가 클럭 생성부(230)에서 생성한 반전 기준 클럭을 입력으로 하여 지연된 출력하도록 제2제어신호를 출력한다.The clock cycle controller 220 may control the first delay so that the variable delay unit 240 delays and outputs the reference clock generated by the clock generator 230 when the phase to be delayed determined by the clock cycle detector 210 is less than a half cycle. When the signal is output, the variable delay unit 240 outputs the second control signal to be delayed by using the inverted reference clock generated by the clock generator 230 as an input.

클럭 생성부(230)는 제1제어신호 또는 제2제어신호에 따라 기준 클럭을 생성하거나 기준 클럭을 반전시킨 반전 기준 클럭을 생성하여 가변 지연부(240)의 지연소자(244, ... 및 246)에 입력한다. 상기 클럭 생성부(230)는 종래의 위상 제어 장치와 달리 기준 클럭 뿐만 아니라 반전 기준 클럭을 생성함으로써 가변 지연부(240)의 지연소자(244, ... 및 246)의 수를 최대 1/2 만큼 감소시킬 수 있다.The clock generator 230 generates a reference clock according to the first control signal or the second control signal or generates an inverted reference clock inverting the reference clock to delay elements 244,... 246). Unlike the conventional phase control apparatus, the clock generator 230 generates not only the reference clock but also an inverted reference clock, thereby reducing the number of delay elements 244,..., And 246 of the variable delay unit 240 by a maximum of 1/2. Can be reduced by

가변지연부(240)는 기준 클럭과 출력 클럭의 위상이 같아지게 되면 클럭주기 제어부(220)의 제어에 의하여 복호기(242)에서 입력받은 지연소자의 소요되는 수만큼 지연소자(244, ... 및 246)를 통과시켜 기준 클럭의 위상을 지연시킨다.The variable delay unit 240, if the phase of the reference clock and the output clock becomes the same, the delay elements 244, ... as required by the number of delay elements input from the decoder 242 under the control of the clock period control unit 220 ... And 246 to delay the phase of the reference clock.

복호기(242)는 제어신호에 따라 지연소자(244, ... 및 246)를 온/오프하도록 0 또는 1 로 구성된 데이터를 출력한다.The decoder 242 outputs data configured as 0 or 1 to turn on / off the delay elements 244, ..., and 246 according to the control signal.

지연소자(244, ... 및 246)는 복호기(242)에서 출력되는 데이터에 따라 온되는 개수에 해당하는 만큼 기준 클럭의 위상을 지연시킨다.Delay elements 244, ..., and 246 delay the phase of the reference clock by a number corresponding to the number of being turned on according to the data output from the decoder 242.

출력신호 분배부(250)는 외부에서 메모리의 위상 제어 동작이 읽기인지 쓰기인지를 나타내는 R/W 신호를 입력받아 읽기인지 쓰기인지 여부에 따라 가변 지연부(240)에서 위상을 지연시킨 기준 클럭을 분배하여 출력한다. 즉, 메모리의 위상 제어 장치의 동작이 읽기에 해당할 경우, 쓰기 DQS 신호를 디스에이블(disable) 시키고 읽기 DQS신호만 출력한다. 만일 메모리의 위상 제어 장치의 동작이 쓰기에 해당할 경우, 읽기 DQS 신호를 디스에이블 시키고 쓰기 DQS 신호만 출력한다.The output signal distribution unit 250 receives an R / W signal indicating whether the phase control operation of the memory is read or write from the outside and receives a reference clock that delays the phase in the variable delay unit 240 according to whether it is read or write. Distribute and print That is, when the operation of the phase control device of the memory corresponds to read, the write DQS signal is disabled and only the read DQS signal is output. If the operation of the phase control device of the memory corresponds to write, the read DQS signal is disabled and only the write DQS signal is output.

도 3은 본 발명에 의한 메모리 제어 방법에 대한 일 실시예를 흐름도로 도시 한 것이다.3 is a flowchart illustrating an embodiment of a memory control method according to the present invention.

먼저 기준 클럭의 위상과 출력 클럭의 위상 차에 대한 정보를 검출한다(제300단계).First, information about the phase difference between the phase of the reference clock and the output clock is detected (operation 300).

제300단계에서 검출한 정보를 입력받아서 현재 동작 조건 및 내부에 저장되어 있는 단위지연소자의 지연시간 정보를 이용하여 한 클럭 주기에서 지연시켜야 할 위상을 한 클럭 주기에서 소요되는 지연소자의 수를 기준으로 결정한다(제310단계). Based on the number of delay elements required in one clock cycle, the phase to be delayed in one clock cycle based on the current operation condition and the delay time information of the unit delay element stored therein based on the information detected in operation 300. Determine (step 310).

제310단계에서 결정된 지연시켜야 할 위상이 반주기 이하일 경우 기준 클럭을 입력으로 하고, 반주기 이상일 경우 반전 기준 클럭을 입력으로 하여 제310단계에서 결정된 지연소자의 수만큼 기준 클럭 또는 반전 기준 클럭을 지연소자에 통과시켜 기준 클럭 또는 반전 기준 클럭의 위상을 지연시킨다(제320단계).When the phase to be delayed determined in step 310 is less than half a cycle, the reference clock is input. In case of more than half cycle, the reference clock is input. As much as the number of delay elements determined in step 310, the reference clock or the inverted reference clock is input to the delay elements. In step 320, the phase of the reference clock or the inverted reference clock is delayed.

제320단계 후에, 외부에서 메모리의 위상 제어 동작이 읽기 또는 쓰기의 상태를 나타내는 R/W 신호를 입력받아 읽기인지 쓰기인지 여부에 따라 위상이 지연된 클럭을 분배하여 출력한다. 만일 메모리의 위상 제어 동작이 읽기에 해당할 경우, 쓰기 DQS 신호를 디스에이블 시키고 읽기 신호를 출력하고, 만일 메모리의 위상 제어 동작이 쓰기에 해당할 경우, 읽기 DQS 신호를 디스에이블 시키고 쓰기 신호를 출력한다(제330단계).After operation 320, an externally controlled R / W signal indicating a read or write state of the memory may be externally distributed and output a clock whose phase is delayed. If the phase control operation of the memory corresponds to read, disables the write DQS signal and outputs the read signal. If the memory phase control operation corresponds to write, disables the read DQS signal and outputs the write signal. (Step 330).

이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Such a method and apparatus of the present invention have been described with reference to the embodiments shown in the drawings for clarity, but these are merely exemplary, and various modifications and equivalent other embodiments are possible to those skilled in the art. Will understand. Therefore, the true technical protection scope of the present invention will be defined by the appended claims.

본 발명에 의한 메모리의 위상 제어 방법 및 장치에 의하면, 지연시키려는 위상의 주기에 따라 가변 지연부에 기준 클럭과 기준 클럭을 반전시킨 반전 기준 클럭을 입력하고, 가변 지연부에서 출력된 클럭을 쓰기 신호와 읽기 신호로 분배하여 출력한다.According to the method and apparatus for controlling a phase of a memory according to the present invention, an inverted reference clock in which a reference clock and a reference clock are inverted is input to a variable delay unit according to a period of a phase to be delayed, and a clock signal output from the variable delay unit is written. The output is divided into and read signals.

이렇게 함으로써 메모리를 제어함에 있어서 위상 제어 회로를 개선하여 위상을 지연시키는 데 사용하는 지연소자의 수를 반전 기준 클럭을 이용하여 1/2 만큼 감소시키고 읽기 신호와 쓰기 신호를 분배하여 1/2 감소시켜서 결과적으로 전체 위상 제어 장치의 크기를 1/4 로 감소시킬 수 있는 효과를 거둘 수 있다. This reduces the number of delay elements used to delay the phase by improving the phase control circuit in controlling the memory by 1/2 using the inverted reference clock and by dividing the read and write signals by 1/2. As a result, the size of the overall phase control device can be reduced to 1/4.

Claims (5)

메모리의 위상을 제어하는 장치에 있어서,In the apparatus for controlling the phase of the memory, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 위상 검출부; A phase detector detecting information about a phase difference between a reference clock and an output clock; 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 클럭주기 검출부; A clock cycle detection unit configured to receive the information on the phase difference and determine a phase to be delayed in one clock cycle; 소정의 제어신호에 따라 기준 클럭을 생성하거나 상기 기준 클럭을 반전시킨 반전 기준 클럭을 생성하는 클럭 생성부;A clock generation unit generating a reference clock or an inverted reference clock inverting the reference clock according to a predetermined control signal; 상기 지연시켜야 할 위상만큼 상기 클럭 생성부에서 생성된 클럭의 위상을 지연시키는 가변 지연부; 및A variable delay unit delaying a phase of a clock generated by the clock generator by the phase to be delayed; And 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 제어신호를 출력하는 클럭주기 제어부를 포함하는 것을 특징으로 하는 메모리의 위상 제어 장치. And a clock period control unit for outputting the control signal depending on whether the phase to be delayed is equal to or greater than a predetermined value. 제1항에 있어서, The method of claim 1, 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 가변 지연부에 의해 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 출력신호 분배부를 더 구비하는 것을 특징으로 하는 메모리의 위상 제어 장치.And an output signal distribution unit for distributing and outputting a clock whose phase is delayed by the variable delay unit as a read signal or a write signal according to whether the phase control operation of the memory is read or write. Device. 제1항 또는 제2항에 있어서, 상기 클럭주기 제어부는The method of claim 1 or 2, wherein the clock period control unit 상기 지연시켜야 할 위상이 반주기 이하일 경우 상기 가변 지연부가 상기 기준 클럭을 입력으로 하여 출력하도록 제어하고, 반주기 이상일 경우 상기 가변지연부가 상기 반전 기준 클럭을 입력으로 하여 출력하도록 제어신호를 출력하는 것을 특징으로 하는 메모리의 위상 제어 장치.When the phase to be delayed is less than a half period, the variable delay unit is controlled to output the reference clock as an input, and if more than half the period, the variable delay unit outputs a control signal to output the inverted reference clock as an input. Phase control device of memory. 메모리의 위상을 제어하는 방법에 있어서,In the method of controlling the phase of the memory, 기준 클럭과 출력 클럭의 위상 차에 대한 정보를 검출하는 단계; Detecting information about a phase difference between a reference clock and an output clock; 상기 위상 차에 대한 정보를 입력받아서 한 클럭 주기에서 지연시켜야 할 위상을 결정하는 단계; 및Determining a phase to be delayed in one clock period by receiving the information on the phase difference; And 상기 지연시켜야 할 위상이 소정 값 이상인지의 여부에 따라 상기 기준 클럭 또는 상기 기준 클럭이 반전된 반전 기준 클럭을 입력으로 하여 상기 결정된 위상만큼 지연하여 출력하는 단계를 포함하는 것을 특징으로 하는 메모리의 위상 제어 방법. And outputting the reference clock or the inverted reference clock in which the reference clock is inverted as the input according to whether the phase to be delayed is equal to or greater than a predetermined value and delaying the output by the determined phase. Control method. 제4항에 있어서, The method of claim 4, wherein 상기 메모리의 위상 제어 동작이 읽기인지 쓰기인지 여부에 따라 상기 위상이 지연된 클럭을 읽기 신호 또는 쓰기 신호로 분배하여 출력하는 단계를 더 구비하는 것을 특징으로 하는 메모리의 위상 제어 방법.And dividing the clock whose phase is delayed as a read signal or a write signal according to whether the phase control operation of the memory is read or write.
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