KR20060077221A - Method for manufacturing cmos image sensor - Google Patents

Method for manufacturing cmos image sensor Download PDF

Info

Publication number
KR20060077221A
KR20060077221A KR1020040116027A KR20040116027A KR20060077221A KR 20060077221 A KR20060077221 A KR 20060077221A KR 1020040116027 A KR1020040116027 A KR 1020040116027A KR 20040116027 A KR20040116027 A KR 20040116027A KR 20060077221 A KR20060077221 A KR 20060077221A
Authority
KR
South Korea
Prior art keywords
fsg
teos
forming
insulating film
image sensor
Prior art date
Application number
KR1020040116027A
Other languages
Korean (ko)
Other versions
KR100602378B1 (en
Inventor
이원호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040116027A priority Critical patent/KR100602378B1/en
Publication of KR20060077221A publication Critical patent/KR20060077221A/en
Application granted granted Critical
Publication of KR100602378B1 publication Critical patent/KR100602378B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14636Interconnect structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/1462Coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685Process for coatings or optical elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은 후속 열처리 공정시 금속간절연막(IMD)로 사용된 FSG로부터의 불소 디개싱을 원천적으로 방지하여 다크 관련 특성을 향상시켜면서 금속간절연막(IMD)의 필오프 현상을 억제할 수 있는 씨모스 이미지 센서의 제조 방법을 제공하기 위한 것으로, 본 발명의 씨모스 이미지 센서의 제조 방법은 소정 공정이 완료된 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막의 선택된 표면 상에 제1금속배선을 형성하는 단계, 상기 제1금속배선 상부에 금속간절연막으로서 FSG와 TEOS를 적층 형성하되, 상기 FSG와 TEOS의 계면 접촉 길이를 증가시킨 형태로 적층 형성하는 단계, 및 상기 금속간절연막 상에 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계를 포함하고, 이와 같이 FSG와 TEOS의 계면 접촉 길이를 증가시켜 접착특성을 우수하게 하므로, 후속 열처리공정시에 불소의 디개싱으로 인한 크랙발생을 억제할 수 있다.The present invention can prevent the peel off of the intermetallic insulation film (IMD) while improving the dark-related properties by preventing fluorine degassing from the FSG used as the intermetallic insulation film (IMD) in the subsequent heat treatment process. In order to provide a method of manufacturing a MOS image sensor, the method of manufacturing a CMOS image sensor of the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate having a predetermined process is completed, the first metal wiring on the selected surface of the interlayer insulating film Forming a stack of FSG and TEOS as an intermetallic insulating film on the first metal wire, and forming a stack in a form in which an interface contact length between the FSG and TEOS is increased, and on the intermetallic insulating film. Forming a second metal wiring connected to the first metal wiring, and thus increasing the interfacial contact length between the FSG and the TEOS to improve the adhesion characteristics. Therefore, it is possible to suppress the crack generation due to the fluorine-di gaesing during the subsequent heat treatment process.

씨모스이미지센서, 디개싱, 열처리, FSG, TEOS, 크랙, 평탄화, 접촉길이CMOS image sensor, degassing, heat treatment, FSG, TEOS, crack, flattening, contact length

Description

씨모스 이미지 센서의 제조 방법{METHOD FOR MANUFACTURING CMOS IMAGE SENSOR} Manufacturing method of CMOS image sensor {METHOD FOR MANUFACTURING CMOS IMAGE SENSOR}             

도 1a 내지 도 1c는 종래기술에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to the prior art;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도,2A to 2E are cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to an embodiment of the present invention;

도 3a는 종래기술에 따른 FSG와 TEOS의 계면 접촉길이를 도시한 도면,Figure 3a is a view showing the interface contact length of the FSG and TEOS according to the prior art,

도 3b는 본 발명의 실시예에 따른 FSG와 TEOS의 계면 접촉길이를 도시한 도면3b is a view showing the interface contact length of the FSG and TEOS according to an embodiment of the present invention

도 4는 본 발명의 실시예에 따른 FSG의 불소농도에 따른 불소의 디개싱 정도를 비교한 도면.Figure 4 is a view comparing the degassing degree of fluorine according to the fluorine concentration of the FSG according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film

23 : 라이너산화막 24 : FSG23: liner oxide film 24: FSG

25 : 제1TEOS 26 : 제2TEOS25: the first TEOS 26: the second TEOS

100 : TEOS100: TEOS

M1 : 제1금속배선M1: first metal wiring

M2 : 제2금속배선M2: Second Metal Wiring

본 발명은 이미지 센서에 관한 것으로, 특히 층간절연막의 필오프(Peel off)를 방지할 수 있는 씨모스 이미지 센서의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor, and more particularly, to a method of manufacturing a CMOS image sensor capable of preventing peel off of an interlayer insulating film.

일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체장치로서, 전하결합소자(Charge Coupled Device; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and a charge coupled device (CCD) is located at a position where individual metal-oxide-silicon (MOS) capacitors are very close to each other. Charge carriers are stored and transported in capacitors, and CMOS image sensors use CMOS technology that uses control circuits and signal processing circuits as peripheral circuits. It is a device that adopts a switching method that makes transistors and sequentially detects output using them.

이러한 이미지센서는 외부로부터의 빛을 받아 광전하를 생성 및 축적하는 광감지부분 상부에 칼라 필터가 배열되어 있으며, 칼라필터어레이(Color Filter Array; CFA)는 레드(Red), 그린(Green) 및 블루(Blue)의 3가지 칼라로 이루어지거나, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)의 3가지 칼라로 이루어진다. The image sensor has a color filter arranged on the upper part of the light sensing portion that receives and receives the light from the outside to generate and accumulate photocharges. The color filter array (CFA) is red, green, and It consists of three colors of Blue, or three colors of Yellow, Magenta, and Cyan.

도 1a 내지 도 1c는 종래기술에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a CMOS image sensor according to the related art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 일련의 여러 공정을 통해 잘 알려진 바와 같은 씨모스 이미지 센서를 구성하는 단위화소 즉, 포토다이오드, 각 트랜지스터의 게이트 및 소오스/드레인을 형성한다. 여기서, 단위화소를 구성하는 소자들은 도시하지 않기로 한다.As shown in FIG. 1A, a unit pixel, ie, a photodiode, a gate and a source / drain of each transistor, which constitute a CMOS image sensor as is well known through a series of various processes is formed on the semiconductor substrate 11. Here, elements constituting the unit pixel will not be shown.

다음으로, 반도체기판(11) 상에 층간절연막(12)을 형성한 후, 층간절연막(12) 상에 제1금속배선(M1)을 형성한다.Next, after the interlayer insulating film 12 is formed on the semiconductor substrate 11, the first metal wiring M1 is formed on the interlayer insulating film 12.

그리고 나서, 제1금속배선(M1) 상에 라이너산화막(Liner oxide, 13)을 증착한 후, 라이너산화막(13) 상에 FSG(Fluorine Silicate Glass, 14)를 증착한다.Then, after depositing a liner oxide 13 on the first metal wiring M1, a Fluorine Silicate Glass 14 is deposited on the liner oxide 13.

도 1b에 도시된 바와 같이, FSG(14)를 평탄화시킨 후에, FSG(14) 상에 TEOS(Tetra Ethyl Ortho Silicate, 15)를 형성한다.As shown in FIG. 1B, after planarizing the FSG 14, TEOS (Tetra Ethyl Ortho Silicate, 15) is formed on the FSG 14.

위와 같이, FSG(14)와 TEOS(15)는 제1금속배선(M1)과 후속 제2금속배선(M2)간 절연을 위한 금속간절연막(Inter Metal Dielectric; IMD)으로 사용하는 절연막이며, 이들 FSG(14)와 TEOS(15)는 LTO(Low Temperature Oxide)이다.As described above, the FSG 14 and the TEOS 15 are insulating films used as an inter metal dielectric (IMD) for insulation between the first metal wiring M1 and the subsequent second metal wiring M2. FSG 14 and TEOS 15 are Low Temperature Oxide (LTO).

도 1c에 도시된 바와 같이, TEOS(15)의 선택된 표면 상에 제2금속배선(M2)을 형성한다. 여기서, 도시되지 않았지만, 제2금속배선(M2) 형성전에 TEOS(15)와 FSG(14)를 관통하는 비아(Via)를 먼저 형성해주어, 제1금속배선(M1)과 제2금속배선(M2)을 비아를 통해 연결시킨다.As shown in FIG. 1C, a second metal interconnect M2 is formed on the selected surface of the TEOS 15. Although not shown, a via penetrating through the TEOS 15 and the FSG 14 is first formed before the second metal wiring M2 is formed, and thus the first metal wiring M1 and the second metal wiring M2 are formed. ) Through the vias.

전술한 바와 같이, 종래 기술은 금속간절연막(IMD)으로 FSG(14)와 TEOS(15) 의 적층을 사용하는데, FSG(14)를 형성해주면 불소가 첨가되어 씨모스이미지센서의 다크 관련 특성 및 신뢰성 측면에서 유리하다.As described above, the prior art uses a stack of FSG 14 and TEOS 15 as an intermetallic insulating film (IMD). When the FSG 14 is formed, fluorine is added to the dark-related characteristics of the CMOS image sensor. It is advantageous in terms of reliability.

그리고, FSG(14) 상에 TEOS(15)를 형성하는데, 이와 같이 FSG(14) 상에 TEOS(15)를 형성하는 이유는 제1금속배선(M1)과 제2금속배선(M2)간 연결을 위한 비아 포토공정 진행시 FSG(14)의 경우 난반사가 발생하기 때문에 FSG(14) 위에 TEOS(15)를 형성해주는 것이다. 즉, FSG(14) 단독인 경우에는 후속 비아 포토공정이 불가능하게 되므로 이를 해결하고자 TEOS(15)를 형성하는 것이다.In addition, the TEOS 15 is formed on the FSG 14. The reason for forming the TEOS 15 on the FSG 14 is that the connection between the first metal wiring M1 and the second metal wiring M2 is performed. In the case of the FSG 14 during the via photo process, diffuse reflection occurs so that the TEOS 15 is formed on the FSG 14. That is, in the case of the FSG 14 alone, the subsequent via photo process is impossible, so that the TEOS 15 is formed to solve this problem.

그러나, 종래기술은 암전류 특성 개선 목적으로 450℃에서 30분 이상의 조건에서 후속 열처리 공정을 진행하는데, FSG(14)와 TEOS(15)의 적층으로 사용하는 금속간절연막(IMD) 구조에서는 열처리 온도가 400℃를 초과하게 되면 FSG(14)로부터 불소의 디개싱(Fluorine degassing)이 발생하여 금속간절연막(IMD의 필오프(peel off), 특히 TEOS(15)의 필오프(18)가 발생되어 금속간절연막(IMD) 크랙(Crack)을 유발하는 문제가 있다.However, in the prior art, a subsequent heat treatment process is performed at 450 ° C. for 30 minutes or more for the purpose of improving dark current characteristics. When the temperature exceeds 400 ° C, fluorine degassing occurs from the FSG 14, and an intermetallic insulation film (peel off of the IMD, in particular, the peel off 18 of the TEOS 15 is generated, causing metal There is a problem of causing an interlayer dielectric (IMD) crack.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 후속 열처리 공정시 금속간절연막(IMD)로 사용된 FSG로부터의 불소 디개싱을 원천적으로 방지하여 다크 관련 특성을 향상시켜면서 금속간절연막(IMD)의 필오프 현상을 억제할 수 있는 씨모스 이미지 센서의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above-mentioned problems of the prior art, and inherently prevents fluorine degassing from FSG used as an intermetallic insulation film (IMD) in a subsequent heat treatment process, thereby improving the intermetallic properties while improving the dark related properties. It is an object of the present invention to provide a method for manufacturing a CMOS image sensor that can suppress a peel-off phenomenon of the insulating film IMD.

상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 제조 방법은 소정 공정이 완료된 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막의 선택된 표면 상에 제1금속배선을 형성하는 단계, 상기 제1금속배선 상부에 금속간절연막으로서 FSG와 TEOS를 적층 형성하되, 상기 FSG와 TEOS의 계면 접촉 길이를 증가시킨 형태로 적층 형성하는 단계, 및 상기 금속간절연막 상에 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 금속간절연막을 형성하는 단계는 상기 제1금속배선 상부에 FSG를 제1두께로 형성하는 단계, 상기 FSG 상에 상기 FSG의 평탄화없이 상기 금속간절연막의 예정된 두께에서 상기 제1두께를 뺀 제2두께로 제1TEOS를 형성하는 단계, 상기 제1TEOS를 평탄화시키는 단계, 및 상기 제1TEOS 상에 상기 FSG의 난방사방지를 위한 제2TEOS를 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing the CMOS image sensor of the present invention for achieving the above object comprises the steps of: forming an interlayer insulating film on a semiconductor substrate on which a predetermined process is completed; forming a first metal wiring on a selected surface of the interlayer insulating film; Stacking FSG and TEOS as an intermetallic insulating layer on the first metal interconnection, and stacking the FSG and TEOS in such a manner as to increase the interface contact length of the FSG and the TEOS; and connecting the first metal interconnection to the first metal interconnection. And forming a second metal interconnection layer, wherein the forming of the intermetallic insulating layer comprises forming an FSG on the first metal interconnection with a first thickness, and forming the FSG on the FSG. Forming a first TEOS at a second thickness minus the first thickness from a predetermined thickness of the intermetallic insulating film without planarization, planarizing the first TEOS, and the first thickness And forming a second TEOS on the TEOS to prevent heating death of the FSG.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing the CMOS image sensor according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체기판(21)에 일련의 여러 공정을 통해 잘 알려진 바와 같은 씨모스 이미지 센서를 구성하는 단위화소 즉, 포토다이오드, 각 트랜지스터의 게이트 및 소오스/드레인을 형성한다. 여기서, 단위화소를 구성하는 소자들은 도시하지 않기로 한다.As shown in FIG. 2A, a unit pixel, ie, a photodiode, a gate and a source / drain of each transistor, constituting a CMOS image sensor, as is well known, is formed on the semiconductor substrate 21 through a series of various processes. Here, elements constituting the unit pixel will not be shown.

다음으로, 반도체기판(21) 상에 층간절연막(22)을 형성한 후, 층간절연막(22) 상에 제1금속배선(M1)을 형성한다.Next, after the interlayer insulating film 22 is formed on the semiconductor substrate 21, the first metal wiring M1 is formed on the interlayer insulating film 22.

그리고 나서, 제1금속배선(M1) 상에 라이너산화막(Liner oxide, 23)을 증착한다. 이때, 라이너산화막(23)은 USG(Undoped Silicate Glass) 계열의 산화막으로 형성한다.Then, a liner oxide 23 is deposited on the first metal wiring M1. At this time, the liner oxide film 23 is formed of an oxide film of USG (Undoped Silicate Glass) series.

도 2b에 도시된 바와 같이, 라이너산화막(23) 상에 FSG(24)를 형성한다. 여기서, FSG(24)는 금속간절연막(IMD)의 하나로서, 얇은 두께(5000Å∼6000Å)로 제1금속배선(M1) 상부에 형성한다.As shown in FIG. 2B, the FSG 24 is formed on the liner oxide film 23. Here, the FSG 24 is one of the intermetallic insulating films IMD, and is formed on the first metal wiring M1 with a thin thickness (5000 to 6000 mm).

이때, FSG(24) 형성시 하부의 제1금속배선(M1)의 패턴 형상에 따라, 특히 다른 것에 비해 패턴피치가 큰 제1금속배선(M1) 상부에서는 표면이 평탄하지 않고 돌출되는 형상을 갖는다.At this time, when forming the FSG 24, the surface of the first metal wire M1 has a shape where the surface is not flat and protrudes, especially in the upper part of the first metal wire M1 having a larger pattern pitch than the others. .

이와 같이, FSG(24)의 표면프로파일이 매끄럽지 못하는 이유는 FSG(24)가 고밀도플라즈마 증착장치를 이용하기 때문이다. 즉 고밀도플라즈마증착장치를 이용하여 FSG(24)를 증착할 때, 증착스텝과 식각스텝을 반복하는 형태로 증착공정을 진행하기 때문이다.In this way, the surface profile of the FSG 24 is not smooth because the FSG 24 uses a high density plasma deposition apparatus. That is, when the FSG 24 is deposited by using the high density plasma deposition apparatus, the deposition process is performed in a manner of repeating the deposition step and the etching step.

다음으로, 표면이 매끄럽지 못한 FSG(24) 상에 FSG(24)와 동일하게 금속간절연막(IMD) 역할을 하는 제1TEOS(25)를 4000Å∼6000Å 두께로 형성한다. 이때, 제1TEOS(25)는 표면이 매끄럽지 못한 FSG(24) 상에 형성되므로 다른 것에 비해 패턴 피치가 큰 제1금속배선(M1) 상부에서는 표면이 평탄하지 않고 돌출되는 형상을 갖는다.Next, on the FSG 24 whose surface is not smooth, the 1TEOS 25 which functions as an intermetallic insulation film (IMD) similarly to the FSG 24 is formed in thickness of 4000 to 6000 micrometers. At this time, since the first TEOS 25 is formed on the FSG 24 having a non-smooth surface, the first TEOS 25 has a shape in which the surface is not flat and protrudes above the first metal wiring M1 having a larger pattern pitch than the other.

위와 같이, 본 발명은 FSG(24)는 종래기술(10000Å∼12000Å 두께)에 비해 상대적으로 얇은 두께로 형성하고, FSG(24)와 제1TEOS(25)의 총 두께를 종래기술의 FSG의 두께와 동일하게 형성한다. As described above, in the present invention, the FSG 24 is formed to have a relatively thin thickness compared to the prior art (10000 to 12000 mm thick), and the total thickness of the FSG 24 and the first TEOS 25 is the same as that of the conventional FSG. Form the same.

다시 말하면, 난반사를 방지하기 위해 도입되는 후속 제2TEOS를 제외한 금속간절연막의 두께 관점에서 살펴보면, FSG(24)의 두께를 'α'라고 할 때, 제1TEOS(25)의 두께는 1-α가 된다. 여기서, 1은 금속간절연막의 예정된 총 두께를 의미하고, 이로써 FSG(24)와 제1TEOS(25)를 합한 총두께가 금속간절연막의 예정된 두께(이는 종래기술의 FSG만의 두께가 된다)가 된다. 상기 α의 범위는 40%∼60%가 바람직하며, 두께로 환산해보면, 4000Å∼6000Å이다.In other words, in view of the thickness of the intermetallic insulating film except for the subsequent second TEOS introduced to prevent diffuse reflection, when the thickness of the FSG 24 is 'α', the thickness of the first TEOS 25 is 1-α. do. Here, 1 means a predetermined total thickness of the intermetallic insulation film, so that the total thickness of the FSG 24 and the first TEOS 25 becomes the predetermined thickness of the intermetallic insulation film (which becomes the thickness of the conventional FSG only). . The range of α is preferably 40% to 60%, and in terms of thickness, it is 4000 to 6000 mm.

다음으로, 돌출된 형상을 갖는 제1TEOS(25)의 표면을 평탄화하기 위해 도 2c에 도시된 바와 같이, 제1TEOS(25)를 CMP(Chemical Mechanical Polishing; CMP) 공정을 통해 평탄화시킨다.Next, in order to planarize the surface of the first TEOS 25 having the protruding shape, as shown in FIG. 2C, the first TEOS 25 is planarized through a chemical mechanical polishing (CMP) process.

이때, FSG(24)와 제1TEOS(25)가 금속간절연막(IMD)으로 사용되므로 실질적으로 평탄화되는 것은 제1TEOS(25)이고, 하부의 FSG(24)의 돌출된 부분도 평탄화될 수 있다.In this case, since the FSG 24 and the first TEOS 25 are used as the intermetal dielectric layer IMD, the first flattened portion is the first TEOS 25, and the protruding portion of the lower FSG 24 may also be flattened.

상기 CMP 공정시 연마타겟은 2000Å∼5000Å으로 한다.In the CMP process, the polishing target is 2000 kPa to 5000 kPa.

도 2d에 도시된 바와 같이, 평탄화된 제1TEOS(24) 상부에 후속 비아 포토공정시 난방사를 방지하기 위한 캡핑산화막으로서 제2TEOS(26)을 형성한다.As shown in FIG. 2D, a second TEOS 26 is formed on the planarized first TEOS 24 as a capping oxide film to prevent heating during subsequent via photo processing.

이때, 제2TEOS(26)는 종래기술에서 FSG 위에 형성되는 TEOS로서 두께는 종래기술의 TEOS와 동일하다.At this time, the second TEOS 26 is a TEOS formed on the FSG in the prior art, the thickness is the same as the TEOS of the prior art.

위와 같이 일련의 공정을 통해 형성한 캡핑산화막을 포함하는 금속간절연막(IMD)의 구조를 살펴보면, 본 발명은 제1금속배선(M1) 상부에 FSG(24), 제1TEOS(25) 및 제2TEOS(26)의 적층 구조로 형성된다. 즉, 최초 형성시의 표면 프로파일을 갖는 FSG(24) 위에 두층의 TEOS(100)가 형성되는 구조를 갖고 금속간절연막(IMD)이 형성된다.Looking at the structure of the inter-metal insulating film (IMD) including the capping oxide film formed through a series of processes as described above, the present invention is the FSG (24), the first TEOS (25) and the second TEOS on the first metal wiring (M1) It is formed of a laminated structure of (26). In other words, two layers of TEOS 100 are formed on the FSG 24 having the surface profile at the time of initial formation, and an intermetallic insulating film IMD is formed.

이에 따라 FSG(24)와 TEOS(100)가 접촉하는 계면의 접촉길이는 도 3b와 같은 형태를 갖는다. 자세한 설명은 후술하기로 한다.Accordingly, the contact length of the interface between the FSG 24 and the TEOS 100 has a shape as shown in FIG. 3B. Detailed description will be described later.

도 2e에 도시된 바와 같이, TEOS(100), 바람직하게는 제2TEOS(26)의 소정 표면 상에 제2금속배선(M2)을 형성한다. 여기서, 제2금속배선(M2) 형성전에는, 제1금속배선(M1)과 제2금속배선(M2)간 연결을 위한 비아(도시 않됨)를 형성한다. As shown in FIG. 2E, the second metal wiring M2 is formed on a predetermined surface of the TEOS 100, preferably the second TEOS 26. Here, before the second metal wiring M2 is formed, vias (not shown) for connection between the first metal wiring M1 and the second metal wiring M2 are formed.

전술한 바와 같은 본 발명은 제1금속배선(M1)과 제2금속배선(M2) 사이의 절연을 위한 금속간절연막(IMD)이 불소가 함유되어 있는 FSG(24)를 포함하고 있으므로, 씨모스이미지센서의 다크 관련 특성 및 신뢰성 측면에서 유리하다.Since the present invention as described above includes the FSG 24 in which the intermetallic insulation film IMD for insulation between the first metal wiring M1 and the second metal wiring M2 includes fluorine, It is advantageous in terms of the dark-related characteristics and reliability of the image sensor.

그리고, FSG(24) 위에 TEOS(100)를 형성해주고 있으므로 비아 포토공정시 난반사 없이 용이하게 포토공정이 가능하다.In addition, since the TEOS 100 is formed on the FSG 24, the photo process can be easily performed without diffuse reflection during the via photo process.

그리고, 본 발명은 금속간절연막(IMD)을 구성하고 있는 FSG(24)와 TEOS(100)의 계면의 접촉길이를 길게 하고 있으므로 FSG(24)와 TEOS(100)간 접착특성이 우수하다. 이로써, 후속 열처리 공정시에 TEOS(100)가 벗겨지는 필오프 현상이 발생되 지 않는다.In the present invention, since the contact length between the interface between the FSG 24 and the TEOS 100 constituting the intermetallic insulating film IMD is increased, the adhesion characteristics between the FSG 24 and the TEOS 100 are excellent. As a result, the peel-off phenomenon in which the TEOS 100 is peeled off during the subsequent heat treatment process does not occur.

도 3a는 종래기술에 따른 FSG와 TEOS의 계면 접촉 길이를 도시한 도면이고, 도 3b는 본 발명의 실시예에 따른 FSG와 TEOS의 계면 접촉 길이를 도시한 도면이다.Figure 3a is a view showing the interface contact length of the FSG and TEOS according to the prior art, Figure 3b is a view showing the interface contact length of the FSG and TEOS according to an embodiment of the present invention.

도 3a에 도시된 것처럼, 종래기술은 FSG를 평탄화시킨 후에 TEOS를 형성하므로 폭은 'W1'을 갖고, FSG와 TEOS의 계면의 접촉길이(L1)는 폭과 동일한 길이(W1=L1)를 갖는다.As shown in FIG. 3A, since the prior art forms TEOS after flattening the FSG, the width has 'W1', and the contact length L1 of the interface between the FSG and the TEOS has the same length (W1 = L1) as the width. .

이에 반해, 도 3b에 도시된 본 발명에서는, FSG를 평탄화시키지 않고 그 위에 TEOS를 두 번에 걸쳐 형성하므로, 폭은 W2(=W1)을 갖고, FSG와 TEOS의 계면의 접촉길이(L2)는 폭보다 더 길어진 길이를 갖는다. 즉, FSG의 표면 프로파일이 최초 증착시의 상태를 그대로 유지하므로 FSG와 TEOS의 계면의 접촉길이는 매우 길다.In contrast, in the present invention shown in FIG. 3B, since TEOS is formed twice on the FSG without flattening, the width has W2 (= W1), and the contact length L2 of the interface between the FSG and the TEOS is It has a length longer than its width. That is, since the surface profile of the FSG maintains the state at the time of initial deposition, the contact length of the interface between the FSG and the TEOS is very long.

도 3a 및 도 3b에서 살펴 본 바와 같이, 동일한 폭(W1=W2) 환경에서 본 발명의 FSG와 TEOS의 접촉길이가 종래기술에 비해 현저히 증가하여 FST와 TEOS의 접촉면적이 매우 증가하고 있음을 알 수 있고, 이로써 FSG와 TEOS의 접착특성이 우수함을 알 수 있다.As shown in FIGS. 3A and 3B, in the same width (W1 = W2) environment, the contact length of the FSG and the TEOS of the present invention is significantly increased compared to the prior art, indicating that the contact area of the FST and the TEOS is greatly increased. In this case, it can be seen that the adhesion between the FSG and TEOS is excellent.

한편, 금속간절연막에서 FSG가 차지하는 체적은 일정 수준으로 제어되어야 한다.Meanwhile, the volume occupied by the FSG in the intermetallic insulating film must be controlled to a certain level.

도 4는 본 발명의 실시예에 따른 FSG의 불소농도에 따른 불소의 디개싱 정도를 비교한 도면이다. 도 4에서, 좌측 가로축은 다크시그널이고, 우측 가로축은 불소의 디갱싱 정도(크랙발생빈도)를 나타내며, 세로축은 불소의 농도를 나타낸 것이 다.4 is a view comparing degassing degree of fluorine according to fluorine concentration of FSG according to an embodiment of the present invention. In FIG. 4, the left horizontal axis represents the dark signal, the right horizontal axis represents the degree of degangling (cracking frequency) of fluorine, and the vertical axis represents the concentration of fluorine.

도 4에 도시된 바와 같이, 불소의 농도가 증가하면 불소의 디개싱정도(크랙발생빈도)가 증가하고, 다크시그널 발생은 감소한다.As shown in Fig. 4, as the concentration of fluorine increases, the degree of degassing (frequency of cracking) of fluorine increases, and the occurrence of dark signal decreases.

반대로, 불소의 농도가 감소하면 불소의 디개싱정도(크랙발생빈도)는 감소하지만 다크시그널 발생빈도는 증가한다.On the contrary, when the concentration of fluorine decreases, the degree of degassing of the fluorine (the frequency of cracking) decreases but the frequency of the dark signal increases.

위와 같이, 불소의 디개싱정도(크랙발생빈도)와 다크시그널의 관계가 트레이드오프(Trade-off) 관계를 가지므로, FSG의 체적은 적정 수준으로 고정되어야 한다. 예컨대, FSG(24)는 얇은 두께(5000Å∼6000Å)로 형성하여 도 2b와 같은 표면프로파일을 얻도록 하여, 다크시그널발생을 감소시키면서도 불소의 디개싱정도(크랙발싱빈도)를 감소시킬 수 있다.As described above, since the relationship between the degree of degassing of fluorine (the frequency of cracking) and the dark signal has a trade-off relationship, the volume of the FSG should be fixed at an appropriate level. For example, the FSG 24 is formed to have a thin thickness (5000 kPa to 6000 kPa) to obtain a surface profile as shown in FIG. 2B, thereby reducing the degree of degassing (cracking frequency) of fluorine while reducing dark signal generation.

전술한 바와 같이, 본 발명은 금속간절연막으로 사용된 FSG의 불소디개싱을 최소화하여 크랙발생을 방지하며, 이처럼 크랙발생을 방지하므로 후속 열처리 공정의 온도를 낮추지 않아도 되므로 암전류특성의 열화를 방지한다. 즉, 열처리 온도가 400℃를 초과하더라도 FSG로부터 불소의 디개싱발생이 최소화되어 크랙이 발생하지 않는다.As described above, the present invention prevents crack generation by minimizing fluorine degassing of the FSG used as the intermetallic insulating film, and thus prevents crack generation, thus preventing deterioration of the dark current characteristics since it is not necessary to lower the temperature of the subsequent heat treatment process. . That is, even if the heat treatment temperature exceeds 400 ° C., degassing of fluorine from the FSG is minimized and cracks do not occur.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 금속간절연막으로 사용된 FSG의 불소디개싱을 최소화하여 크랙발생을 방지할 수 있는 효과가 있다.The present invention described above has the effect of preventing the occurrence of cracks by minimizing the fluorine degassing of the FSG used as the intermetallic insulating film.

또한, 본 발명은 크랙발생을 방지하므로 후속 열처리 공정의 온도를 낮추지 않아도 되므로 암전류특성의 열화를 방지할 수 있는 효과가 있다.
In addition, the present invention prevents the occurrence of cracks, so it is not necessary to lower the temperature of the subsequent heat treatment process, there is an effect that can prevent the degradation of the dark current characteristics.

Claims (6)

소정 공정이 완료된 반도체 기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate on which the predetermined process is completed; 상기 층간절연막의 선택된 표면 상에 제1금속배선을 형성하는 단계;Forming a first metal wiring on a selected surface of the interlayer insulating film; 상기 제1금속배선 상부에 금속간절연막으로서 FSG와 TEOS를 적층 형성하되, 상기 FSG와 TEOS의 계면 접촉 면적을 증가시킨 형태로 적층 형성하는 단계; 및Stacking FSG and TEOS as an intermetallic insulating layer on the first metal interconnection, and stacking the FSG and TEOS in such a manner as to increase an interface contact area between the FSG and TEOS; And 상기 금속간절연막 상에 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계Forming a second metal wiring connected to the first metal wiring on the intermetallic insulating layer; 를 포함하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제1항에 있어서,The method of claim 1, 상기 금속간절연막을 형성하는 단계는,Forming the intermetallic insulating film, 상기 제1금속배선 상부에 FSG를 제1두께로 형성하는 단계;Forming a first thickness of the FSG on the first metal wiring; 상기 FSG 상에 상기 FSG의 평탄화없이 상기 금속간절연막의 예정된 두께에서 상기 제1두께를 뺀 제2두께로 제1TEOS를 형성하는 단계;Forming a first TEOS on the FSG with a second thickness minus the first thickness from a predetermined thickness of the intermetallic insulating film without planarization of the FSG; 상기 제1TEOS를 평탄화시키는 단계; 및Planarizing the first TEOS; And 상기 제1TEOS 상에 상기 FSG의 난방사방지를 위한 제2TEOS를 형성하는 단계Forming a second TEOS on the first TEOS to prevent heating death of the FSG; 를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.Method of manufacturing a CMOS image sensor comprising a. 제2항에 있어서,The method of claim 2, 상기 FSG는 5000Å∼6000Å 두께로 형성하고, 상기 금속간절연막의 예정된 두께는 10000Å∼12000Å 두께인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And the FSG is formed to a thickness of 5000 kV to 6000 kPa, and the predetermined thickness of the intermetallic insulating film is 10000 kPa to 12000 kPa. 제2항에 있어서,The method of claim 2, 상기 제1TEOS는, 4000Å∼6000Å 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.The first TEOS is formed to have a thickness of 4000 kPa to 6000 kPa, the manufacturing method of the CMOS image sensor. 제2항에 있어서,The method of claim 2, 상기 제1TEOS를 평탄화시키는 단계는,Planarizing the first TEOS includes: 2000Å∼5000Å 타겟으로 CMP하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.A CMOS image sensor manufacturing method characterized by performing CMP with a 2000 kV-5000 kV target. 제1항에 있어서,The method of claim 1, 상기 금속간절연막을 형성하기 전에,Before forming the intermetallic insulating film, 상기 제1금속배선 상부에 라이너산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.And forming a liner oxide film on the first metal wiring.
KR1020040116027A 2004-12-30 2004-12-30 Method for manufacturing cmos image sensor KR100602378B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040116027A KR100602378B1 (en) 2004-12-30 2004-12-30 Method for manufacturing cmos image sensor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040116027A KR100602378B1 (en) 2004-12-30 2004-12-30 Method for manufacturing cmos image sensor

Publications (2)

Publication Number Publication Date
KR20060077221A true KR20060077221A (en) 2006-07-05
KR100602378B1 KR100602378B1 (en) 2006-07-18

Family

ID=37169330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040116027A KR100602378B1 (en) 2004-12-30 2004-12-30 Method for manufacturing cmos image sensor

Country Status (1)

Country Link
KR (1) KR100602378B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947587B2 (en) 2007-11-06 2011-05-24 Dongbu Hitek Co., Ltd. High voltage semiconductor device and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000044578A (en) * 1998-12-30 2000-07-15 김영환 Method for fabricating image sensor
JP3719878B2 (en) 1999-06-15 2005-11-24 株式会社東芝 Semiconductor device and manufacturing method thereof
KR100790235B1 (en) * 2001-11-12 2008-01-02 매그나칩 반도체 유한회사 Method of manufacturing cmos image sensor
JP2003174036A (en) 2001-12-07 2003-06-20 Seiko Epson Corp Thin film transistor and manufacturing method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947587B2 (en) 2007-11-06 2011-05-24 Dongbu Hitek Co., Ltd. High voltage semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR100602378B1 (en) 2006-07-18

Similar Documents

Publication Publication Date Title
US7919798B2 (en) Image sensor and fabricating method thereof
US20090159944A1 (en) Image sensor and method of manufacturing the same
KR20070036528A (en) Image sensor and method for manufacturing the same
JPH10242204A (en) Semiconductor device and manufacturing method thereof
JP2012204501A (en) Semiconductor device, electronic device, and semiconductor device manufacturing method
JP2020181953A (en) Semiconductor device and manufacturing method for the same
CN101232032B (en) Semiconductor device and manufacturing method thereof
KR100815952B1 (en) Method for forming intermetal dielectric in semiconductor device
CN100550346C (en) Has multi-metal intra-connection structure of optical shielding property and preparation method thereof
KR100904589B1 (en) Method for Manufacturing of Image Sensor
KR20100051169A (en) Image sensor, and method of manufacturing thereof
KR100602378B1 (en) Method for manufacturing cmos image sensor
KR100791011B1 (en) Image device including the inner lens and method of fabrication the same
US20090166878A1 (en) Semiconductor Device and Method of Fabricating the Same
US20080179716A1 (en) Multilevel interconnects structure with shielding function and fabricating method thereof
KR100443148B1 (en) Method For Manufacturing Semiconductor Devices
US7037825B2 (en) Damascene method capable of avoiding copper extrusion
KR20070035206A (en) Image sensor and method for manufacturing the same
KR100602132B1 (en) Method for fabricating dual damascene pattern
KR100914976B1 (en) Method of manufacturing semiconductor device
KR100636972B1 (en) Forming method of metal line in cmos image sensor
KR20070034290A (en) MIM capacitor formation method and image sensor manufacturing method
KR20060077139A (en) Method for fabrication of copper metal line in image sensor
KR100664864B1 (en) Method for fabrication of metal line in image sensor
KR20090022329A (en) Method of forming a metal line for an image sensor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110629

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee