KR20060076579A - Semiconductor memory device capable of increasing the speed for writing a normal data and method of writing the normal data - Google Patents

Semiconductor memory device capable of increasing the speed for writing a normal data and method of writing the normal data Download PDF

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KR20060076579A
KR20060076579A KR1020040115048A KR20040115048A KR20060076579A KR 20060076579 A KR20060076579 A KR 20060076579A KR 1020040115048 A KR1020040115048 A KR 1020040115048A KR 20040115048 A KR20040115048 A KR 20040115048A KR 20060076579 A KR20060076579 A KR 20060076579A
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Abstract

노멀 데이터의 기입 속도를 증가시킬 수 있는 반도체 메모리 장치 및 노멀 데이터의 기입 방법이 제공된다. 반도체 메모리 장치는, 테스트 데이터가 입력되는 병렬 비트 테스트 데이터 입력 경로와, 노멀 데이터들이 입력되는 노멀 데이터 입력 경로를 구비하며, 노멀 데이터 입력 경로가 활성화될 때 병렬 비트 테스트 데이터 입력 경로는 노멀 데이터 입력 경로로부터 완전히 분리된다. 반도체 메모리 장치는 마스터 스위치부를 사용하여 노멀 데이터 입력 경로로부터 병렬 비트 테스트 데이터 입력 경로를 완전히 분리하므로, 노멀 데이터의 기입 속도를 증가시킬 수 있다.Provided are a semiconductor memory device and a method of writing normal data that can increase the writing speed of normal data. The semiconductor memory device includes a parallel bit test data input path through which test data is input, and a normal data input path through which normal data is input, and the parallel bit test data input path is a normal data input path when the normal data input path is activated. Completely separated from Since the semiconductor memory device completely separates the parallel bit test data input path from the normal data input path by using the master switch unit, the writing speed of the normal data can be increased.

Description

노멀 데이터의 기입 속도를 증가시킬 수 있는 반도체 메모리 장치 및 노멀 데이터의 기입 방법{Semiconductor memory device capable of increasing the speed for writing a normal data and method of writing the normal data}Semiconductor memory device capable of increasing the speed for writing a normal data and method of writing the normal data}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.

도 1은 종래 기술에 따른 반도체 메모리 장치의 일례를 개략적으로 나타내는 도면이다.1 is a view schematically showing an example of a semiconductor memory device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 도면이다.2 is a schematic view of a semiconductor memory device according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>

230: 병렬 비트 테스트 데이터 입력 경로 240: 노멀 데이터 입력 경로230: parallel bit test data input path 240: normal data input path

SW1 ~ SW4: 마스터 스위치부SW1 to SW4: master switch

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는, 노멀 데이터의 기입 속도를 증가시킬 수 있는 반도체 메모리 장치 및 노멀 데이터의 기입 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device and a method of writing normal data that can increase the writing speed of normal data.

일반적으로, 반도체 메모리 장치의 테스트 시간을 감소시키기 위해 병렬 비트 테스트(Parallel Bit Test; PBT) 방식이 사용된다. 병렬 비트 테스트 방식은 SDRAM(Synchronous DRAM)과 MDDR DRAM(Mobile Double Data Rate DRAM)과 같은 반도체 메모리 장치내의 메모리 셀들(memory cells)에 데이터를 병렬로 기입(write)한 후 독출(read)하여 메모리 셀들 및 기입/독출 경로(write/read path)의 불량 여부를 체크(check)하는 테스트 방식이다.In general, a parallel bit test (PBT) scheme is used to reduce the test time of the semiconductor memory device. The parallel bit test method writes data in parallel to memory cells in a semiconductor memory device such as SDRAM (Synchronous DRAM) and MDDR DRAM (Mobile Double Data Rate DRAM), and then reads the memory cells. And a test method for checking whether a write / read path is defective.

도 1은 종래 기술에 따른 반도체 메모리 장치의 일례를 개략적으로 나타내는 도면이다.1 is a view schematically showing an example of a semiconductor memory device according to the prior art.

종래의 반도체 메모리 장치(100)는 데이터 입출력 핀들(DQs)(110), 입력 버퍼부(120), 병렬 비트 테스트 데이터 입력 경로(130), 노멀 데이터 입력 경로(140), 및 출력 드라이버부(150)를 포함한다.The conventional semiconductor memory device 100 includes data input / output pins (DQs) 110, an input buffer unit 120, a parallel bit test data input path 130, a normal data input path 140, and an output driver unit 150. ).

입력 버퍼부(120)는 데이터 입출력 핀들(110) 중 특정한 데이터 입출력 핀을 통해 입력되는 테스트 데이터를 버퍼링(buffering)하여 테스트 데이터(T_DAT)를 병렬 비트 테스트 데이터 입력 경로(130)로 출력하거나 또는 데이터 입출력 핀들(110)을 통해 입력되는 노멀 데이터(normal data)들을 버퍼링하여 노멀 데이터들(N_DAT)을 노멀 데이터 입력 경로(140)로 출력한다.The input buffer unit 120 buffers test data input through a specific data input / output pin among the data input / output pins 110 and outputs test data T_DAT to the parallel bit test data input path 130 or data. The normal data input through the input / output pins 110 are buffered and the normal data N_DAT is output to the normal data input path 140.

병렬 비트 테스트 데이터 입력 경로(130)는 논리 회로(131) 및 테스트 스위치부(132)를 포함하며, 적어도 하나의 테스트 데이터(T_DAT)를 병렬 비트 테스트 모드(mode)에 따라 다수의 병렬 비트 테스트 데이터들로 변환하여(또는 확장 (spread)하여) 노멀 데이터 입력 경로(140)의 버퍼부(143)로 전달한다. 예를 들어, 웨이퍼 레벨(wafer level)의 병렬 비트 테스트 모드에서 변환되는 데이터의 수는 8개이고, 패키지 레벨(package level)의 병렬 비트 테스트 모드에서 변환되는 데이터의 수는 4개일 수 있다.The parallel bit test data input path 130 includes a logic circuit 131 and a test switch unit 132, and the at least one test data T_DAT is converted into a plurality of parallel bit test data according to a parallel bit test mode. To the buffer unit 143 of the normal data input path 140. For example, the number of data converted in the parallel bit test mode at the wafer level may be eight, and the number of data converted in the parallel bit test mode at the package level may be four.

논리 회로(131)는 소정의 병렬 비트 테스트 모드에 따라 적어도 하나의 테스트 데이터(T_DAT)를 4개의 병렬 비트 테스트 데이터들로 변환하여 테스트 스위치부(132)로 전달한다.The logic circuit 131 converts at least one test data T_DAT into four parallel bit test data according to a predetermined parallel bit test mode and transmits the same to the test switch unit 132.

테스트 스위치부(132)는 전송 게이트들(transmission gates)(T1 ~ T4) 및 인버터들(inverters)(I1 ~ I4)을 포함하며, 병렬 비트 테스트 모드의 활성화를 지시하는 병렬 비트 테스트 모드 신호(PBT)에 응답하여 4개의 병렬 비트 테스트 데이터들을 노멀 데이터 입력 경로(140)의 버퍼부(143)로 출력한다. 상기 병렬 비트 테스트 모드 신호(PBT)는 병렬 비트 테스트 데이터 입력 경로(130)의 활성화(activation)를 지시할 수 있다.The test switch unit 132 includes transmission gates T1 to T4 and inverters I1 to I4, and the parallel bit test mode signal PBT indicating activation of the parallel bit test mode. 4 parallel bit test data are output to the buffer unit 143 of the normal data input path 140. The parallel bit test mode signal PBT may indicate activation of the parallel bit test data input path 130.

노멀 데이터 입력 경로(140)는 노멀 데이터 변환부(141), 노멀 스위치부(142), 및 버퍼부(143)를 포함하며, 입력 버퍼부(120)를 통해 입력되는 노멀 데이터들(N_DAT)을 병렬 노멀 데이터들로 변환하여 출력 드라이버부(150)로 출력한다. 상기 병렬 노멀 데이터들의 개수는, 예를 들어, 4 개, 8개, 16개, 또는 32개일 수 있다.The normal data input path 140 may include a normal data converter 141, a normal switch unit 142, and a buffer unit 143. The normal data input path 140 may receive normal data N_DAT input through the input buffer unit 120. The data is converted into parallel normal data and output to the output driver 150. The number of parallel normal data may be, for example, four, eight, sixteen, or thirty-two.

노멀 데이터 변환부(141)는 데이터 스트로브 신호(data strobe signal; DQS)를 이용하여 노멀 데이터들(N_DAT)을 소정 개수의 병렬 노멀 데이터들로 변환하고 상기 변환된 병렬 노멀 데이터들을 클락 신호(clock signal)에 동기시킨 후 동기된 병렬 노멀 데이터들을 4개의 병렬 노멀 데이터들로 멀티플렉싱(multiplexing)하여 노멀 스위치부(142)로 출력한다.The normal data converter 141 converts normal data N_DAT into a predetermined number of parallel normal data using a data strobe signal DQS, and converts the converted parallel normal data into a clock signal. ), And then synchronizes the parallel normal data into four parallel normal data and outputs the same to the normal switch unit 142.

노멀 스위치부(142)는 전송 게이트들(T5 ~ T8) 및 인버터들(I5 ~ I8)을 포함하며, 노멀 모드의 활성화를 지시하는 노멀 모드 신호(NM)에 응답하여 4개의 병렬 노멀 데이터들을 버퍼부(143)로 출력한다. 상기 노멀 모드 신호(NM)는 노멀 데이터 입력 경로(140)의 활성화를 지시할 수 있고, 병렬 비트 테스트 모드 신호(PBT)의 반전 신호(inversion signal)이다.The normal switch unit 142 includes transmission gates T5 to T8 and inverters I5 to I8 and buffers four parallel normal data in response to the normal mode signal NM indicating activation of the normal mode. Output to the unit 143. The normal mode signal NM may indicate activation of the normal data input path 140 and is an inversion signal of the parallel bit test mode signal PBT.

버퍼부(143)는 버퍼들(B1 ~ B4)을 포함하며, 4개의 병렬 비트 테스트 데이터들을 버퍼링하거나 또는 4개의 병렬 노멀 데이터들을 버퍼링하여 출력 드라이버부(150)로 출력한다.The buffer unit 143 includes buffers B1 to B4 and buffers four parallel bit test data or buffers four parallel normal data and outputs the same to the output driver 150.

출력 드라이버부(150)는 출력 드라이버들(151 ~ 154)을 포함하며, 버퍼부(143)로부터 출력되는 데이터를 메모리 셀 어레이(memory array cell)에 포함된 메모리 셀들(memory cells)로 전달한다.The output driver 150 includes output drivers 151 to 154 and transfers data output from the buffer unit 143 to memory cells included in the memory array cell.

그런데, 종래의 반도체 메모리 장치(100)가 노멀 데이터 입력 경로(140)를 통해 노멀 데이터를 기입할 때, 노멀 데이터 입력 경로(140)와 병렬 비트 테스트 데이터 입력 경로(130)를 연결하는 금속선(metal line)에 의해 생성되는 라인 부하(line load) 및 테스트 스위치부(132)의 전송 게이트 등에 포함된 트랜지스터들에 의해 생성되는 정션 부하(junction load)때문에 노멀 데이터의 기입 속도가 저하될 수 있는 문제점이 있다. However, when the conventional semiconductor memory device 100 writes normal data through the normal data input path 140, a metal wire connecting the normal data input path 140 and the parallel bit test data input path 130 is provided. There is a problem that the writing speed of the normal data may be reduced due to the line load generated by the line and the junction load generated by the transistors included in the transfer gate of the test switch unit 132. have.                         

또한, 멀티 칩 패키지(MCP; Multi Chip Package) 기술에 따른 데이터 입출력 패드들(pads)의 배치 방식의 변화(예를 들어, 센터 패드(center pad) 배치 방식으로부터 에지 패드(edge pad) 배치 방식으로의 변화)로 인해 데이터 입출력 패드들에 연결되는 데이터 입출력 핀들의 위치가 분산되거나 또는 병렬 비트 테스트 데이터 입력 경로에서 처리되는 병렬 비트 테스트 데이터들의 수가 증가하는 경우, 특정한 데이터 입출력 핀들을 사용하는 병렬 비트 테스트 데이터 입력 경로와 노멀 데이터 입력 경로를 연결하는 금속선의 길이가 길어지므로 라인 부하가 더욱 증가하여 노멀 데이터의 기입 속도가 더욱 더 저하될 수 있다.In addition, the change of the arrangement method of the data input / output pads according to the Multi Chip Package (MCP) technology (for example, from the center pad arrangement method to the edge pad placement method). Parallel bit test using specific data input / output pins when the positions of the data input / output pins connected to the data input / output pads are distributed or the number of parallel bit test data processed in the parallel bit test data input path increases. Since the length of the metal wire connecting the data input path and the normal data input path is increased, the line load may be increased to further reduce the writing speed of the normal data.

따라서, 본 발명이 이루고자 하는 기술적 과제는 노멀 데이터 입력 경로와 병렬 비트 테스트 데이터 입력 경로를 완전히 분리하여 노멀 데이터의 기입 속도를 증가시킬 수 있는 반도체 메모리 장치 및 노멀 데이터의 기입 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a semiconductor memory device and a method of writing normal data that can increase the writing speed of normal data by completely separating the normal data input path and the parallel bit test data input path.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 테스트 데이터가 입력되는 병렬 비트 테스트 데이터 입력 경로; 및 노멀 데이터들이 입력되는 노멀 데이터 입력 경로를 구비하며, 상기 노멀 데이터 입력 경로가 활성화될 때 상기 병렬 비트 테스트 데이터 입력 경로는 상기 노멀 데이터 입력 경로로부터 분리되는 것을 특징으로 한다.In accordance with one aspect of the present invention, a semiconductor memory device includes: a parallel bit test data input path through which test data is input; And a normal data input path through which normal data is input, and wherein the parallel bit test data input path is separated from the normal data input path when the normal data input path is activated.

바람직한 실시예에 따르면, 상기 노멀 데이터 입력 경로는 상기 병렬 비트 테스트 데이터 입력 경로의 활성화를 지시하는 병렬 비트 테스트 모드 신호의 비활성화에 응답하여, 상기 병렬 비트 테스트 데이터 입력 경로와 상기 노멀 데이터 입력 경로를 분리하는 마스터 스위치부를 구비한다.According to a preferred embodiment, the normal data input path separates the parallel bit test data input path and the normal data input path in response to deactivation of the parallel bit test mode signal indicating activation of the parallel bit test data input path. The master switch part is provided.

바람직한 실시예에 따르면, 상기 병렬 비트 테스트 모드 신호는 상기 노멀 데이터 입력 경로의 활성화를 지시하는 노멀 모드 신호의 반전 신호이다.According to a preferred embodiment, the parallel bit test mode signal is an inverted signal of the normal mode signal indicating activation of the normal data input path.

바람직한 실시예에 따르면, 상기 반도체 메모리 장치는 데이터 입출력 핀들 중 특정한 데이터 입출력 핀을 통해 입력되는 테스트 데이터를 버퍼링하여 상기 병렬 비트 테스트 데이터 입력 경로로 출력하거나 또는 상기 데이터 입출력 핀들을 통해 입력되는 노멀 데이터들을 버퍼링하여 상기 노멀 데이터 입력 경로로 출력하는 입력 버퍼부를 더 구비한다.According to a preferred embodiment, the semiconductor memory device buffers test data input through a specific data input / output pin among data input / output pins and outputs the normal data input through the parallel bit test data input path or the data input / output pins. The apparatus may further include an input buffer unit configured to buffer and output the normal data input path.

바람직한 실시예에 따르면, 상기 노멀 데이터 입력 경로는, 상기 입력 버퍼부로부터 출력되는 노멀 데이터들을 병렬 노멀 데이터들로 변환하는 노멀 데이터 변환부; 상기 노멀 모드 신호의 활성화에 응답하여 상기 병렬 노멀 데이터들을 출력하는 노멀 스위치부; 및 상기 병렬 비트 테스트 데이터 입력 경로로부터 출력되는 병렬 비트 테스트 데이터들을 버퍼링하거나 또는 상기 병렬 노멀 데이터들을 버퍼링하여 상기 반도체 메모리 장치의 메모리 셀 어레이에 포함된 메모리 셀들로 전달하는 출력 드라이버부로 출력하는 버퍼부를 더 구비한다.According to a preferred embodiment, the normal data input path comprises: a normal data converter for converting normal data output from the input buffer unit into parallel normal data; A normal switch unit outputting the parallel normal data in response to activation of the normal mode signal; And a buffer unit configured to buffer the parallel bit test data output from the parallel bit test data input path or to output an output driver to buffer the parallel normal data to memory cells included in a memory cell array of the semiconductor memory device. Equipped.

바람직한 실시예에 따르면, 상기 마스터 스위치부는 상기 노멀 스위치부와 상기 버퍼부 사이에 배치된다.According to a preferred embodiment, the master switch unit is disposed between the normal switch unit and the buffer unit.

바람직한 실시예에 따르면, 상기 병렬 비트 테스트 데이터들 및 상기 병렬 노멀 데이터들의 개수는 각각 4개이다.According to a preferred embodiment, the number of parallel bit test data and the parallel normal data is four.

바람직한 실시예에 따르면, 상기 마스터 스위치부는 상기 병렬 비트 테스트 모드 신호의 비활성화에 각각 응답하여 상기 4개의 병렬 비트 테스트 데이터들의 상기 노멀 데이터 입력 경로로의 입력을 차단하는 제1 내지 제4 마스터 스위치들을 구비한다. 상기 제1 내지 제4 마스터 스위치들은 각각 전송 게이트 및 인버터를 포함한다.According to a preferred embodiment, the master switch unit includes first to fourth master switches to block input of the four parallel bit test data to the normal data input path in response to deactivation of the parallel bit test mode signal, respectively. do. The first to fourth master switches each include a transfer gate and an inverter.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 노멀 데이터의 기입 방법은 반도체 메모리 장치의 메모리 셀 어레이에 포함된 메모리 셀들에 노멀 데이터들을 기입하는 방법에 관한 것이다. 상기 노멀 데이터의 기입 방법은, (a) 병렬 비트 테스트 데이터 입력 경로의 활성화를 지시하는 병렬 비트 테스트 모드 신호를 비활성화시키는 단계; (b) 상기 비활성화된 병렬 비트 테스트 모드 신호에 의해 노멀 데이터 입력 경로에 포함된 마스터 스위치부가 턴-오프되어 상기 병렬 비트 테스트 데이터 입력 회로가 상기 노멀 데이터 입력 회로로부터 분리되는 단계; 및 (c) 상기 마스터 스위치부가 턴-오프된 후 상기 노멀 데이터 입력 경로를 통해 상기 노멀 데이터들이 상기 메모리 셀들에 기입되는 단계를 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of writing normal data according to the present invention relates to a method of writing normal data into memory cells included in a memory cell array of a semiconductor memory device. The normal data write method may include: (a) deactivating a parallel bit test mode signal indicating activation of a parallel bit test data input path; (b) the master switch part included in the normal data input path is turned off by the deactivated parallel bit test mode signal to separate the parallel bit test data input circuit from the normal data input circuit; And (c) writing the normal data to the memory cells through the normal data input path after the master switch unit is turned off.

바람직한 실시예에 따르면, 상기 병렬 비트 테스트 모드 신호는 상기 노멀 데이터 입력 경로의 활성화를 지시하는 노멀 모드 신호의 반전 신호이다.According to a preferred embodiment, the parallel bit test mode signal is an inverted signal of the normal mode signal indicating activation of the normal data input path.

이러한 본 발명에 따른 반도체 메모리 장치 및 노멀 데이터의 기입 방법은 마스터 스위치부를 사용하여 노멀 데이터 입력 경로로부터 병렬 비트 테스트 데이 터 입력 경로를 완전히 분리하므로, 노멀 데이터의 기입 속도를 증가시킬 수 있다.In the semiconductor memory device and the normal data writing method according to the present invention, since the parallel bit test data input path is completely separated from the normal data input path using the master switch unit, the writing speed of the normal data can be increased.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 실시예에 반도체 메모리 장치를 개략적으로 나타내는 도면이다.2 schematically illustrates a semiconductor memory device in an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치(200)는 데이터 입출력 핀들(DQs)(210), 입력 버퍼부(220), 병렬 비트 테스트 데이터 입력 경로(230), 노멀 데이터 입력 경로(240), 및 출력 드라이버부(250)를 구비한다.The semiconductor memory device 200 according to the embodiment of the present invention may include data input / output pins (DQs) 210, an input buffer unit 220, a parallel bit test data input path 230, a normal data input path 240, and An output driver 250 is provided.

입력 버퍼부(210)는 데이터 입출력 핀들(110) 중 특정한 데이터 입출력 핀을 통해 입력되는 테스트 데이터를 버퍼링하여 테스트 데이터(T_DAT)를 병렬 비트 테스트 데이터 입력 경로(230)로 출력하거나 또는 데이터 입출력 핀들(110)을 통해 입력되는 노멀 데이터들을 버퍼링하여 노멀 데이터들(N_DAT)을 노멀 데이터 입력 경로(240)로 출력한다.The input buffer unit 210 buffers test data input through a specific data input / output pin among the data input / output pins 110 and outputs the test data T_DAT to the parallel bit test data input path 230 or the data input / output pins ( The normal data input through the 110 is buffered and the normal data N_DAT is output to the normal data input path 240.

병렬 비트 테스트 데이터 입력 경로(230)는 논리 회로(231) 및 테스트 스위치부(232)를 포함하며, 적어도 하나의 테스트 데이터(T_DAT)를 병렬 비트 테스트 모드에 따라 다수의 병렬 비트 테스트 데이터들로 변환하여(또는 확장하여) 노멀 데이터 입력 경로(240)의 버퍼부(243)로 전달한다. 예를 들어, 웨이퍼 레벨(wafer level)의 병렬 비트 테스트 모드에서 변환되는 데이터의 수는 8개이고, 패키지 레벨(package level)의 병렬 비트 테스트 모드에서 변환되는 데이터의 수는 4개일 수 있다.The parallel bit test data input path 230 includes a logic circuit 231 and a test switch unit 232, and converts at least one test data T_DAT into a plurality of parallel bit test data according to the parallel bit test mode. (Or expand) the data to the buffer unit 243 of the normal data input path 240. For example, the number of data converted in the parallel bit test mode at the wafer level may be eight, and the number of data converted in the parallel bit test mode at the package level may be four.

논리 회로(231)는 소정의 병렬 비트 테스트 모드에 따라 적어도 하나의 테스트 데이터(T_DAT)를 4개의 병렬 비트 테스트 데이터들로 변환하여 테스트 스위치부(232)로 전달한다.The logic circuit 231 converts at least one test data T_DAT into four parallel bit test data according to a predetermined parallel bit test mode and transmits the same to the test switch unit 232.

테스트 스위치부(232)는 전송 게이트들(TG1 ~ TG4) 및 인버터들(INV1 ~ INV4)을 포함하며, 병렬 비트 테스트 모드의 활성화를 지시하는 병렬 비트 테스트 모드 신호(PBT)에 응답하여 4개의 병렬 비트 테스트 데이터들을 노멀 데이터 입력 경로(240)의 마스터(master) 스위치부(SW1 ~ SW4)로 출력한다. 상기 병렬 비트 테스트 모드 신호(PBT)는 병렬 비트 테스트 데이터 입력 경로(230)의 활성화를 지시할 수 있다.The test switch unit 232 includes transmission gates TG1 to TG4 and inverters INV1 to INV4, and includes four parallel bits in response to the parallel bit test mode signal PBT indicating the activation of the parallel bit test mode. The bit test data are output to the master switch units SW1 to SW4 of the normal data input path 240. The parallel bit test mode signal PBT may indicate activation of the parallel bit test data input path 230.

노멀 데이터 입력 경로(240)는 노멀 데이터 변환부(241), 노멀 스위치부(242), 마스터 스위치부(SW1 ~ SW4), 및 버퍼부(243)를 포함하며, 입력 버퍼부(220)를 통해 입력되는 노멀 데이터들(N_DAT)을 병렬 노멀 데이터들로 변환하여 출력 드라이버부(250)로 출력한다. 상기 병렬 노멀 데이터들의 개수는, 예를 들어, 4 개, 8개, 16개, 또는 32개일 수 있다.The normal data input path 240 includes a normal data converter 241, a normal switch unit 242, a master switch unit SW1 to SW4, and a buffer unit 243, and through the input buffer unit 220. The input normal data N_DAT is converted into parallel normal data and output to the output driver 250. The number of parallel normal data may be, for example, four, eight, sixteen, or thirty-two.

노멀 데이터 변환부(241)는 데이터 스트로브 신호(DQS)를 이용하여 노멀 데이터들(N_DAT)을 소정 개수의 병렬 노멀 데이터들로 변환하고 상기 변환된 병렬 노 멀 데이터들을 클락 신호에 동기시킨 후 동기된 병렬 노멀 데이터들을 4개의 병렬 노멀 데이터들로 멀티플렉싱하여 노멀 스위치부(242)로 출력한다.The normal data converter 241 converts the normal data N_DAT into a predetermined number of parallel normal data using the data strobe signal DQS, synchronizes the converted parallel normal data with the clock signal, and synchronizes the synchronized data. The parallel normal data are multiplexed into four parallel normal data and output to the normal switch unit 242.

노멀 스위치부(242)는 전송 게이트들(TG5 ~ TG8) 및 인버터들(INV5 ~ INV8)을 포함하며, 노멀 모드의 활성화를 지시하는 노멀 모드 신호(NM)에 응답하여 4개의 병렬 노멀 데이터들을 버퍼부(243)로 출력한다. 상기 노멀 모드 신호(NM)는 노멀 데이터 입력 경로(240)의 활성화를 지시할 수 있고, 병렬 비트 테스트 모드 신호(PBT)의 반전 신호이다.The normal switch unit 242 includes transmission gates TG5 to TG8 and inverters INV5 to INV8, and buffers four parallel normal data in response to the normal mode signal NM indicating activation of the normal mode. Output to the negative 243. The normal mode signal NM may indicate activation of the normal data input path 240 and is an inversion signal of the parallel bit test mode signal PBT.

버퍼부(243)는 버퍼들(BF1 ~ BF4)을 포함하며, 4개의 병렬 비트 테스트 데이터들을 버퍼링하거나 또는 4개의 병렬 노멀 데이터들을 버퍼링하여 출력 드라이버부(250)로 출력한다.The buffer unit 243 includes buffers BF1 to BF4, and buffers four parallel bit test data or buffers four parallel normal data to output the output driver 250.

출력 드라이버부(250)는 출력 드라이버들(251 ~ 254)을 포함하며, 버퍼부(243)로부터 출력되는 데이터를 메모리 셀 어레이에 포함된 메모리 셀들로 전달한다(또는 메모리 셀들에 기입한다).The output driver 250 includes output drivers 251 to 254, and transfers (or writes) data output from the buffer unit 243 to memory cells included in the memory cell array.

마스터 스위치부(SW1 ~ SW4)는 제1 마스터 스위치(SW1), 제2 마스터 스위치(SW2), 제3 마스터 스위치(SW3), 및 제4 마스터 스위치(SW4)를 구비하며, 노멀 스위치부(242)와 버퍼부(243) 사이에 배치된다. 제1 마스터 스위치(SW1)는 전송 게이트들(TG9) 및 인버터들(INV9)을 포함하고, 제2 마스터 스위치(SW2)는 전송 게이트들(TG10) 및 인버터들(INV10)을 포함하고, 제3 마스터 스위치(SW3)는 전송 게이트들(TG11) 및 인버터들(INV11)을 포함하고, 제4 마스터 스위치(SW4)는 전송 게이트들(TG12) 및 인버터들(INV12)을 포함한다. 제1 내지 제4 마스터 스위치들(SW1 ~ SW4)은 병렬 비트 테스트 모드 신호(PBT)의 비활성화에 각각 응답하여 4개의 병렬 비트 테스트 데이터들이 노멀 데이터 입력 경로(240)로 입력되는 것을 차단한다.The master switch units SW1 to SW4 include a first master switch SW1, a second master switch SW2, a third master switch SW3, and a fourth master switch SW4, and the normal switch unit 242. ) And the buffer unit 243. The first master switch SW1 includes the transfer gates TG9 and the inverters INV9, the second master switch SW2 includes the transfer gates TG10 and the inverters INV10, and a third The master switch SW3 includes transfer gates TG11 and inverters INV11, and the fourth master switch SW4 includes transfer gates TG12 and inverters INV12. The first to fourth master switches SW1 to SW4 block four parallel bit test data from being input to the normal data input path 240 in response to deactivation of the parallel bit test mode signal PBT, respectively.

마스터 스위치부(SW1 ~ SW4)는 병렬 비트 테스트 모드 신호(PBT)의 비활성화(즉, 로우 레벨(low level)인 병렬 비트 테스트 모드 신호(PBT))에 응답하여 턴-오프(turn-off)되고, 그것에 의해 병렬 비트 테스트 데이터 입력 경로(230)를 노멀 데이터 입력 경로(240)로부터 완전히 분리시킨다. 상기 병렬 비트 테스트 모드 신호(PBT)의 비활성화는 노멀 모드 신호(NM)의 활성화를 의미한다.The master switch units SW1 to SW4 are turned off in response to the inactivation of the parallel bit test mode signal PBT (that is, the parallel bit test mode signal PBT which is a low level). This completely separates the parallel bit test data input path 230 from the normal data input path 240. Deactivation of the parallel bit test mode signal PBT means activation of the normal mode signal NM.

따라서, 마스터 스위치부(SW1 ~ SW4)는 노멀 데이터 입력 경로(240)로부터 병렬 비트 테스트 데이터 입력 경로(230)를 완전히 분리하므로, 노멀 데이터 입력 경로(240)에 연결되는 라인 부하 및 정션 부하를 감소시킬 수 있다. 그 결과, 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 노멀 데이터의 기입 속도를 증가시킬 수 있다.Accordingly, the master switch units SW1 to SW4 completely separate the parallel bit test data input path 230 from the normal data input path 240, thereby reducing the line load and the junction load connected to the normal data input path 240. You can. As a result, the semiconductor memory device 200 according to the embodiment of the present invention can increase the writing speed of normal data.

이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not intended to limit the scope of the present invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명에 따른 반도체 메모리 장치 및 노멀 데이터의 기입 방법은 마스터 스위치부를 사용하여 노멀 데이터 입력 경로로부터 병렬 비트 테스트 데이터 입력 경로를 완전히 분리하므로, 노멀 데이터의 기입 속도를 증가시킬 수 있다. In the semiconductor memory device and the normal data writing method according to the present invention, since the parallel bit test data input path is completely separated from the normal data input path using the master switch unit, the writing speed of the normal data can be increased.

Claims (11)

반도체 메모리 장치에 있어서,In a semiconductor memory device, 테스트 데이터가 입력되는 병렬 비트 테스트 데이터 입력 경로; 및A parallel bit test data input path through which test data is input; And 노멀 데이터들이 입력되는 노멀 데이터 입력 경로를 구비하며,A normal data input path through which normal data is input, 상기 노멀 데이터 입력 경로가 활성화될 때 상기 병렬 비트 테스트 데이터 입력 경로는 상기 노멀 데이터 입력 경로로부터 분리되는 것을 특징으로 반도체 메모리 장치.And the parallel bit test data input path is separated from the normal data input path when the normal data input path is activated. 제1항에 있어서, 상기 노멀 데이터 입력 경로는The method of claim 1, wherein the normal data input path is 상기 병렬 비트 테스트 데이터 입력 경로의 활성화를 지시하는 병렬 비트 테스트 모드 신호의 비활성화에 응답하여, 상기 병렬 비트 테스트 데이터 입력 경로와 상기 노멀 데이터 입력 경로를 분리하는 마스터 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a master switch unit for separating the parallel bit test data input path and the normal data input path in response to deactivation of the parallel bit test mode signal indicating activation of the parallel bit test data input path. Device. 제2항에 있어서,The method of claim 2, 상기 병렬 비트 테스트 모드 신호는 상기 노멀 데이터 입력 경로의 활성화를 지시하는 노멀 모드 신호의 반전 신호인 것을 특징으로 하는 반도체 메모리 장치.And the parallel bit test mode signal is an inverted signal of a normal mode signal instructing activation of the normal data input path. 제2항에 있어서, 상기 반도체 메모리 장치는The semiconductor memory device of claim 2, wherein the semiconductor memory device comprises: 데이터 입출력 핀들 중 특정한 데이터 입출력 핀을 통해 입력되는 테스트 데이터를 버퍼링하여 상기 병렬 비트 테스트 데이터 입력 경로로 출력하거나 또는 상기 데이터 입출력 핀들을 통해 입력되는 노멀 데이터들을 버퍼링하여 상기 노멀 데이터 입력 경로로 출력하는 입력 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.An input for buffering test data input through a specific data input / output pin among data input / output pins and outputting the parallel bit test data input path, or buffering normal data input through the data input / output pins and outputting the normal data input path. And a buffer unit. 제4항에 있어서, 상기 노멀 데이터 입력 경로는The method of claim 4, wherein the normal data input path is 상기 입력 버퍼부로부터 출력되는 노멀 데이터들을 병렬 노멀 데이터들로 변환하는 노멀 데이터 변환부;A normal data converter converting normal data output from the input buffer unit into parallel normal data; 상기 노멀 모드 신호의 활성화에 응답하여 상기 병렬 노멀 데이터들을 출력하는 노멀 스위치부; 및A normal switch unit outputting the parallel normal data in response to activation of the normal mode signal; And 상기 병렬 비트 테스트 데이터 입력 경로로부터 출력되는 병렬 비트 테스트 데이터들을 버퍼링하거나 또는 상기 병렬 노멀 데이터들을 버퍼링하여 상기 반도체 메모리 장치의 메모리 셀 어레이에 포함된 메모리 셀들로 전달하는 출력 드라이버부로 출력하는 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.The apparatus further includes a buffer unit configured to buffer parallel bit test data output from the parallel bit test data input path or to output an output driver to buffer the parallel normal data to memory cells included in a memory cell array of the semiconductor memory device. A semiconductor memory device, characterized in that. 제5항에 있어서, 상기 마스터 스위치부는The method of claim 5, wherein the master switch unit 상기 노멀 스위치부와 상기 버퍼부 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.And the normal switch unit and the buffer unit. 제5항에 있어서,The method of claim 5, 상기 병렬 비트 테스트 데이터들 및 상기 병렬 노멀 데이터들의 개수는 각각 4개인 것을 특징으로 하는 반도체 메모리 장치.The number of the parallel bit test data and the parallel normal data is four, respectively. 제7항에 있어서,The method of claim 7, wherein 상기 마스터 스위치부는 상기 병렬 비트 테스트 모드 신호의 비활성화에 각각 응답하여 상기 4개의 병렬 비트 테스트 데이터들의 상기 노멀 데이터 입력 경로로의 입력을 차단하는 제1 내지 제4 마스터 스위치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.The master switch unit includes first to fourth master switches to block input of the four parallel bit test data to the normal data input path in response to deactivation of the parallel bit test mode signal, respectively. Memory device. 제8항에 있어서,The method of claim 8, 상기 제1 내지 제4 마스터 스위치들은 각각 전송 게이트 및 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And the first to fourth master switches each include a transfer gate and an inverter. 반도체 메모리 장치의 메모리 셀 어레이에 포함된 메모리 셀들에 노멀 데이터들을 기입하는 방법에 있어서,A method of writing normal data into memory cells included in a memory cell array of a semiconductor memory device, the method comprising: (a) 병렬 비트 테스트 데이터 입력 경로의 활성화를 지시하는 병렬 비트 테 스트 모드 신호를 비활성화시키는 단계;(a) deactivating a parallel bit test mode signal indicating activation of the parallel bit test data input path; (b) 상기 비활성화된 병렬 비트 테스트 모드 신호에 의해 노멀 데이터 입력 경로에 포함된 마스터 스위치부가 턴-오프되어 상기 병렬 비트 테스트 데이터 입력 회로가 상기 노멀 데이터 입력 회로로부터 분리되는 단계; 및(b) the master switch part included in the normal data input path is turned off by the deactivated parallel bit test mode signal to separate the parallel bit test data input circuit from the normal data input circuit; And (c) 상기 마스터 스위치부가 턴-오프된 후 상기 노멀 데이터 입력 경로를 통해 상기 노멀 데이터들이 상기 메모리 셀들에 기입되는 단계를 구비하는 것을 특징으로 하는 노멀 데이터의 기입 방법.(c) writing the normal data to the memory cells through the normal data input path after the master switch unit is turned off. 제10항에 있어서,The method of claim 10, 상기 병렬 비트 테스트 모드 신호는 상기 노멀 데이터 입력 경로의 활성화를 지시하는 노멀 모드 신호의 반전 신호인 것을 특징으로 하는 노멀 데이터의 기입 방법.And the parallel bit test mode signal is an inverted signal of a normal mode signal indicating activation of the normal data input path.
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